JPS62272560A - Clock circuit connecting structure for multichip package - Google Patents

Abstract

PURPOSE:To distribute a clock signal at a high speed in a clock circuit connecting structure by providing a specific clock circuit substrate on which a clock distributing LSI chip is disposed to eliminate decreases in the mounting efficiency of a logic circuit on the substrate and containing efficiency of wirings for connection between the logic circuits. CONSTITUTION:Input/output pins 5 are arranged in a lattice state on the rear surface of a circuit substrate 1, a plurality of LSI chips 4 are disposed on the front surface of the substrate, the nearest input/output pins are connected with the clock signal input terminal, other input/output pins and the chips 4 are connected by wirings 6 in the substrate 1 to form a multichip package. A printed board 2 in which wirings between input/output pins 5 are provided therein through the pins 5 and a clock distributing LSI chip 9 for outputting a clock signal are disposed, inner wirings are so formed that the wiring distances from the chip 9 to the pins are equalized, and clock circuit substrate 3 having a plurality of clock connectors 11 for connecting the inner wirings with clock signal input pins on the rear surface of the printed board 2 are provided.

Description

Translated fromJapanese

【発明の詳細な説明】λ　発明の詳細な説明〔産業上の利用分野〕本発明はマルチチップパッケージのクロック回踏４ｔｂ
ｔｔ−膓Ａに関し、特にマルチチップ実装方式の高密度
、高速度論理回路パッケージ内のＬＳＩチップに高精度
でクロック信号を供給することのできるクロッ久症静接
羅旗遣に関する。Detailed Description of the Invention λ Detailed Description of the Invention [Field of Industrial Application] The present invention provides a multi-chip package clock rotation 4tb
In particular, the present invention relates to a clock signal that can supply a clock signal with high accuracy to an LSI chip in a high-density, high-speed logic circuit package using a multi-chip mounting method.

〔従来の技術〕[Conventional technology]

従来、この種の論理回路パッケージでは、第２図の従来
のマルチチップパッケージの実施例の平面図に示すよう
にパッケージ上に搭載した複数個のＬＳＩチップのうち
、他のＬＳＩチップとちょうど等距離を保てる位置、即
ちパッケージ上の中夫に位置するＬＳＩチップにクロッ
ク信号分配用回路を設け、このＬＳＩチップから他の全
てのＬ８１チップへ等長のクロック配線によりクロック
信号を分配する方式を採用していた。Conventionally, in this type of logic circuit package, among the plurality of LSI chips mounted on the package, as shown in the plan view of the conventional multi-chip package example in FIG. A clock signal distribution circuit is installed in the LSI chip located at the center of the package, and the clock signal is distributed from this LSI chip to all other L81 chips using clock wiring of equal length. was.

この主たる理由は、各々のＬＳＩチップのクロック入力
端子Ｃにおいてクロック信号が同一時刻に到達するよう
にして、各ＬＳＩチップの論理回路動作の同期の乱れを
なくし結果として回路の高速動作を可能ならしめるため
である。The main reason for this is to ensure that the clock signal arrives at the clock input terminal C of each LSI chip at the same time, thereby eliminating disturbances in the synchronization of the logic circuit operations of each LSI chip and, as a result, enabling high-speed operation of the circuit. It's for a reason.

このための具体的な手法としては、第２図に示すように
配線基板上に配列したＬＳＩチップの中央位置すなわち
２Ｃで示す位置のＬＳＩチップをクロック分配用ＬＳＩ
チップとし、このクロック分配用ＬＳＩチップから他の
各々のＬＳＩチップのクロック端子Ｃまでの配線長が等
しくなるように配線パターンを工夫したクロック配線を
敷設する方法がとられていた。As a specific method for this purpose, as shown in FIG.
A method has been used in which a clock wiring is laid with a devised wiring pattern so that the wiring length from this clock distribution LSI chip to the clock terminal C of each other LSI chip is equal.

但し、第２図においてクロック配線は、図面の簡略化の
ために一部分のみ表示しておる。However, in FIG. 2, only a portion of the clock wiring is shown to simplify the drawing.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のクロック回跨琲址構造では、第１に、配
線基板上にクロック分配専用のＬＳＩチップを設置する
必要があるため、一部のＬＳＩチップロケーションがク
ロック分配用にのみ専用されるので配線基板上の論理回
路の実装効率が低下する。In the conventional clock circuit structure described above, firstly, it is necessary to install an LSI chip dedicated to clock distribution on the wiring board, so some LSI chip locations are dedicated only for clock distribution. The mounting efficiency of logic circuits on the wiring board decreases.

第２に、クロック分配用ＬＳＩチップからＬＳＩチップ
までのクロック配線を全て等長で配線するため、配線長
が長くなシ配線基板上においてクロック配線の占める面
積が大きくなり、論理回路間を接続する配線の収容効率
が低下するという欠点がある。Second, since all the clock lines from the clock distribution LSI chip to the LSI chip are routed with the same length, the area occupied by the clock lines on the long wiring board increases, making it difficult to connect logic circuits. This has the disadvantage that the wiring accommodation efficiency is reduced.

本発明の目的は、上記欠点をなくし、高速のクロック信
号分配を可能とするマルチチップパッケージのクロック
可跨イ欣構造を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a clock straddling structure for a multi-chip package that eliminates the above-mentioned drawbacks and enables high-speed clock signal distribution.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のマルチチップパッケージのクロック回路接続構
造の構成は、配線基板裏面に格子状に配列した入出力ピ
ンを備え、この基板表面には複数個のＬＳＩチップを配
置し、これらＬＳＩチップのクロック信号入力端子に最
’１ｌｉｎの前記入出力ピンをクロック信号入力ピンと
してこれらを接続しこれらクロック信号入力ピン以外の
入出力ピンと前記各ＬＳＩチップの間を前記基板内部の
配線によ多接続したマルチチップパッケージと、前記マ
ルチチップパッケージの入出力ピンを貫通し前記入出力
ピン間の配線が内部に設けられたプリント板と、クロッ
ク信号をそれぞれ出力するクロック分配用ＬＳＩチップ
が配置されこのクロック分配用ＬＳＩチップからの前記
クロック信号入力ピンまでの配線距離を等長になるよう
に各内部配線がなされこれらの内部配線と前記各クロッ
ク信号入力ピンとを前記プリント板の裏面で接続する複
数のクロックコネクタを有するクロック配線基板とを含
んで構成される。The configuration of the clock circuit connection structure of the multi-chip package of the present invention includes input/output pins arranged in a grid on the back surface of a wiring board, a plurality of LSI chips are arranged on the surface of this board, and clock signals of these LSI chips are provided. A multi-chip in which the input/output pins of up to 1 line are connected to the input terminals as clock signal input pins, and the input/output pins other than these clock signal input pins and each of the LSI chips are connected to wiring inside the board. The clock distribution LSI includes a package, a printed board in which wiring is provided inside that passes through the input/output pins of the multi-chip package, and a clock distribution LSI chip that outputs each clock signal. Each internal wiring is arranged so that the wiring distance from the chip to the clock signal input pin is equal in length, and a plurality of clock connectors are provided to connect these internal wirings and each of the clock signal input pins on the back surface of the printed board. The clock wiring board is configured to include a clock wiring board.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。Next, the present invention will be explained with reference to the drawings.

第１図は本発明のマルチチップパッケージのクロックΣ
酪埠繞構造の一実施例の断面図である。Figure 1 shows the clock Σ of the multi-chip package of the present invention.
FIG. 2 is a cross-sectional view of an embodiment of a butthole structure.

第１図において配線基板１は、その上に複数個のＬＳＩ
チップ４を接続搭載できる構造であり、その内部にＬＳ
Ｉチップ４の相互またはＬＳＩチップ４と人出力ピン５
とｔ相互接続するための信号配線６およびＬＳＩチップ
４のクロック入力端子Ｃとクロックピン７との間を相互
接朦するだめのクロック配線８とを含んでいる。In FIG. 1, a wiring board 1 has a plurality of LSIs on it.
It has a structure that allows chip 4 to be connected and mounted, and there is an LS inside it.
I chip 4 mutually or LSI chip 4 and output pin 5
and a clock line 8 for interconnecting the clock input terminal C of the LSI chip 4 and the clock pin 7.

プリント板２は、前記配線基板１を支えるとともに前記
入出力ピン５の各々と電気的に接続する配線が内部にな
され他の配ａ基板１との間の相互接続および配線基板１
上のＬＳＩチップ４への電源の供給を行なう構造となっ
ている。クロック配線基板３は、プリント板２の裏面に
前記配線基板１に対向して配置しである。The printed board 2 supports the wiring board 1 and has wiring electrically connected to each of the input/output pins 5 inside, and is interconnected with other printed circuit boards 1 and the wiring board 1.
The structure is such that power is supplied to the LSI chip 4 above. The clock wiring board 3 is disposed on the back surface of the printed board 2, facing the wiring board 1.

クロック配線基板３は、その上にクロック分配用ＬＳＩ
チップ９を搭載でき、゛また、その内部にクロック配線
１０がなされている。The clock wiring board 3 has a clock distribution LSI on it.
A chip 9 can be mounted therein, and a clock wiring 10 is provided inside the chip 9.

クロック配線基板３はクロックコネクタ１１により、プ
リント板２の裏面につき出したクロックピン７に接続し
取りつける。The clock wiring board 3 is connected and attached to the clock pin 7 protruding from the back surface of the printed board 2 through a clock connector 11.

クロック配線基板３内のクロック配線は、クロック分配
用ＬＳＩチップ９とクロックコネクタ１１の各々が等長
になるようになされている。The clock wiring in the clock wiring board 3 is arranged so that the clock distribution LSI chip 9 and the clock connector 11 have the same length.

また、配線基板１内においてクロック配線８は、クロッ
クピン８とＬＳＩチップ４のクロック端子Ｃを接続する
配線でクロックピン７の各々カラクロック入力端子Ｃの
各々への配線長を最短かつ等長となるようになされてい
る。Further, in the wiring board 1, the clock wiring 8 is a wiring that connects the clock pin 8 and the clock terminal C of the LSI chip 4, and the wiring length to each of the clock input terminals C of the clock pin 7 is the shortest and equal length. It is made to be.

この結果、クロック分配用ＬＳＩチップ９からＬＳＩチ
ップ４の各々のクロック入力端子Ｃへの配線は最短かつ
等長となシ、各々のＬＳＩチップ４へのクロック信号の
分配の時間差を最小にして供給できることになる。As a result, the wiring from the clock distribution LSI chip 9 to each clock input terminal C of the LSI chip 4 is the shortest and has the same length, and the time difference in the distribution of clock signals to each LSI chip 4 is minimized. It will be possible.

次に、配線基板１においては、本発明の実施例の構造と
することによりクロツク分配用ＬＳＩチップを必要とし
ないばかシか、クロック分配用の等長配腺の収容の必要
性もなくなる。従って、全て論理回路用のり、９Ｉチツ
プを搭載することができるので、必要な論理回路チップ
の高密度実装が可能となる。Next, in the wiring board 1, by adopting the structure of the embodiment of the present invention, there is no need for an LSI chip for clock distribution, and there is also no need to accommodate equal length cables for clock distribution. Therefore, since all logic circuit glue and 9I chips can be mounted, high-density mounting of the necessary logic circuit chips is possible.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、マルチチップパッケージ
の配線基板１において、クロック入力用の専用のクロッ
クピン７を設け、しかも、配線基板１の内部において、
このクロックピン７の各々から各々のＬＳＩチップ４の
クロック入力端子Ｃまでの配線を最短、かつ、等長とす
ること−よりクロック信号分配の時間差の少ない高速の
クロック信号の分配を可能とし、かつ、マルチチップパ
ッケージにおいてクロック分配用ＬＳＩチップを外部に
追出すことにより、論理回路用ＬＳＩチップの搭載可能
個数を増やすことができ結果として高密度の論理回路実
装を実現できる効果がある。As explained above, the present invention provides the dedicated clock pin 7 for clock input in the wiring board 1 of the multi-chip package, and furthermore, inside the wiring board 1,
By making the wiring from each of the clock pins 7 to the clock input terminal C of each LSI chip 4 as short as possible and of equal length, it is possible to distribute high-speed clock signals with less time difference in clock signal distribution, and By removing the clock distribution LSI chip to the outside in a multi-chip package, the number of logic circuit LSI chips that can be mounted can be increased, and as a result, high-density logic circuit packaging can be realized.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明のマルチチップパッケージのクロック回
ｓｂ４＆講造の一実施例の断面図、第２図は従来のマル
チチップパッケージの実施例の平面図でるる。１・・・・・・配線基板、４・・・・・・ＬＳＩチップ
、Ｃ・・・・・・クロック入力端子、６・・・・・・信
号配！、７・・・・・・クロックピン１８°°゛°°゛
クロツク配線、９・・・・−・クロック分配用ＬＳＩチ
ップ、１１・・・・・・クロックコネクタ。第１粗FIG. 1 is a sectional view of an embodiment of the clock circuit SB4 & Kozo of the multi-chip package of the present invention, and FIG. 2 is a plan view of an embodiment of the conventional multi-chip package. 1... Wiring board, 4... LSI chip, C... Clock input terminal, 6... Signal distribution! , 7... Clock pin 18°°゛°°゛ Clock wiring, 9...-- LSI chip for clock distribution, 11... Clock connector. 1st coarse

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]配線基板裏面に格子状に配列した入出力ピンを備え、こ
の基板表面には複数個のＬＳＩチップを配置し、これら
ＬＳＩチップのクロック信号入力端子に最寄りの前記入
出力ピンをクロック信号入力ピンとしてこれらを接続し
これらクロック信号入力ピン以外の入出力ピンと前記各
ＬＳＩチップの間を前記基板内部の配線により接続した
マルチチップパッケージと、前記マルチチップパッケー
ジの入出力ピンを貫通し前記入出力ピン間の配線が内部
に設けられたプリント板と、クロック信号をそれぞれ出
力するクロック分配用ＬＳＩチップが配置されこのクロ
ック分配用ＬＳＩチップからの前記クロック信号入力ピ
ンまでの配線距離を等長になるように各内部配線がなさ
れこれらの内部配線と前記各クロック信号入力ピンとを
前記プリント板の裏面で接続する複数のクロックコネク
タを有するクロック配線基板とを備えることを特徴とす
るマルチチップパッケージのクロック回路接続構造。The back side of the wiring board has input/output pins arranged in a grid pattern, and a plurality of LSI chips are arranged on the surface of this board, and the input/output pins closest to the clock signal input terminals of these LSI chips are used as clock signal input pins. A multi-chip package in which these are connected and input/output pins other than these clock signal input pins and each of the LSI chips are connected by wiring inside the substrate, and A printed board with internal wiring and a clock distribution LSI chip that outputs each clock signal are arranged so that the wiring distance from the clock distribution LSI chip to the clock signal input pin is equal in length. A clock circuit connection structure for a multi-chip package, comprising a clock wiring board having internal wiring and a plurality of clock connectors connecting these internal wiring and each of the clock signal input pins on the back surface of the printed board. .