【発明の詳細な説明】〔産業上の利用分野〕本発明は、パルス出力装置に係わり、特に高周波領域に
おいても出力振幅およびオフセット電圧の変化幅を大き
く可変できるパルス出力装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a pulse output device, and more particularly to a pulse output device that can greatly vary the range of change in output amplitude and offset voltage even in a high frequency region.
（従来の技術〕近年、ＰＣＭ（パルス符号変調）通信におけるデータ情
ｒａＩのＧ（ギガ）ビット化、ＧａＡＳを用いた論理集
積回路、超高速書込み読出し可能なＲＡＭ （ランダム
・アクセス・メモリ）等の研究開発が進められている。(Prior art) In recent years, data information raI in PCM (pulse code modulation) communication has been converted to G (giga) bits, logic integrated circuits using GaAS, RAM (random access memory) that can be written and read at ultra-high speed, etc. Research and development is underway.
このような超高速によりデジタル動作する半導体素子又
は装置の動作試験をするためにパルス波形状の試験用信
号を出力する装置が必要となってくる。In order to test the operation of semiconductor elements or devices that digitally operate at such high speeds, a device that outputs a test signal in the form of a pulse wave is required.
この試験用信号は周波数及びデータの種類を種々に変化
できることは勿論のこと、被試験物としての半導体素子
又はこれ等を組込んだｖ４置の入力振幅およびスレッシ
ョルド電圧の余裕度を調べるために、前記試験用信号の
パルス１辰幅およびオフセット電圧が任意に可変できる
ことが必要不可欠である。Of course, this test signal can vary in frequency and data type, and in order to check the input amplitude and threshold voltage margin of a semiconductor device under test or a V4 device incorporating such a device, It is essential that the pulse width and offset voltage of the test signal can be arbitrarily varied.
従来、このような試験用パルス信号を出力するパルス出
力ＩＨ？ｔとしては、第４図に示すように、一対のトラ
ンジスタ１ａ、１ｂのエミッタ（ＦＥＴの場合にはソー
ス）を互いに共通接続し、非飽和領域でスイッチング動
作する差動論理回路２が広く使用されている。すなわち
、この差Ｉｆｆ ｈ理回路２を構成する一対のトランジ
スタ１ａ。Conventionally, a pulse output IH that outputs such a test pulse signal has been used. As shown in FIG. 4, as t, a differential logic circuit 2 is widely used in which the emitters (sources in the case of FETs) of a pair of transistors 1a and 1b are commonly connected to each other, and the switching operation is performed in a non-saturation region. ing. That is, a pair of transistors 1a forming this difference Ifh logic circuit 2.
１ｂのエミッタ共通接続部側が定電流回路３に接続され
、各コレクタはそれぞれ負荷抵抗４ａ。The emitter common connection portion side of 1b is connected to a constant current circuit 3, and each collector has a load resistor 4a.
４ｂを介してオフセット制御回路５に接続されている。It is connected to the offset control circuit 5 via 4b.
また、各トランジスタＩａ、１ｂのベースには図示する
ように極性が互いに異なるパルス信号を入力する入力端
子６ａ、６ｂが接続され、トランジスタ１ｂのコレクタ
には出力パルス信号を取り出す出力端子７が設けられて
いる。Further, as shown in the figure, input terminals 6a and 6b for inputting pulse signals of different polarities are connected to the bases of each of the transistors Ia and 1b, and an output terminal 7 for taking out output pulse signals is provided to the collector of the transistor 1b. ing.
このように構成されたパルス出力装置において、出力端
子７から出力される出力パルス信号の振幅は、入力端子
８から入力される振幅制御信号にて制顛される定電流回
路３により定まるエミッタ電流１ｉＣＩ Ｉ （５）と
トランジスタ１ｂの負荷抵抗４ｂの抵抗１ｆｉ Ｒ４と
の積（ＩＥＲ’４）により決定される。In the pulse output device configured in this way, the amplitude of the output pulse signal output from the output terminal 7 is determined by the emitter current 1iCI determined by the constant current circuit 3 controlled by the amplitude control signal input from the input terminal 8. It is determined by the product (IER'4) of I (5) and the resistance 1fi R4 of the load resistance 4b of the transistor 1b.
したがって、振幅制御信号を変化させることにより、所
望の振幅値を得ることができる。Therefore, by changing the amplitude control signal, a desired amplitude value can be obtained.
また、オフセット制御回路５は入力端子９から入力され
るオフセット制御信号に対応したオフセット電圧を出力
し、負荷抵抗４ａ、４ｂに印加するので、出力端子７か
ら出力される出力パルス信号のオフセット電圧は、前記
オフセット制御信号に比例した値となる。したがって、
オフセット制御信号を変化させることにより所望のオフ
セット電圧を１σることができる。In addition, the offset control circuit 5 outputs an offset voltage corresponding to the offset control signal input from the input terminal 9 and applies it to the load resistors 4a and 4b, so the offset voltage of the output pulse signal output from the output terminal 7 is , a value proportional to the offset control signal. therefore,
By changing the offset control signal, the desired offset voltage can be increased by 1σ.
しかしながら、第４図に示す差動論理回路２で構成され
たパルス出力装置においては次のような問題がある。す
なわち、出力パルス信号のオフセット電圧を一定に保っ
たまま振幅のみを大きく変える場合、振幅制御信号の電
圧を大きくし定電流回路３によりエミッタ電流値ＩＥを
大きくする必要があるが、エミッタ電流値■εが大きく
なると、トランジスタ１ａ、１ｂの導通時のコレクタ・
エミッタ間電圧Ｖｃ （ＦＥＴの場合にはドレイン・
ソース間電圧Ｖｏ）が低くなる。一般に、トランジスタ
の高周波Ｉｉ域における利得および位相特性を示すトラ
ンジション周波数ｆＴは前記コレクタ・エミッタ間電圧
Ｖｃが低くなる程小さくなる。However, the pulse output device configured with the differential logic circuit 2 shown in FIG. 4 has the following problems. That is, when only the amplitude is changed significantly while keeping the offset voltage of the output pulse signal constant, it is necessary to increase the voltage of the amplitude control signal and increase the emitter current value IE using the constant current circuit 3, but the emitter current value ■ When ε becomes large, the collector of transistors 1a and 1b becomes
Emitter voltage Vc (drain-to-emitter voltage in case of FET)
The source-to-source voltage Vo) becomes low. Generally, the transition frequency fT, which indicates the gain and phase characteristics of a transistor in the high frequency region Ii, decreases as the collector-emitter voltage Vc decreases.
その結果、出力パルス信号の振幅を大きくすると、パル
ス波形の立上り／立下がり時間が長くなり、波形特性が
劣化する問題が生じる。As a result, when the amplitude of the output pulse signal is increased, the rise/fall time of the pulse waveform becomes longer, causing a problem that the waveform characteristics deteriorate.
また、出力パルス信号の振幅を一定に保った状態でオフ
セット電圧を変化させた場合、オフセット電圧の変化に
よりトランジスタＩａ、１ｂのコレクタ・エミッタ間電
圧Ｖｃが変化することになる。この場合、オフセット電
圧が高い時にはコレクタ・エミッタ間電圧Ｖｃが高くな
るので、前述のトランジション周波数ｆ、が高くなり、
出力パルス信号波形の立上り／立下がり時間は短くなる
が、逆にリンギング現象が発生しやすくなり、全体のパ
ルス波形が乱れる。逆に、オフセット電圧が低い時には
、コレクタ・エミッタ間電圧Ｖｃが低下するので、リン
ギング現象は発生しなくなるが、立上り、／立下がり時
間が長くなる問題がある。Further, when the offset voltage is changed while the amplitude of the output pulse signal is kept constant, the collector-emitter voltage Vc of the transistors Ia and 1b changes due to the change in the offset voltage. In this case, when the offset voltage is high, the collector-emitter voltage Vc becomes high, so the above-mentioned transition frequency f becomes high,
Although the rise/fall time of the output pulse signal waveform becomes shorter, on the contrary, ringing phenomenon tends to occur, and the entire pulse waveform becomes disordered. Conversely, when the offset voltage is low, the collector-emitter voltage Vc decreases, so the ringing phenomenon does not occur, but there is a problem that the rise/fall time becomes longer.
このように出力パルス信号の振幅又はオフセット電圧を
変化させると、トランジスタ１ａ、１ｂのトランジショ
ン周波数ｆ、が変化するため、立上り時間／立下がり時
間およびリンギング現像等が出力パルス信号のパルス周
期に対して問題となるような高周波領域においては使用
できない欠点があった。When the amplitude or offset voltage of the output pulse signal is changed in this way, the transition frequency f of the transistors 1a and 1b changes, so the rise time/fall time and ringing development, etc. will vary with respect to the pulse period of the output pulse signal. It had the disadvantage that it could not be used in the problematic high frequency range.
さらに、差動論理回路を構成するトランジスタｌａ、１
ｂとしてＧａＡｓ ＦＥＴを使用した場合、ＦＥＴの
ドレイン・ソース間の定格電圧は一般のシリコン・トラ
ンジスタのコレクタ・エミッタ間の定格電圧に比例して
低くなるために、出力パルス信号におけるオフセット電
圧の可変範囲を広くとれない問題がある。Furthermore, transistors la, 1 constituting the differential logic circuit
When a GaAs FET is used as b, the rated voltage between the drain and source of the FET is lower in proportion to the rated voltage between the collector and emitter of a general silicon transistor, so the variable range of the offset voltage in the output pulse signal is There is a problem that it is not possible to take a wide range of
そこで、以上のような問題を解決するために、従来、第
５図に示すようなパルス出力装置が提案されている。す
なわち、差動論理回路１２のトランジスタ１１ｂのコレ
クタは可変減衰器１４の入力端子に接続され、一方、出
力端子はコンデンサ１５を介して出力パルス信号を出力
する出力端子１６へ接続されるとともに、インダクタン
ス１７ａを介してオフセット制御回路１８の差動増幅器
１８ａの（−）側入力端子に接続されている。Therefore, in order to solve the above problems, a pulse output device as shown in FIG. 5 has been proposed. That is, the collector of the transistor 11b of the differential logic circuit 12 is connected to the input terminal of the variable attenuator 14, while the output terminal is connected to the output terminal 16 which outputs the output pulse signal via the capacitor 15, and the inductance It is connected to the (-) side input terminal of a differential amplifier 18a of the offset control circuit 18 via 17a.
そして、この差動増幅器１８ａの（＋）側入力端子はオ
フセット制御信号が入力される入力端子１９に接続され
ている。ざらに、このオフセット制御回路１８の出力端
子はインダクタンス１７１）を介して前記出力端子１６
に接続されている。また、前記差動論理回路１２の各ト
ランジスタ１１ａ、１１ｂのエミッタは共通にして定電
流回路１３に接続されている。The (+) side input terminal of this differential amplifier 18a is connected to an input terminal 19 to which an offset control signal is input. Roughly speaking, the output terminal of this offset control circuit 18 is connected to the output terminal 16 via an inductance 171).
It is connected to the. Furthermore, the emitters of the transistors 11a and 11b of the differential logic circuit 12 are commonly connected to the constant current circuit 13.
このようなパルス出力装置において、定電流回路１３の
出力を調整して差動論理回路１２から出力される出力パ
ルス信号の振幅を最大埴に固定する。そして、可変減衰
器１４にてその振幅を減衰させた後、減衰された出力パ
ルス信号のうち交流成分をコンデンサ１５を介して出力
端子１６へ導き、直流成分をインダクタンス１７ａを介
してオフセット制御回路１８へ入力する。そして、この
直流成分をオフセット制御回路１８にて入力端子１９か
ら入力されるオフセット制御信号と重畳して出力し、イ
ンダクタンス１７ｂを介して出力端子１６へ送出する。In such a pulse output device, the output of the constant current circuit 13 is adjusted to fix the amplitude of the output pulse signal output from the differential logic circuit 12 to the maximum value. After the amplitude is attenuated by the variable attenuator 14, the AC component of the attenuated output pulse signal is guided to the output terminal 16 via the capacitor 15, and the DC component is passed to the offset control circuit 18 via the inductance 17a. Enter. Then, the offset control circuit 18 superimposes this DC component on the offset control signal input from the input terminal 19, outputs the superimposed signal, and sends it to the output terminal 16 via the inductance 17b.
したがって、出力端子１６には、オフセット制御回路１
８からインダクタンス１７ｂを介して入力された交流成
分は重畳された最終の出力パルス信号が出力される。し
たがって、可変減衰器１４の減衰度を調整することによ
って出力端子１６から出力される出力パルス信号の振幅
を可変でき、入力端子１つへ入力するオフセラ！・制御
信号を調整することにより出力パルス信号のオフセット
電圧を変化することが可能である。Therefore, the offset control circuit 1 is connected to the output terminal 16.
The AC component input from 8 through the inductance 17b is superimposed and a final output pulse signal is output. Therefore, by adjusting the degree of attenuation of the variable attenuator 14, the amplitude of the output pulse signal output from the output terminal 16 can be varied, and the offset signal input to one input terminal can be varied. - It is possible to change the offset voltage of the output pulse signal by adjusting the control signal.
しかも、差動論理回路１２から出力されるパルス信号の
波形、振幅、オフセット電圧は常に一定であるので、可
変減衰器１４以降の回路の振幅。Moreover, since the waveform, amplitude, and offset voltage of the pulse signal output from the differential logic circuit 12 are always constant, the amplitude of the circuit after the variable attenuator 14 is constant.
位相等の伝送特性がほぼ平坦な周波数特性を維持する限
り、前述の立上り／立下がり時間等の特性は出力パルス
信号の振幅変化及びオフセット電圧変化に影響されるこ
とはない。As long as the transmission characteristics such as phase maintain substantially flat frequency characteristics, the aforementioned characteristics such as rise/fall time are not affected by amplitude changes and offset voltage changes of the output pulse signal.
しかしながら、第５図に示すような構成のパルス出力装
置においては、未だ解消しなければならない次のような
問題がある。すなわち、差動論理回路１２から出力され
る出力パルスを減衰させるための可変減衰器１４は周波
数特性等を考慮して減衰度を段階的に変化させる構造に
なっているので、減衰度を連続的に変化させることが困
難である。なお、減ｖ１度の変化段階数を多（設定すれ
ば上記問題は解消されるが、それだけ可変減衰器１４の
設（ｆｉｌが上昇する。また、可変減衰器１４から出力
されるパルス信号の直流成分を分離するインダクタンス
１７ａとオフセット制御回路１８の出力信号を交流成分
に合成するインダクタンス１７ｂとは低域通過周波数に
限度があり、低域周波数成分を含んだ信号を完全に伝送
できないために、出力端子１６の出力パルス信号波形に
サグが発生する懸念がある。However, the pulse output device having the configuration shown in FIG. 5 still has the following problems that must be solved. In other words, the variable attenuator 14 for attenuating the output pulses output from the differential logic circuit 12 has a structure that changes the degree of attenuation in stages in consideration of frequency characteristics, etc., so the degree of attenuation can be changed continuously. It is difficult to change the The above problem can be solved by setting a large number of change steps for the reduction v1 degree, but the setting (fil) of the variable attenuator 14 increases accordingly. The inductance 17a, which separates the components, and the inductance 17b, which combines the output signal of the offset control circuit 18 into an AC component, have a limit to the low-pass frequency and cannot completely transmit a signal containing low-frequency components, so the output There is a concern that a sag may occur in the output pulse signal waveform of the terminal 16.
また、スイッチング動作を行わせる基本回路として、差
動論理回路１２を使用しているが、そのスイッチング素
子の数が多くなり、高速度スイッチング動作が不向きと
なる。また、差動論理回路１２は導通側素子の帰還量が
大きくなり、微少な浮遊容罎であっても回路的に不安定
な状態となり、その不安定性が原因となってリンギング
現象が発生する。Furthermore, although the differential logic circuit 12 is used as a basic circuit for performing switching operations, the number of switching elements increases, making high-speed switching operations unsuitable. In addition, the differential logic circuit 12 has a large amount of feedback from the conducting side elements, and even a small stray capacitance causes the circuit to become unstable, and this instability causes a ringing phenomenon.
本発明は以上のような実情に基づいてなされたもので、
直流からＷ＆周波領域までの広い周波数帯域にわたって
出力パルス信号の振幅及びオフセット電圧を、入力パル
ス信号の波形を劣化させずに大幅に可変し得るパルス出
力装置を提供することを目的どする。The present invention was made based on the above circumstances, and
It is an object of the present invention to provide a pulse output device that can greatly vary the amplitude and offset voltage of an output pulse signal over a wide frequency band from DC to W& frequency range without deteriorating the waveform of an input pulse signal.
本発明によるパルス出力装置によれば、飽和時に多数キ
ャリアの蓄積効果の無いスイッチング素子をソース接地
形として構成したソース接地形論理回路と、外部から入
力されるオフセット制御信号に応動して前記ソース接地
形論理回路のトレイン１！任を決定してオフセット電圧
を制御するオフセット制御手段と、外部から入力される
振幅制陣信号と前記オフセット制御信号とを加算し、こ
の加算出力信号を用いて前記ソース接地形論理回路のソ
ース電圧を規定し、該接地形論理回路の出力振幅を可変
する振幅制御手段と、前記加算出力信号を受領して前記
ソース接地形論理回路のゲートバイアスを常にＲ適な値
に設定するトラッキング手段とを備え、上記目的を達成
せんとするものである。According to the pulse output device according to the present invention, a source grounded plane logic circuit is configured in which a switching element having no majority carrier accumulation effect at saturation is configured as a source grounded plane; Terrain logic circuit train 1! an offset control means for determining the offset voltage and controlling the offset voltage, and adding an amplitude control signal input from the outside and the offset control signal, and using this addition output signal to control the source voltage of the source grounded logic circuit. and a tracking means that receives the added output signal and always sets the gate bias of the source grounded logic circuit to an appropriate value R. The aim is to prepare for and achieve the above objectives.
従って、以上のような手段とすることにより、スイッチ
ング動作を行わせる基本回路として飽和時に多数キャリ
アの蓄積効果の無いＦＥＴ等のソース接地形論理回路を
用いることにより、良好な出力波形を得ること及びスイ
ッチング素子の数を減じることができ、またオフセット
副部手段によりオフセット制御信号に応じて例えば直流
電流を制御し前記ソース接地形論理回路出力側のオフセ
ット電圧を制御し、かつ、振幅制御手段においては前記
オフセットＩＩＩ ＩＩＩ信号に振幅あり開信号を加算
して得られた加算出力信号を加えて前記ソース接地形論
理回路のソース電圧を制御し出力振幅を可変するととも
に、前記加算出力信号に応じてソース接地形論理回路の
グー１〜電圧をシフトするようにしたので、オフセット
制御信・号等に応じて変化するソース接地形論理回路の
ソース電圧に応じてソース接地形論理回路のゲート電圧
をシフトしゲート・ソース間電圧を常に一定に保持させ
て動作させることが可能となり、回路的に安定性を確保
でき、かつ、パルス振幅、オフセット電圧が互いに影響
させずに独立に設定することができる。Therefore, by using the above-mentioned means, it is possible to obtain a good output waveform by using a grounded source logic circuit such as an FET, which does not have the effect of accumulating majority carriers at saturation, as a basic circuit for performing a switching operation. The number of switching elements can be reduced, and the offset sub-section means controls, for example, a direct current according to the offset control signal to control the offset voltage on the output side of the source grounded logic circuit, and the amplitude control means An added output signal obtained by adding an open signal with amplitude to the offset III III signal is added to control the source voltage of the source grounded logic circuit to vary the output amplitude, and the source voltage is adjusted according to the added output signal. Since the voltage of the grounded logic circuit is shifted, the gate voltage of the source grounded logic circuit is shifted in accordance with the source voltage of the source grounded logic circuit, which changes depending on the offset control signal, etc. It becomes possible to operate with the gate-source voltage always held constant, ensure circuit stability, and set the pulse amplitude and offset voltage independently without affecting each other.
以下、本発明の一実施例について第１図を参照して説明
する。同図において２１は飽和時に多数キャリアの蓄積
効果の無いＦＥＴ２１ａを用いたソース接地形倫理回路
であって、このＦＥＴ２１ａはスイッチング素子として
の機能を有し、かつ、ソース側がコンデンサ２１ｂを介
して接地されている。このＦＥＴ２１ａのゲート側には
入力端子２２に入力される入力パルス信号３ｉｎがＩ〜
ラッキング手段２３を通って入力され、一方、ドレイン
側にはオフセット制御手段２４および出力端子２５が接
続され、ソース側には振幅１１１１ｍ１１手段２６が接
続されている。Hereinafter, one embodiment of the present invention will be described with reference to FIG. In the figure, reference numeral 21 is a source-grounded ethical circuit using a FET 21a which has no effect of accumulating majority carriers at saturation, and this FET 21a has a function as a switching element, and its source side is grounded via a capacitor 21b. ing. The input pulse signal 3 inches input to the input terminal 22 is connected to the gate side of this FET 21a.
The signal is inputted through racking means 23, while offset control means 24 and output terminal 25 are connected to the drain side, and amplitude 1111m11 means 26 is connected to the source side.
前記オフセット制御手段２４は外部から入力されるオフ
セット制御信＠ＯＦＣに応じて前記ソース接地形論理回
路２１のドレイン電圧を決定し出力パルス信号のオフセ
ット電圧を可変するものであって、その具体的構成は、
外部からオフセット制御信号ＯＦＣが入力される端子２
４ａと、この端子２４ａからのオフセット制御信号ＯＦ
Ｇを受けて直流電流を可変する定電流５１２４ｂと、高
周波帯域でも定電流特性を保持させるためのインダクタ
ンス２４ｃとによって構成されている。 ゛前記振幅
υ１ｉＩ１手段２６は、振幅制御信号ＡＭＣとオフセッ
ト制御信号ＯＦＣとを加算し、この加算出力信号に基づ
いて前記ソース接地形論理回路２１のソース電圧を規定
し、該論理回路２１の出力パルス信号の振幅を可変する
ものであって、具体的には外部から振幅制御信号ＡＭＣ
が入力される端子２６ａと、この端子２４ａからのオフ
セット割部信号ＯＦＣと端子２６ａからの振幅制御信号
ＡＭＣとを加算する電圧加算部２６ｂと、例えば増幅度
「１」に設定された増幅器２６ｃとにより構成されてい
る。The offset control means 24 determines the drain voltage of the source grounded logic circuit 21 in response to an externally inputted offset control signal @OFC, and varies the offset voltage of the output pulse signal. teeth,
Terminal 2 to which offset control signal OFC is input from outside
4a and the offset control signal OF from this terminal 24a.
It is composed of a constant current 5124b that changes the DC current in response to G, and an inductance 24c that maintains constant current characteristics even in a high frequency band.゛The amplitude υ1iI1 means 26 adds the amplitude control signal AMC and the offset control signal OFC, defines the source voltage of the source grounded logic circuit 21 based on this addition output signal, and outputs the output pulse of the logic circuit 21. It is used to vary the amplitude of a signal, and specifically, it is an external amplitude control signal AMC.
, a voltage adder 26b that adds the offset division signal OFC from the terminal 24a and the amplitude control signal AMC from the terminal 26a, and an amplifier 26c set to, for example, an amplification of "1". It is made up of.
前記トラッキング手段２３は、前記電圧加算部２６ｂか
ら出力される加算出力信号に応じてソース接地形論理回
路２１のゲートバイアスをシフトし、常に最適なゲート
バイアス電圧を維持する様に動作する機能を持っている
。すなわち、トラッキング手段２３は、入力信号がＦＥ
Ｔ２１ ａのゲートに直接加わった場合にロジックレベ
ル差を生じ、かつ、振幅制御信号Ａ Ｍ Ｃ等によって
ＦＥＴ２１ａのゲート・ソース間電圧が変化するので、
これらの点に着目してＦＥＴ２１ａの動作の安定化を確
保するために設けられたものである。具体的には、抵抗
２３ａおよび２３ｂに流れる電流と抵抗２３ａとの積で
与えられるレベルシフト電圧を得るバイアスシフト回路
と、前記加算出力信号の変化に追従させて前記バイアス
シフト回路へ流入すべき′ｉａ流を制御し、ＦＥＴ２１
ａの最適ゲ−トバイアスを（ｑる増幅器２３ｃと、高周
波信号成分をバイアスするバイアス素子２３ｄとで構成
されている。The tracking means 23 has a function of shifting the gate bias of the source grounded logic circuit 21 in accordance with the addition output signal outputted from the voltage adding section 26b, and operating so as to always maintain an optimum gate bias voltage. ing. That is, the tracking means 23 detects that the input signal is FE.
If applied directly to the gate of T21a, a logic level difference will occur, and the voltage between the gate and source of FET21a will change depending on the amplitude control signal AMC, etc.
Taking these points into consideration, this is provided to ensure stable operation of the FET 21a. Specifically, it includes a bias shift circuit that obtains a level shift voltage given by the product of the current flowing through resistors 23a and 23b and resistor 23a, and a voltage that should flow into the bias shift circuit in accordance with the change in the addition output signal. Control the ia flow, FET21
It is composed of an amplifier 23c which determines the optimum gate bias of a, and a bias element 23d which biases a high frequency signal component.
２７は入力負荷抵抗、２８は出力負荷抵抗である。27 is an input load resistance, and 28 is an output load resistance.
次に、以上のように構成された装置の動作を説明する。Next, the operation of the apparatus configured as above will be explained.
今、説明の便宜上、例えばオフセット制御信号ＯＦＧの
電圧が零Ｖの１９合について述べる。Now, for convenience of explanation, we will describe, for example, the 19th case where the voltage of the offset control signal OFG is zero V.
オフセットあり御信号ＯＦＣが＠Ｖの場合、定電流源２
４ｂから流出する直流定電流はＯｍＡとなる。When the offset control signal OFC is @V, constant current source 2
The DC constant current flowing out from 4b is OmA.
この状態において出力端子２５から２Ｖの振幅を有する
出力パルス信号を得る場合、振幅制御信号ＡＭＣとして
は一２ｖの電圧を端子２６ａに供給する。In this state, when obtaining an output pulse signal having an amplitude of 2V from the output terminal 25, a voltage of -2V is supplied to the terminal 26a as the amplitude control signal AMC.
そうすると、オフセット制御信号Ｎ圧が零■であるので
、電圧加算部２６ｂからは振幅制御信号ＡＭＣと等価な
電圧の加算出力信号が取り出され、増幅器２６ｃおよび
トラッキング手段２３の増幅器２３Ｃに供給される。こ
のとき、一方の増幅器２６ｃは増幅率「１」に設定され
、よって振幅制御信号電圧がＦＥＴ２１ａのソース電圧
として決定され、また他方の増幅器２３はＦＥＴ２１ａ
の最適ゲートへバイアスとなる様なシフト電圧Ｖ３を得
るための電流を流出するための増幅率ｋに設定されてい
る。この結果、ＦＥＴ２１ ａのスイッチング動作によ
り出力端子２５には’ＪＶを基準にして一２Ｖの振幅を
持った出力パルス信号が得られる。仮に、ＦＥＴ２１ａ
の飽和オン電圧Ｖｒが２Ｖに対して無視できない世であ
れば、増幅器２６ｃにＶｒだけのオフセットを加え、そ
の出力が２Ｖ＋Ｖｒになる様にしておけばよい。Then, since the offset control signal N voltage is zero (2), an added output signal of a voltage equivalent to the amplitude control signal AMC is taken out from the voltage adder 26b and supplied to the amplifier 26c and the amplifier 23C of the tracking means 23. At this time, one amplifier 26c is set to an amplification factor of "1", so the amplitude control signal voltage is determined as the source voltage of FET 21a, and the other amplifier 23 is set to FET 21a.
The amplification factor k is set to flow out a current to obtain a shift voltage V3 that becomes a bias to the optimum gate of. As a result, an output pulse signal having an amplitude of -2V with reference to 'JV is obtained at the output terminal 25 by the switching operation of the FET 21a. For example, FET21a
In a world where the saturation on-voltage Vr of 2V cannot be ignored, it is sufficient to add an offset of Vr to the amplifier 26c so that its output becomes 2V+Vr.
従って、例えば入力端子２２に第２図に示すような入力
信号３ｉｎが入力された時、増幅器２３Ｇを所定の増幅
率ｋ ｌ、：設定しておけば、振幅制御信号ＡＭＣひい
ては加算出力信号によって所定の電流がバイアスシフト
回路に流入され、この結果、図示する様なシフト電圧Ｖ
ｓだけシフトされ、ＦＥＴ２１ａの飽和オン電圧ｖｒと
Ｎ課電圧Ｖ。Therefore, for example, when an input signal of 3 inches as shown in FIG. A current of V flows into the bias shift circuit, resulting in a shift voltage V as shown in the figure.
The saturation on-voltage vr of the FET 21a and the N applied voltage V are shifted by s.
との中間電圧が最適バイアス電圧としてＦＥＴ２１ａの
ゲートに与えられ、よって、出力端子２５から第２図に
示すような出力パルス信号３ｏｕｔを得ることができる
。An intermediate voltage between the two is applied to the gate of the FET 21a as the optimum bias voltage, and therefore, an output pulse signal 3out as shown in FIG. 2 can be obtained from the output terminal 25.
次に、振幅１■の出力パルス信号を得る場合、端子２６
ａに一１ｖの振幅制御信号ＡＭＣを供給する。これによ
りＦＥＴ２１ａのソース電位が−ＩＶとなり、ＦＥＴ２
１ ａのオン・オフ動作によって１Ｖの振幅を有する出
力パルス信号が得られる。この時、増幅器２３Ｃの出力
は振幅制御信号ＡＭＣに応じて変化するので、所定のバ
イアス電圧だけシフトし、ＦＥＴ２１ａのゲートに最適
ゲートバイアス電圧が与えられる。Next, when obtaining an output pulse signal with an amplitude of 1■, the terminal 26
An amplitude control signal AMC of -1V is supplied to a. As a result, the source potential of FET21a becomes -IV, and FET21a becomes -IV.
An output pulse signal having an amplitude of 1V is obtained by the on/off operation of 1a. At this time, since the output of the amplifier 23C changes according to the amplitude control signal AMC, it is shifted by a predetermined bias voltage, and the optimum gate bias voltage is applied to the gate of the FET 21a.
出力パルス信号の振幅が１■の時、端子２４ａに１■の
オフセット制御信号ＯＦＧを供給すると、この電圧が定
電流源２４ｂにより電流変換され、インダクタンス２４
Ｃを介して出力負荷抵抗２８に電流が流れる。このとき
、出力負荷抵抗２８が例えば５０Ωであれば、１ｖのオ
フセラｔ−１１１ｉｌｌｌ信号ＯＦＣに対し２０ｍＡの
割合となる。この電流により出力負荷抵抗２８にオフセ
ット電圧が生じるが、このときオフセット制御信号ＯＦ
ＣによりＦＥＴ２１ａのソース電位に補正を加える。こ
の振ｆ１１Ｖの時には振幅制御信号として一１■が加わ
っており、これとオフセットＩＩＩ Ｉ信号ＯＦＣの電
圧が電圧加峰部２６ｂに入り、ここで加緯されてＦＥＴ
２１ａのソース側電位は零Ｖとなり、よって、出力端子
２５からはハイレベルとしてＮ課電圧Ｖｏにより出力負
荷抵抗２８に生じる電圧で１ｖとなり、ローレベルは零
Ｖとなる。この結果、直流オフセット電圧が＋１Ｖ、振
幅が１■となる出力パルス信号が得られる。また、負の
オフセラ１〜電圧をかける場合、電流方向を逆にするこ
とにより容易に実現できる。When the amplitude of the output pulse signal is 1■, when an offset control signal OFG of 1■ is supplied to the terminal 24a, this voltage is converted into a current by the constant current source 24b, and the inductance 24
Current flows to the output load resistor 28 via C. At this time, if the output load resistance 28 is, for example, 50Ω, the ratio will be 20 mA with respect to the offset signal OFC of 1V. This current generates an offset voltage in the output load resistor 28, but at this time the offset control signal OF
Correction is applied to the source potential of the FET 21a by C. When the amplitude is f11V, 11■ is added as an amplitude control signal, and this and the voltage of the offset III I signal OFC enter the voltage adding section 26b, where they are added to the FET.
The source side potential of 21a becomes 0V, and therefore, the output terminal 25 has a high level, and the voltage generated across the output load resistor 28 due to the N applied voltage Vo becomes 1V, and the low level becomes 0V. As a result, an output pulse signal with a DC offset voltage of +1V and an amplitude of 1.2V is obtained. Further, when applying a negative offset voltage, this can be easily achieved by reversing the current direction.
次に、第３図は本発明装置の他の実施例を示す図である
。このｉ＠はトラッキング手段２３とオフセット制御手
段２４とを改良したものである。Next, FIG. 3 is a diagram showing another embodiment of the device of the present invention. This i@ is an improved version of the tracking means 23 and offset control means 24.
トラッキング手段２３は、具体的には抵抗２３ｅとコン
デンサ２３ｆとで積分回路を構成して入力信号３ｉｎの
直流平均電圧を取得する直流平均電圧取得回路と、この
直流平均電圧取得回路によって得られた直流平均電圧を
ＦＥＴ２１ａの飽和電圧移行時の電圧変化に応じて増減
させる電圧増減回路２３Ｑと、バイアス電圧源２３ｈと
、前記電圧増減回路出力とバイアス電圧源２３ｈのバイ
アス電圧との加算信号に対し、前記増幅器２６ｃの出力
電圧を与えてバイアス電圧のシフトを行う電圧加算部２
３１と、高周波帯域成分をバイパスするバイパス回路２
３ｊとを有し、前記電圧前篩部２３ｉの出力をバイパス
回路２３ｊを介してＦＥＴ２１ ａのゲートに最適なゲ
ートバイアス電圧とし、で与える構成である。また、オ
フセットシリ御手段２４としては、増幅器２４ｄと抵抗
２４ｅとでオフセット印加回路を構成する様にしたもの
である。なお、増幅器２４ｄとして×２の増幅率とすれ
ば、オフセット電圧の２倍の定電圧がｉｑられ、これが
抵抗２４ｅと負荷抵抗２８により１倍のオフセットが印
加される。Specifically, the tracking means 23 includes a DC average voltage acquisition circuit that configures an integrating circuit with a resistor 23e and a capacitor 23f to acquire the DC average voltage of the input signal 3 inches, and a DC average voltage acquisition circuit that acquires the DC average voltage of the input signal 3 inches. A voltage increase/decrease circuit 23Q that increases or decreases the average voltage according to the voltage change when the FET 21a shifts to the saturation voltage, a bias voltage source 23h, and the addition signal of the output of the voltage increase/decrease circuit and the bias voltage of the bias voltage source 23h. Voltage adder 2 that shifts the bias voltage by applying the output voltage of the amplifier 26c
31, and a bypass circuit 2 that bypasses high frequency band components.
3j, and the output of the voltage pre-sieve section 23i is applied to the gate of the FET 21a as an optimum gate bias voltage via a bypass circuit 23j. Further, as the offset series control means 24, an offset applying circuit is constituted by an amplifier 24d and a resistor 24e. Note that if the amplifier 24d has an amplification factor of x2, a constant voltage twice the offset voltage is iq, and an offset of one time is applied to this by the resistor 24e and the load resistor 28.
なお、本発明は、上記実施例に限定されずその要旨を逸
脱しない範囲で種々変形して実施できる。Note that the present invention is not limited to the above-mentioned embodiments, and can be implemented with various modifications without departing from the gist thereof.
以上詳記したように本発明によれば、入力信号レベルの
如何に拘らず、オフセット制御信号および振幅ｉｌｌ
ａｌｌ信号を与えてスイッチング素子のゲートに最適バ
イアス電圧を与えて常にゲート・ソース間電圧を一定の
保持しつつスイッチング素子を確実、かつ、安定に動作
させることができ、また直流から高周波帯域にわたって
出力パルス信号の振幅およびオフセット電圧を、入力パ
ルス信号の波形を劣化させず大幅に可変して出力でき、
さらにオフセット電圧とパルス振幅とを互いに影響させ
ずに個々に独立させて設定可能なパルス出力装置を提供
できる。As described in detail above, according to the present invention, the offset control signal and the amplitude ill
By applying the all signal to the gate of the switching element, the optimum bias voltage can be applied to the gate of the switching element, and the switching element can be operated reliably and stably while maintaining a constant gate-source voltage. The amplitude and offset voltage of the pulse signal can be output by greatly varying it without degrading the waveform of the input pulse signal.
Furthermore, it is possible to provide a pulse output device in which offset voltage and pulse amplitude can be set independently without affecting each other.
第１図ないし第２図は本発明に拘るパルス出力装置の一
実施例を説明するために示したもので、第１図は本発明
装置の一実施例としての構成図、第２図は第１図のトラ
ッキング手段を説明する図、第３図は本発明装置の他の
実施例を示す構成図、第４図および第５図はそれぞれ従
来装置を説明する構成図である。２１・・・ソース接地形論理回路、２１ａ・・・ＦＥＴ
、２２・・・入力端子、２３・・・トラッキング手段、
２３ｃ・・・増幅器、２４・・・オフセット制御手段、
２５・・・出力端子、２６・・・振幅制御手段、２６ｂ
・・・電圧加算部、２６Ｃ・・・増幅器。出願人代理人 弁理士 鈴江武彦第２ 図1 and 2 are shown to explain an embodiment of a pulse output device according to the present invention. FIG. 1 is a configuration diagram of an embodiment of the device of the present invention, and FIG. 1, FIG. 3 is a block diagram showing another embodiment of the apparatus of the present invention, and FIGS. 4 and 5 are block diagrams explaining the conventional apparatus. 21... Source grounded logic circuit, 21a... FET
, 22... input terminal, 23... tracking means,
23c...Amplifier, 24...Offset control means,
25... Output terminal, 26... Amplitude control means, 26b
...Voltage adder, 26C...Amplifier. Applicant's agent Patent attorney Takehiko Suzue Figure 2
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087492AJPH07104388B2 (en) | 1986-04-16 | 1986-04-16 | Pulse output device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087492AJPH07104388B2 (en) | 1986-04-16 | 1986-04-16 | Pulse output device |
| Publication Number | Publication Date |
|---|---|
| JPS62245167Atrue JPS62245167A (en) | 1987-10-26 |
| JPH07104388B2 JPH07104388B2 (en) | 1995-11-13 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087492AExpired - LifetimeJPH07104388B2 (en) | 1986-04-16 | 1986-04-16 | Pulse output device |
| Country | Link |
|---|---|
| JP (1) | JPH07104388B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7207055B1 (en) | 1992-12-09 | 2007-04-17 | Sedna Patent Services, Llc | Bandwidth allocation for a television program delivery system |
| US7336788B1 (en) | 1992-12-09 | 2008-02-26 | Discovery Communicatoins Inc. | Electronic book secure communication with home subsystem |
| US7401286B1 (en) | 1993-12-02 | 2008-07-15 | Discovery Communications, Inc. | Electronic book electronic links |
| US7509270B1 (en) | 1992-12-09 | 2009-03-24 | Discovery Communications, Inc. | Electronic Book having electronic commerce features |
| US9053640B1 (en) | 1993-12-02 | 2015-06-09 | Adrea, LLC | Interactive electronic book |
| US9099097B2 (en) | 1999-06-25 | 2015-08-04 | Adrea, LLC | Electronic book with voice emulation features |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7207055B1 (en) | 1992-12-09 | 2007-04-17 | Sedna Patent Services, Llc | Bandwidth allocation for a television program delivery system |
| US7336788B1 (en) | 1992-12-09 | 2008-02-26 | Discovery Communicatoins Inc. | Electronic book secure communication with home subsystem |
| US7509270B1 (en) | 1992-12-09 | 2009-03-24 | Discovery Communications, Inc. | Electronic Book having electronic commerce features |
| US7401286B1 (en) | 1993-12-02 | 2008-07-15 | Discovery Communications, Inc. | Electronic book electronic links |
| US9053640B1 (en) | 1993-12-02 | 2015-06-09 | Adrea, LLC | Interactive electronic book |
| US9099097B2 (en) | 1999-06-25 | 2015-08-04 | Adrea, LLC | Electronic book with voice emulation features |
| Publication number | Publication date |
|---|---|
| JPH07104388B2 (en) | 1995-11-13 |
| Publication | Publication Date | Title |
|---|---|---|
| US5774019A (en) | Low distortion differential amplifier circuit | |
| JP3347615B2 (en) | Semiconductor integrated circuit and optical transmission module | |
| US7161406B1 (en) | Method and apparatus for providing non 2:1 Gilbert cell mixer | |
| US4668919A (en) | High speed operational amplifier | |
| CA1055576A (en) | Operational amplifier | |
| GB2334163A (en) | A variable gain transconductance amplifier suitable for use in a mixer | |
| US20200241331A1 (en) | Driving circuit for optical modulator | |
| US7183850B2 (en) | Switchable operational amplifier circuit | |
| US6472908B1 (en) | Differential output driver circuit and method for same | |
| JPS62245167A (en) | Pulse output apparatus | |
| US3987369A (en) | Direct-coupled FET amplifier | |
| JPS63136807A (en) | Amplifying circuit | |
| JP2002094341A (en) | Active load circuit | |
| JPH04227106A (en) | High-frequency cross-junction folded cascode circuit | |
| JP3470797B2 (en) | Buffer circuit | |
| JPH09186659A (en) | Amplifier circuit | |
| US7068098B1 (en) | Slew rate enhancement circuit | |
| US7642867B2 (en) | Simple technique for reduction of gain in a voltage controlled oscillator | |
| US4757275A (en) | Wideband closed loop amplifier | |
| US7019588B2 (en) | Method to dynamically control the quiescent current of an operational amplifier arrangement and operational amplifier arrangement performing this method | |
| US6529076B2 (en) | Fast saturation recovery operational amplifier input stage | |
| US6362686B1 (en) | Fast saturation recovery operational amplifier input stage | |
| US6239661B1 (en) | Transmitter and an oscillator network for use in the transmitter | |
| US6621308B2 (en) | Supply voltage compensation circuit for high speed LVDS predrive | |
| RU2053592C1 (en) | Amplifier |
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees | Free format text:JAPANESE INTERMEDIATE CODE: R250 | |
| R250 | Receipt of annual fees | Free format text:JAPANESE INTERMEDIATE CODE: R250 | |
| S531 | Written request for registration of change of domicile | Free format text:JAPANESE INTERMEDIATE CODE: R313532 | |
| R350 | Written notification of registration of transfer | Free format text:JAPANESE INTERMEDIATE CODE: R350 | |
| EXPY | Cancellation because of completion of term |