【発明の詳細な説明】〔発明の利用分野〕本発明は薄膜半導体装置およびその製造方法に係り、特
に液晶などを表示に用いるディスプレイに好適な薄膜ト
ランジスタ、およびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a thin film semiconductor device and a method for manufacturing the same, and more particularly to a thin film transistor suitable for a display using liquid crystal or the like for display, and a method for manufacturing the same.
近年、液晶を表示に用いるディスプレイなどでは、各画
素の液晶を駆動するために、各画素ごとに薄膜トランジ
スタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｙ略
してＴＰＴ）を形成するアクティブマトリクス方式が用
いられている。このＴＰＴは、普通、石英基板上に成長
した多結晶シリコン（Ｐｏｌｙｃｒｙｓｔｅｌｌｉｎｅ ５ｉｌｉｃｏｎ
、略してＰｏ１．ｙ−３ｉ）か、ガラス基板上に成長し
た非晶質シリコン（Ａｍｃ＋ｒｐｈｏｕｓ ｓｉＨ，ｃ
ｏｎ、略してａ −Ｓ ｊ、 ）中に形成される（特開
昭５７−７９７２号公報）。第１０図（、）には従来の
Ｐｏ１ｙ−８ｊを用いて形成したＴＰＴを示す。In recent years, in displays that use liquid crystal for display, an active matrix method is used in which a thin film transistor (TPT) is formed for each pixel in order to drive the liquid crystal of each pixel. This TPT is usually made of polycrystalline silicon grown on a quartz substrate.
, abbreviated as Po1. y-3i) or amorphous silicon grown on a glass substrate (Amc+rphous siH,c
on, abbreviated as a-S j, ) (Japanese Unexamined Patent Publication No. 57-7972). FIG. 10(,) shows a TPT formed using conventional Poly-8j.
第１０図（ａ）において、１はガラス基板、２はｎ＋ソ
ース領域、３は真性半導体のチャンネル領域、４はｎ＋
ドレイン領域で三領域２〜４はＰｏ１ｙ−８ｉよりなる
。５はゲート絶縁膜としての酸化膜、６はゲート電極、
７は保護用酸化膜であるｅＰｏｌｙ−８ｉは通常、モノ
シラン（ＳｉＨａ）を原料として、減圧ＣＶＤ法により
６４０℃の温）ヵ、ゎｉＪ Ｉｃ ａ −Ｓ ｉ。ヵ、
９ヵＤ−Ｊ−６゜工ゎ３．□っ、キャリアの移動度は減
少し、ＴＰＴの特性は大幅に低いものとなる。このため
、減圧ＣＶＤ法にょるＰｏ１ｙ−８ｊは約６００ ℃以
上の温度で堆積しなければならず、したがって、通常、
実質的な歪温度が６００℃以下でしかないガラス板を基
板として用いることはできない。石英基板は６００ ’
Ｃ以上の温度に十分耐えることが、コストが非常に高い
という欠点がある。また、石英基板を用いて６４０℃で
堆積したＰｏ１ｙ−８ｉ膜中にも体積比にして約２０％
のａ−８ａ成分が含まれている。このため、この膜のキ
ャリアの移動度は電子、正孔いずれの場合も約ｉｏａｍ
”／Ｖ・Ｓという単結晶シリコンの値と比べるとはるか
に低い値であり、この膜を用いてＴＰＴを製作しても、
ディスプレイとして鮮明な表示を得るにはまだ十分とは
いえない。In FIG. 10(a), 1 is a glass substrate, 2 is an n+ source region, 3 is an intrinsic semiconductor channel region, and 4 is an n+
Three regions 2 to 4 in the drain region are made of Po1y-8i. 5 is an oxide film as a gate insulating film, 6 is a gate electrode,
7 is a protective oxide film. ePoly-8i is usually produced using monosilane (SiHa) as a raw material at a temperature of 640°C using a low pressure CVD method. Ka,
9゜D-J-6゜゜ゎ3. □The mobility of carriers decreases, and the characteristics of TPT become significantly lower. For this reason, Po1y-8j by low pressure CVD must be deposited at temperatures above about 600 °C, and therefore, typically
A glass plate whose substantial strain temperature is only 600° C. or less cannot be used as a substrate. The quartz substrate is 600'
The disadvantage is that it is very expensive to withstand temperatures above C. In addition, approximately 20% by volume of the Po1y-8i film deposited on a quartz substrate at 640°C
Contains the a-8a component. Therefore, the mobility of carriers in this film is approximately ioam for both electrons and holes.
This value is much lower than that of single crystal silicon, which is ”/V・S, and even if a TPT is manufactured using this film,
It is still not enough to obtain a clear display.
第１０図（ｂ）にはａ −Ｓ ｉを用いて形成したＴＰ
Ｔを示す。符号は三領域２〜４がａ−８ｉで１．滴る他
は第１０図（ａ）と同一物、相当物を示す。FIG. 10(b) shows the TP formed using a-Si.
Indicates T. The code is three areas 2 to 4 are a-8i and 1. The same thing as in FIG. 10(a) is shown except for the dripping.
ガー構造と呼ばれるものである。はじめにゲート電極、
６となるクロム（Ｃｒ）を形成した後、プラズマＣＶＤ
法により、酸化膜５、チャンネル領域３、ソースとドレ
インを形成するためのｎ十領域２．４の三領域を連続し
て形成している。そのキャリアの移動度は１ ｃｍ２／
’ＴＪ −ｓ 以下であり、上記Ｐｏ１ｙ−８ｉより
さらに小さい。この場合、ガラス基板を使用できる利点
はあるが、表示素子としての応用がＰｏ１ｙ−８ａ以上
に限定される。たとえば、カラーテレビ表示に用いるこ
とは無理であり、せいぜいモノクロテレビ表示に利用で
きるにすぎない。This is called a gar structure. First, the gate electrode,
After forming chromium (Cr) to form 6, plasma CVD
By a method, three regions, ie, an oxide film 5, a channel region 3, and an n+ region 2.4 for forming a source and a drain, are successively formed. The carrier mobility is 1 cm2/
'TJ -s or less, which is even smaller than the above Po1y-8i. In this case, although there is an advantage that a glass substrate can be used, the application as a display element is limited to Po1y-8a or higher. For example, it is impossible to use it for color television display, and at most it can be used for monochrome television display.
本発明の目的は、安価で歪温度の低いガラス基板を用い
でることができ、かつ大きなキャリアの移動度を有し、
応答性の良い薄膜半導体装置とその製造方法を提供する
ことである。The object of the present invention is to use a glass substrate that is inexpensive and has a low strain temperature, and has a large carrier mobility.
An object of the present invention is to provide a thin film semiconductor device with good responsiveness and a method for manufacturing the same.
本発明薄膜半導体装置の特徴とするところは、歪温度が
６００℃以下のガラス基板上に結晶化度が９０％以上の
Ｐｏ１ｙ−８ｉ薄膜が形成され、このＰｏ１ｙ−８Ｌ薄
膜にソース、ドレイン、チャンネルの各領域が形成され
ていることにある。The thin film semiconductor device of the present invention is characterized in that a Po1y-8I thin film with a degree of crystallinity of 90% or more is formed on a glass substrate with a strain temperature of 600°C or less, and this Po1y-8L thin film has a source, a drain, and a channel. The reason lies in the fact that each region is formed.
また、本発明製造方法の特徴とするところは、はじめに
プラズマＣＶＤ法により、低温で微結晶成分がアモルフ
ァス成分中に散りばめられているような半導体層を歪温
度が６００℃以下のガラス基板上に形成し１次に、この
膜をガラス基板などの歪点以下の低い温度で熱処理する
ことによって、微結晶成分を核として結晶核成長を行な
わせａ −Ｓｉ成分を結晶成分に変えることにある。The manufacturing method of the present invention is characterized by first forming a semiconductor layer in which microcrystalline components are dispersed in an amorphous component at a low temperature by plasma CVD on a glass substrate with a strain temperature of 600°C or less. First, by heat-treating this film at a low temperature below the strain point of a glass substrate, etc., crystal nuclei grow using microcrystalline components as nuclei, thereby converting the a-Si component into a crystalline component.
以下、本発明の一実施例を説明する。An embodiment of the present invention will be described below.
第１図は本発明を用いたＴＰＴ全体の断面構造を示す。FIG. 1 shows the cross-sectional structure of the entire TPT using the present invention.
１はガラス基板、２〜４はソース、チャネル、ドレイン
の各領域、５は酸化膜、６はゲート電極、７は酸化膜、
８ａ、８ｂはソース、ドレインの各電極、９はリンガラ
ス膜、１０は透明電極（ＩＴＯ）である。1 is a glass substrate, 2 to 4 are source, channel, and drain regions, 5 is an oxide film, 6 is a gate electrode, 7 is an oxide film,
8a and 8b are source and drain electrodes, 9 is a phosphor glass film, and 10 is a transparent electrode (ITO).
製造工程の詳細を説明する。The details of the manufacturing process will be explained.
ガラス基板１は歪温度５８０℃のガラス板である。基板
を４００℃に保ち、水素で５％に希釈したモノシランガ
スを原料として、圧力を約ＩＴｏｒｒとする。高周波電
力を０ 、３ Ｗ ／ ｃｍ”として、プラズマＣＶＤ
法により、微結晶とａ −Ｓ ｉの混合層を０．２μｍ
堆積させる（このまま半導体層のラマンスペクトルを測
定すると結晶化度は６０％である）。このとき、堆積速
度は約９０人／ｍｉｎである。約２２分間の半導体層の
堆積後、反応容器を１気圧の窒素で満たす。基板温度だ
けでなく窒素温度も５８０℃として２時間保つ（この膜
のラマンスペクトルを測定すると結晶化度は９５％であ
る）。この膜をアイランドホトした後、ＣＶＤ法により
、ＳｉＯ２膜５，７を堆積させる。次に、プラズマＣＶ
Ｄ法により、ドーピングガスと共に、４００℃でゲート
電極用ｎ十層６を０．１５ μｍ堆積させる。次に、ホ
トエツチングの後、リン（Ｐ）を５０ＫｅＶのエネルギ
で５×１０１３ｃｍ−２のドース量で打込みソースとド
レイン領域２，４を形成する。続いて、５８０℃、２時
間の熱処理でイオン打込み層のリンを活性化する。次に
、ＰＳＧ（Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇｌａ
ｓｓ ） ９と電極８ａ。The glass substrate 1 is a glass plate having a strain temperature of 580°C. The substrate is kept at 400° C., monosilane gas diluted to 5% with hydrogen is used as a raw material, and the pressure is set to about ITorr. Plasma CVD with high frequency power of 0.3 W/cm”
By the method, a mixed layer of microcrystals and a-Si was formed to a thickness of 0.2 μm.
(If the Raman spectrum of the semiconductor layer is measured as it is, the crystallinity is 60%). At this time, the deposition rate was about 90 people/min. After about 22 minutes of semiconductor layer deposition, the reaction vessel is filled with 1 atmosphere of nitrogen. Not only the substrate temperature but also the nitrogen temperature is maintained at 580° C. for 2 hours (the crystallinity is 95% when the Raman spectrum of this film is measured). After this film is island-photographed, SiO2 films 5 and 7 are deposited by CVD. Next, plasma CV
By method D, a gate electrode layer 6 is deposited to a thickness of 0.15 μm at 400° C. together with a doping gas. Next, after photo-etching, phosphorus (P) is implanted at an energy of 50 KeV and a dose of 5.times.10@13 cm@-2 to form the source and drain regions 2 and 4. Subsequently, phosphorus in the ion implantation layer is activated by heat treatment at 580° C. for 2 hours. Next, PSG (Phospho 5ilinate Gla
ss) 9 and electrode 8a.
８ｂとしてＡｆｌを蒸着する。また透明電極であるＩＴ
ＯＩＯをスパッタ法により堆積させる。ＩＴＯを堆積し
たもう一枚のガラス基板との間にＴＮ（Ｔｃｖｉｓｔｅ
ｄ Ｎｅｍａｔｉｃ）型の液晶を封入して表示装置が完
成する。本実施例のＴＰＴのチャネル幅、チャネル長は
それぞれ２０μｍ、１０μｍである。Afl is deposited as 8b. Also, IT is a transparent electrode.
OIO is deposited by sputtering. TN (Tcviste) was placed between the other glass substrate on which ITO was deposited.
A display device is completed by enclosing a Nematic type liquid crystal. The channel width and channel length of the TPT in this example are 20 μm and 10 μm, respectively.
本実施例のＩ−Ｖカーブのｇｍからもとめた電界効果移
動度は１０５０ｍ２／ｖ−８ｅｃである。この値は従来
法に比べ１桁大きくなっている。また、ＴＰＴの作動時
、停止時における電流比ｒｏｎ／Ｉ００は１×１０Ｂと
なり従来法に比べ２桁近く増加している。The field effect mobility determined from the gm of the IV curve of this example is 1050 m2/v-8ec. This value is one order of magnitude larger than that of the conventional method. Furthermore, the current ratio ron/I00 when the TPT is activated and when it is stopped is 1×10B, which is an increase of nearly two orders of magnitude compared to the conventional method.
次に、本発明で用いられているＰｏ１ｙ−８ｉについて
説明する。Next, Po1y-8i used in the present invention will be explained.
本発明者らは、低温で結晶化の進んだ（結晶成分のａ−
８ｉに対する比率が大きい）半導体層を得るにはまず、
ある程度の微結晶成分とこれらをとり囲んだ秩序度の低
い（シリコン原子間の結合が進まないでダングリングボ
ルドの多い）ａ−Ｓｉ成分を形成し、後の熱処理で微結
晶粒を成長させることが必要であり、アモルファス成分
の秩序度が高いと、低温（６００℃以下）での熱処理で
は、アモルファス成分は結晶成分に変換できないこと、
後の結晶核成分に必要な量の微結晶とそれをとり囲む秩
序の低いａ −Ｓ ｉの混合物（ａ −８ｉとこの中に
散りばめられた微結晶成分との混合物）はある低温にお
けるプラズマＣＶＤ法で実現することが可能であり、減
圧ＣＶＤ法、常圧ＣＶＤ法２分子線堆積法などによって
難しいこと、また、微結晶成分を核とした多結晶粒径の
成長はガラス基板のひずみ温度以下の熱処理で可能なこ
とを見い出した。The present inventors discovered that crystallization progressed at low temperatures (crystal component a-
To obtain a semiconductor layer (with a large ratio to 8i), first,
To form a certain amount of microcrystalline components and surrounding a-Si components with a low degree of order (bonds between silicon atoms do not progress and there are many dangling bolts), and to grow microcrystalline grains through subsequent heat treatment. is necessary, and if the degree of order of the amorphous component is high, the amorphous component cannot be converted into a crystalline component by heat treatment at a low temperature (600°C or less).
A mixture of microcrystals in an amount necessary for the subsequent crystal nucleus component and surrounding a-Si with low order (a mixture of a-8i and microcrystalline components scattered therein) is produced by plasma CVD at a certain low temperature. However, it is difficult to achieve this by low-pressure CVD, normal-pressure CVD, bimolecular beam deposition, etc., and the growth of polycrystalline grains with microcrystalline components as cores is below the strain temperature of the glass substrate. We have discovered what is possible with heat treatment.
具体的に述べれば次のようになる。ガラス基板上に、プ
ラズマＣＶＤ法により約４００℃の温度で微結晶成分が
ａ−Ｓｉ成分中に散りばめられた混合物を堆積させる。Specifically speaking, it is as follows. A mixture in which a microcrystalline component is dispersed in an a-Si component is deposited on a glass substrate at a temperature of about 400° C. by plasma CVD.
ここで、ラマンスペクトル法によれば、半導体膜中の結
晶成分とａ−Ｓｉ成分の体積比をそれぞれ５２５ｃｍ”
”と４８０ｃｍ−’ピークを持つスペクトルの面積比（
以後、結晶化度と呼ぶ）からもとめることが可能である
。この方法によると上記プラズマＣＶＤ膜の結晶成分は
約６０％である。次に、この膜をＮｚ中で５８０℃。Here, according to Raman spectroscopy, the volume ratio of the crystal component and a-Si component in the semiconductor film is 525 cm"
” and the area ratio of the spectrum with the 480 cm-' peak (
It can be determined from the crystallinity (hereinafter referred to as crystallinity). According to this method, the crystalline component of the plasma CVD film is approximately 60%. Next, this film was heated at 580°C in Nz.
２時間の熱処理をすると、微結晶粒を核として結晶粒の
成長が起り、ａ −Ｓ ｉ成分が大幅に減少して、はと
んど結晶成分となる。When the heat treatment is carried out for 2 hours, crystal grain growth occurs using microcrystalline grains as nuclei, and the a-Si component is significantly reduced and becomes almost a crystalline component.
第２図には４００℃で堆積したプラズマＣＶＤ膜のラマ
ンスペクトル（ａ）とこの膜を５８０℃。Figure 2 shows the Raman spectra (a) of a plasma CVD film deposited at 400°C and this film deposited at 580°C.
２時間の熱処理を行ったときのラマンスペクトル（ｂ）
を示す。熱処理前は結晶成分と共にアモルファス成分が
混じっているが、熱処理後では、アモルファス成分がほ
とんど消えて、結晶成分になっていることがわかる。コ
ンピュータシミュレーションにより結晶成分とアモルフ
ァス成分のスペクトルの面積比（結晶化度）をもとめる
と（ａ）では６０％、（ｂ）では９５％となる。以上か
ら、４００℃で堆積したプラズマＣＶＤ膜を５８０℃。Raman spectrum (b) after 2 hours of heat treatment
shows. It can be seen that before heat treatment, an amorphous component is mixed with a crystal component, but after heat treatment, most of the amorphous component disappears and becomes a crystal component. When the area ratio (crystallinity) of the spectra of the crystalline component and the amorphous component is determined by computer simulation, it is 60% in (a) and 95% in (b). From the above, a plasma CVD film deposited at 400°C was deposited at 580°C.
２時間の熱処理を行うと、膜中の結晶成分を大幅に増加
させることができることがわかる。It can be seen that heat treatment for 2 hours can significantly increase the crystalline component in the film.
第３図には、プラズマＣＶＤ法の堆積温度を変えた場合
の熱処理前後の結晶化度を示す。熱処理温度は５８０℃
、熱処理時間は２時間である。堆積温度が３００℃の場
合、結晶成分ができにくく、結晶核が不足しているため
、ａ−８ｉは低い秩序度を持つものの、熱処理による結
晶成分の増加は起りにくい。堆積温度が約４００℃の場
合、結晶成分は約６０％となり、熱処理による結晶核の
成長が起って結晶成分が増加する。堆積温度がさらに高
くなる。たとえば６００℃では約３５％の結晶成分がで
きるが、ａ−８ｉが高い秩序度を持つため、５８０℃の
熱処理では、ａ−８ｉは結晶成分に変換できない。以上
のように、プラズマＣＶＤの堆積温度を約３７５℃から
約４７５℃即ち、４２５±５０℃にすると、核となる結
晶成分もできやすく。ａ−８ｉも低い秩序度を持つため
に、熱処理後、９０％以上の高い結晶化度を示す。FIG. 3 shows the degree of crystallinity before and after heat treatment when the deposition temperature of the plasma CVD method is changed. Heat treatment temperature is 580℃
, the heat treatment time is 2 hours. When the deposition temperature is 300° C., crystal components are difficult to form and crystal nuclei are insufficient, so although a-8i has a low degree of order, it is difficult for the crystal components to increase due to heat treatment. When the deposition temperature is about 400° C., the crystalline component is about 60%, and the crystalline component increases as crystal nuclei grow due to heat treatment. The deposition temperature becomes even higher. For example, at 600°C, a crystalline component of about 35% is formed, but since a-8i has a high degree of order, a-8i cannot be converted into a crystalline component by heat treatment at 580°C. As described above, when the plasma CVD deposition temperature is set from about 375° C. to about 475° C., that is, 425±50° C., crystal components that become nuclei are likely to be formed. Since a-8i also has a low degree of order, it exhibits a high degree of crystallinity of 90% or more after heat treatment.
−−一〜□第４図には、上記プラズマＣＶＤ膜を熱処理す−ると
きの熱処理温度の影響を示す。熱処理時間は２時間であ
る。この図から、熱処理温度４００℃を境にして効果が
現れることがわかる。すなわち、４００℃以下では熱処
理による結晶粒の成長は観測されないが、４００℃以上
になると徐々に熱処理効果が現れ、約５００℃で熱処理
効果は飽和して、プラズマＣＶＤ膜の結晶化度を６０％
から９５％まで増加させることができる。第５図には、
上記プラズマＣＶＤ膜を熱処理するときの熱処理時間の
影響を示す。熱処理温度は５８０℃である。--1~ □Figure 4 shows the influence of the heat treatment temperature when heat treating the plasma CVD film. The heat treatment time is 2 hours. From this figure, it can be seen that the effect appears when the heat treatment temperature reaches 400°C. In other words, no growth of crystal grains due to heat treatment is observed below 400°C, but above 400°C the heat treatment effect gradually appears, and at about 500°C the heat treatment effect is saturated, reducing the crystallinity of the plasma CVD film by 60%.
It can be increased from 95% to 95%. In Figure 5,
The influence of heat treatment time when heat treating the plasma CVD film described above is shown. The heat treatment temperature is 580°C.
この図から、結晶化度６０％のプラズマＣＶＤ膜は熱処
理によって結晶化が急激に進み、２時間で結晶化度は９
５％になることがわかる。From this figure, the crystallization of the plasma CVD film with a crystallinity of 60% progresses rapidly through heat treatment, and the crystallinity reaches 9 in 2 hours.
It turns out that it is 5%.
以上、プラズマＣＶＤ成長と熱処理との温度の関係をま
とめると第６図のようになる。図中、斜線により、プラ
ズマＣＶＤと熱処理との組合せにより結晶化度が９０％
以上になる温度範囲を示しである。すなわち、堆積温度
は３７５℃から４７５℃、熱処理温度は５００℃から６
００℃である。The temperature relationship between plasma CVD growth and heat treatment can be summarized as shown in FIG. 6. In the figure, the diagonal line indicates that the crystallinity is 90% due to the combination of plasma CVD and heat treatment.
The temperature range above is shown below. In other words, the deposition temperature was 375°C to 475°C, and the heat treatment temperature was 500°C to 6°C.
It is 00℃.
）お、ここではガラス基板を用いているため、現在入手
できるガラス基板の最高の歪温度６００℃を示し、上記
熱処理温度範囲はこれ以下としである。) Since a glass substrate is used here, the highest strain temperature of currently available glass substrates is 600° C., and the above heat treatment temperature range is below this.
次に、比較として、減圧ＣＶＤにより堆積した半導体膜
について述べる。減圧ＣＶＤ法では成長温度が６００℃
以下になると急激に結晶成分が減少する。この様子を第
７図の破線で示す。この膜を熱処理しても、図の実線か
られかるように、結晶化度が９０％を越えることはない
。膜成長後の結晶化度を、４００℃のプラズマＣＶＤに
よる場合と同じ約６０％の値とすることは可能である。Next, as a comparison, a semiconductor film deposited by low pressure CVD will be described. In the low pressure CVD method, the growth temperature is 600°C.
Below that, the crystalline component decreases rapidly. This situation is shown by the broken line in FIG. Even if this film is heat-treated, the crystallinity never exceeds 90%, as can be seen from the solid line in the figure. It is possible to set the crystallinity after film growth to a value of about 60%, which is the same as that obtained by plasma CVD at 400°C.
しかしながら、アモルファス成分が高い秩序度を持つた
めに５８０℃の熱処理後の結果は上記同様結晶化度が９
０％を越えることはない。Ｐｏ１ｙ−８ｉあるいはａ−
８ｉを形成する方法として、プラズマＣＶＤ法と減圧Ｃ
ＶＤ法以外に常圧ＣＶＤ法と分子線堆積（Ｍｏｌｅｃｖ
ｌ、ｅｒ Ｂｅａｍ Ｄｅｐｏｓｔｉｏｎ。However, because the amorphous component has a high degree of order, the result after heat treatment at 580°C is that the degree of crystallinity is 9 as above.
It never exceeds 0%. Po1y-8i or a-
As a method for forming 8i, plasma CVD method and reduced pressure C
In addition to the VD method, atmospheric pressure CVD method and molecular beam deposition (Molecv
l,er Beam Deposition.
略してＭＢＤ）法がある。常圧ＣＶＤ法では同じ結晶化
度を得るのに減圧ＣＶＤ法以上の高い温度が必要である
。ＭＢＤ法では６００℃において結晶化度８０％のもの
が得られる。しかしながら、これらの膜はいずれも６０
０℃以下の熱処理では結晶化度９０％を越えない。There is a method (abbreviated as MBD). Normal pressure CVD requires a higher temperature than low pressure CVD to obtain the same degree of crystallinity. With the MBD method, a crystallinity of 80% can be obtained at 600°C. However, both of these films are 60
The crystallinity does not exceed 90% when heat treated at temperatures below 0°C.
以上のように、堆積温度と熱処理温度を６００℃以下に
限定すると、９０％以上の結晶化度を得る方法は、現状
では、プラズマＣＶＤ法による低温での堆積とこれに続
く熱処理の組合せのみであることがわかる。As mentioned above, if the deposition temperature and heat treatment temperature are limited to 600°C or less, the only way to obtain a crystallinity of 90% or higher is currently only by combining low-temperature deposition using plasma CVD and subsequent heat treatment. I understand that there is something.
次に、いわゆるＰｏ１ｙ−８ｉ膜のキャリアの移動度に
ついて述べる。Next, the carrier mobility of the so-called Po1y-8i film will be described.
第８図に、結晶成分とａ −Ｓ ｉ成分とが混合してい
る半導体のエネルギバンドを示す。この図はｎ型半導体
の場合を示しである。FIG. 8 shows the energy band of a semiconductor in which a crystal component and an a-Si component are mixed. This figure shows the case of an n-type semiconductor.
また、横軸はｎ型半導体の横断面位置を示し、縦軸はエ
ネルギを示す。Ｅｃは伝導帯のエネルギバンド、Ｅｖは
価電子帯のエネルギバンドである。Moreover, the horizontal axis shows the cross-sectional position of the n-type semiconductor, and the vertical axis shows the energy. Ec is a conduction band energy band, and Ev is a valence band energy band.
両バンドＥｃ 、Ｅｖの凸部はａ−８ｉの部分、凹部は
Ｐｏ１ｙ−８ｉの部分に相当する。両バンドＥａ。The convex portion of both bands Ec and Ev corresponds to the a-8i portion, and the concave portion corresponds to the Po1y-8i portion. Both bands Ea.
１↓Ｅｖの凸部の間に水平に示された多数の横線きキャリア
のトラップ準位を示している。1↓ Many horizontally lined carrier trap levels are shown horizontally between the convex portions of Ev.
キャリアは１つの結晶粒内では単結晶の場合と同様に振
舞うが、結晶粒の端（空乏層領域）ではポテンシャル障
壁を感じる。一方、ａ −Ｓ ｉ領域では０、キャリア
は深いエネルギ準位にトラップされ、キャリアの移動は
ポツピング機構による。結晶化度が大きくなるとキャリ
アの移動がホッピング機構主体から自由キャリア電導主
体になる。このため、結晶成分が増加するとキャリアの
移動度が大きくなる。第９図は結晶化度と実測されたキ
ャリアの電界効果移動度との関係を示す。キャリアの移
動度は、同じ結晶化度のサンプルに対して、電子と正孔
の両方の値をある範囲で示しである。Carriers behave within one crystal grain in the same way as in a single crystal, but they feel a potential barrier at the edges of the crystal grain (depletion layer region). On the other hand, in the a-Si region, carriers are trapped at a deep energy level, and carrier movement is due to a popping mechanism. As the degree of crystallinity increases, the movement of carriers changes from being dominated by a hopping mechanism to being dominated by free carrier conduction. Therefore, as the crystal component increases, carrier mobility increases. FIG. 9 shows the relationship between the degree of crystallinity and the actually measured field effect mobility of carriers. Carrier mobility represents a range of values for both electrons and holes for samples with the same degree of crystallinity.
また、参考までに、単結晶のキャリアの移動度も示しで
ある。この図から、結晶化度が大きくなるとキャリアの
移動度も大きくなることが確認できる。For reference, the carrier mobility of a single crystal is also shown. From this figure, it can be confirmed that as the crystallinity increases, the carrier mobility also increases.
また、結晶化度が９０％を越えるとキャリア移動度の増
加の仕方が大きくなることがわかる。この９０％の結晶
化度というのは重要な意味を持つ。Furthermore, it can be seen that when the degree of crystallinity exceeds 90%, the carrier mobility increases greatly. This crystallinity of 90% has an important meaning.
すなわち、結晶化度の増加に伴い、キャリアの電導機構
がホッピングから自由電子伝導に移ることはすでに述べ
たが、さらに、１つの結晶粒内のポテンシャル障壁の高
さに着目すると次のようになる。すなわち、結晶化度の
増加に伴い、平均結晶粒径は増加していく。アモルファ
ス成分が多いとき、結晶粒内の自由キャリアがすべて回
りのアモルファス成分に流れこんでも、なお、空のトラ
ップレベルがある。したがって、結晶粒径の増加に伴い
、空のトラップレベルは減少し、電界強度が増加し、ポ
テンシャル障壁も増加する。結晶粒径がさらに増加する
と、結晶粒内の自由キャリアの量と、回りのトラップレ
ベルの量が等しくなる点がある。このとき、ポテンシャ
ル障壁は最大となる。結晶粒径がさらに増加すると、結
晶粒内一杯に広がっていた空乏層幅が減少し始める。す
なわち、アモルファス成分の減少に伴う電界強度の減少
と同時に、空乏層幅の減少が起こるため、ポテンシャル
障壁は急激に減少し始める。このことから９０％の結晶
化度というのは、空乏層が１つの結晶粒径の半径より小
さくなり始める点であるとかわかる。In other words, we have already mentioned that the carrier conduction mechanism shifts from hopping to free electron conduction as the degree of crystallinity increases, but if we further focus on the height of the potential barrier within one crystal grain, we will see the following. . That is, as the degree of crystallinity increases, the average crystal grain size increases. When the amorphous component is large, even if all the free carriers within the grains flow into the surrounding amorphous component, there is still an empty trap level. Therefore, with increasing grain size, the empty trap level decreases, the electric field strength increases, and the potential barrier also increases. As the grain size increases further, there is a point at which the amount of free carriers within the grain equals the amount of surrounding trap levels. At this time, the potential barrier becomes maximum. As the crystal grain size further increases, the width of the depletion layer, which had spread completely within the crystal grains, begins to decrease. That is, since the depletion layer width decreases at the same time as the electric field intensity decreases due to the decrease in the amorphous component, the potential barrier begins to decrease rapidly. From this, it can be seen that 90% crystallinity is the point at which the depletion layer begins to become smaller than the radius of one crystal grain size.
以上から、プラズマＣＶＤ法とその後の熱処理により、
６００℃以下という低い歪温度しか持たないガラス基板
上に、ラマンスペクトルでａ察するとその結晶化度が９
０％以上でそのキャリアの移動度が大である半導体薄膜
を得ることができる。From the above, by plasma CVD method and subsequent heat treatment,
On a glass substrate that has a low strain temperature of 600°C or less, the degree of crystallinity is 9 as determined by Raman spectroscopy.
At 0% or more, a semiconductor thin film with high carrier mobility can be obtained.
なお、ここで述べた熱処理法とこれまで一般に行なわれ
ているプラズマ水素処理との違いについて記す６プラズ
マ水素化処理は半導体層の成長後。Note that 6 describes the differences between the heat treatment method described here and the plasma hydrogen treatment commonly performed up to now.The plasma hydrogen treatment is performed after the growth of the semiconductor layer.
これを約３００℃のプラズマ水素中に保つことにより、
ａ−８ｉのダングリングボンドを水素原子で終結させる
ものである。これにより局在準位（深いエネルギ準位）
密度を減らすことを目的としている。プラズマ水素処理
の効果は３００℃以下で顕著であり、この温度以上では
、逆に、半導体層から水素原子が逃げてしまい効果がな
くなる。By keeping this in plasma hydrogen at about 300℃,
The dangling bonds of a-8i are terminated with hydrogen atoms. This results in a localized level (deep energy level)
The aim is to reduce density. The effect of plasma hydrogen treatment is significant at temperatures below 300° C.; at temperatures above this temperature, hydrogen atoms escape from the semiconductor layer and become ineffective.
すでに述べたように、４００℃以下の温度では膜中に存
在している結晶粒（微結晶）の粒径の増加は起こらない
。したがって、プラズマ水素処理によっては結晶含有率
の変化は起こらない。ゆえに、従来行なわれているプラ
ズマ成長とその後のプラズマ水素化処理と本方法の熱処
理とは全く異なった方法であることがわかる。また、本
方法による半導体装置の結晶化度は９０％以上なのでプ
ラズマ水素処理の必要はない。As already mentioned, at temperatures below 400° C., the grain size of crystal grains (microcrystals) present in the film does not increase. Therefore, no change in crystal content occurs due to plasma hydrogen treatment. Therefore, it can be seen that the conventional plasma growth and subsequent plasma hydrogenation treatment and the heat treatment of this method are completely different. Further, since the crystallinity of the semiconductor device obtained by this method is 90% or more, there is no need for plasma hydrogen treatment.
以上説明したように、本発明においては、キャリアの移
動度が単結晶のそれにかなり近付いており、応答性が大
幅に改善され、鮮明な表示を行うためのアクティブマト
リクス用ＴＰＴとして有効であることが分る。As explained above, in the present invention, the carrier mobility is quite close to that of a single crystal, and the response is significantly improved, making it effective as an active matrix TPT for clear display. I understand.
次に、第１０図（ａ）の逆スタガ構造のＴＦＴを製作し
た例について説明する。ガラス基板上にゲート電極用ク
ロム（Ｃｒ）を堆積した後、プラズマＣＶＤ法により４
００℃で、ゲート絶縁膜用５ｉＯｚチヤネル領域用、真
性半導体層、ソース。Next, an example of fabricating a TFT with an inverted staggered structure shown in FIG. 10(a) will be described. After depositing chromium (Cr) for the gate electrode on the glass substrate, 4
At 00°C, 5iOz for the gate insulator, the intrinsic semiconductor layer, and the source for the channel region.
ドレイン領域用ｎ十層を連続して堆積させる。この後、
窒素中、５８０℃で２時間熱処理する。このとき、真性
半導体層の結晶化度は９５％となる。Successively deposit n ten layers for the drain region. After this,
Heat treatment is performed at 580° C. for 2 hours in nitrogen. At this time, the crystallinity of the intrinsic semiconductor layer is 95%.
以後のプロセスは前記と同様である。本実施例によれば
、キャリアの電界効果系動度６０ ａｍ”／ Ｖ・ｓｅ
ｅが得られる。゛以上の実施例では、Ｐｏ１ｙ−８ｉの各領域についてソ
ース、ドレインをｎ＋チャネルを真性半導体とした例に
ついて説明したが、ソース、ドレインをＰ型（またはｎ
型）、チャネルをｎ型（またはｐ型）としたｐチャネル
ＭＯ３ＦＥＴあるいはｎチャネルＭＯ３ＦＥＴを構成さ
せても良い。The subsequent process is the same as described above. According to this example, the carrier field effect system mobility is 60 am”/V・se
e is obtained.゛In the above embodiments, an example was explained in which the source and drain of each region of Po1y-8i were made of n+ channel as an intrinsic semiconductor, but the source and drain were made of P type (or n+ channel).
A p-channel MO3FET or an n-channel MO3FET with an n-type (or p-type) channel may be configured.
本発明によれば、低い歪温度のガラス基板を用いて、低
温で半導体層を形成して大きなキャリアの移動度を実現
し応答性の良い薄膜半導体装置を得ることができる。According to the present invention, it is possible to form a semiconductor layer at a low temperature using a glass substrate with a low strain temperature, achieve large carrier mobility, and obtain a thin film semiconductor device with good responsiveness.
第１図は本発明の一実施例を示す図、第２図は本発明に
より得られる薄膜半導体のラマンスペクトルを示す図、
第３図〜第５図はそれぞれ薄膜半導体の堆積温度、熱処
理温度、熱処理時間と結晶化度の関係を示す図、第６図
は本発明製造方法において９０％以上の結晶化度を得る
ために必要なプラズマＣＶＤ成長の堆積温度とその熱処
理温度の関係を示す図、第７図は減圧ＣＶＤによって得
た薄膜半導体の堆積温度と結晶化度の関係を示す図、第
８図はＰｏ１ｙ−８ｊのエネルギーバンドを示す図、第
９図は薄膜半導体の結晶化度とキャリアの電界効果移動
度の関係を示す図、第１０図は従来のＴＰＴを示す図で
ある。１・・・ガラス基板、２・・・ソース領域、３・・・チ
ャネル領域、４・・・ドレイン領域、５・・・グー１−
絶縁膜、６・・・ゲート電極。FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing a Raman spectrum of a thin film semiconductor obtained by the present invention,
Figures 3 to 5 are diagrams showing the relationship between the deposition temperature, heat treatment temperature, heat treatment time, and crystallinity of a thin film semiconductor, respectively, and Figure 6 is a diagram showing the relationship between crystallinity and crystallinity in the manufacturing method of the present invention. A diagram showing the relationship between the required deposition temperature for plasma CVD growth and its heat treatment temperature, FIG. 7 is a diagram showing the relationship between the deposition temperature and crystallinity of a thin film semiconductor obtained by low pressure CVD, and FIG. FIG. 9 is a diagram showing the energy band, FIG. 9 is a diagram showing the relationship between the crystallinity of a thin film semiconductor and the field effect mobility of carriers, and FIG. 10 is a diagram showing a conventional TPT. DESCRIPTION OF SYMBOLS 1... Glass substrate, 2... Source region, 3... Channel region, 4... Drain region, 5... Goo 1-
Insulating film, 6... gate electrode.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285575AJPS62145775A (en) | 1985-12-20 | 1985-12-20 | Thin film semiconductor device and its manufacturing method |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285575AJPS62145775A (en) | 1985-12-20 | 1985-12-20 | Thin film semiconductor device and its manufacturing method |
| Publication Number | Publication Date |
|---|---|
| JPS62145775Atrue JPS62145775A (en) | 1987-06-29 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285575APendingJPS62145775A (en) | 1985-12-20 | 1985-12-20 | Thin film semiconductor device and its manufacturing method |
| Country | Link |
|---|---|
| JP (1) | JPS62145775A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
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