JPS6214242A - Variable history recording method - Google Patents

Abstract

PURPOSE:To record the procedure of an arithmetic process in detail by accumulating data to be accumulated in each register and symbols indicating operation to be applied to data successively in corresponding register memories. CONSTITUTION:Register memories 200 corresponding to each register 100 and an instruction analyzing and a controlling device 300 that analyzes instruction executed by an information processing system and stores data accumulated in each register 100 and the symbols indicating operation to be applied to the data successively in the corresponding register memories 200. Data accumulated in each register 100 and operation applied to the data are recorded successively in the register memories 200. The content of a record of the register memories 200is read out properly, and the final result of the operation and procedure of the arithmetic processing can be obtained in detail in easily understandable signs.

Description

Translated fromJapanese

【発明の詳細な説明】〔概要〕複数のレジスタを用いて所定の演算を行う情報処理シス
テムにおいて、各レジスタに対応するレジスタメモリを
設け、情報処理システムが命令実行に伴い、各レジスタ
に蓄積するデータ、並びにデータに施す演算を表示する
記号を順次対応するレジスタメモリに蓄積することによ
り、演算処理過程を詳細に記録するものである。[Detailed Description of the Invention] [Summary] In an information processing system that performs predetermined operations using a plurality of registers, a register memory corresponding to each register is provided, and the information processing system stores information in each register as instructions are executed. Data and symbols representing operations performed on the data are sequentially stored in corresponding register memories, thereby recording the operation processing process in detail.

〔産業上の利用分野〕[Industrial application field]

本発明は、情報処理システム内で演算処理される変数の
演算処理過程を、詳細且つ理解し易く記録可能とする変
数履歴記録方式に関する。The present invention relates to a variable history recording method that enables detailed and easy-to-understand recording of the process of arithmetic processing of variables in an information processing system.

情報処理システムにおいては、処理プログラムを構成す
る複数の命令を順次実行する過程で、多数の変数に各種
の演算が施される。In an information processing system, various operations are performed on a large number of variables in the process of sequentially executing a plurality of instructions constituting a processing program.

情報処理システムの処理結果の正常性を確認する為には
、変数の最終的な演算結果のみならず、変数の演算処理
過程も詳細に把握可能とすることが要望される。In order to confirm the normality of processing results of an information processing system, it is required to be able to understand not only the final calculation results of variables but also the process of processing variables in detail.

〔従来の技術〕[Conventional technology]

第５図は従来ある情報処理システムの一例を示す図であ
る。FIG. 5 is a diagram showing an example of a conventional information processing system.

第５図において、命令実行部１は、プログラムメモリ２
に格納されている、命令１１乃至Ｉ６から構成される処
理プログラムを順次実行することにより、データメモリ
３に格納されている変数ＡおよびＢに演算を施す。In FIG. 5, the instruction execution unit 1 includes a program memory 2
The variables A and B stored in the data memory 3 are operated on by sequentially executing a processing program consisting of instructions 11 to I6 stored in the data memory 3.

最初に命令実行部１は、命令＋１（＝ＬＲＯ／Ａ）を実
行することにより、データメモリ３から変数Ａを抽出し
、レジスタ４　（＝ＲＯ）に蓄積する。First, the instruction execution unit 1 extracts the variable A from the data memory 3 by executing the instruction +1 (=LRO/A), and stores it in the register 4 (=RO).

次に命令実行部１は、命令＋２（＝Ｌｉ　　Ｒ１／１０
）を実行することにより、レジスタ５　（−Ｒ１）に定
数“１０”を蓄積する。Next, the instruction execution unit 1 executes the instruction +2 (=Li R1/10
), a constant "10" is accumulated in register 5 (-R1).

次に命令実行部１は、命令＋３　（−３ＦＬＬＲ２／２
）を実行することにより、レジスタ５（＝Ｒ２）の蓄積
内容を左に２桁シフトさせる。Next, the instruction execution unit 1 executes the instruction +3 (-3FLLR2/2
), the accumulated contents of register 5 (=R2) are shifted to the left by two digits.

次に命令実行部１は、命令＋４（＝Ａ　　ＲＯ。Next, the instruction execution unit 1 executes the instruction +4 (=A RO.

Ｒ１／）を実行することにより、レジスタ４　（＝ＲＯ
）および５（＝Ｒ１）の蓄積内容を加算し、加算結果を
レジスタ４　　（−ＲＯ）に蓄積する。By executing R1/), register 4 (=RO
) and 5 (=R1) are added, and the addition result is stored in register 4 (-RO).

次に命令実行部１は、命令＋５（−３Ｔ　　ＰＯ／Ｂ）
を実行することにより、レジスタ４（＝ＲＯ）の蓄積内
容をデータメモリ３の変数Ｂ対応領域に格納する。Next, the instruction execution unit 1 executes the instruction +5 (-3T PO/B)
By executing , the accumulated content of register 4 (=RO) is stored in the area corresponding to variable B of data memory 3.

次に命令実行部１は、命令１６（−Ｌｉ　　Ｒ１／１）
を実行することにより、レジスタ５（＝Ｒ１）の蓄積内
容を定数“１″に更新する。Next, the instruction execution unit 1 executes the instruction 16 (-Li R1/1)
By executing , the accumulated content of register 5 (=R1) is updated to constant "1".

以上の演算処理により、最終結果のみがデータメモリ３
の変数Ｂ対応領域に格納されている。Through the above calculation processing, only the final result is stored in the data memory 3.
is stored in the variable B corresponding area.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上の説明から明らかな如く、従来ある情報処理システ
ムにおいては、データメモリ３の変数Ｂを読出すことに
より、命令１１乃至Ｉ６による演算処理の最終結果のみ
は得られるが、演算処理過程（即ちＡ＋１０Ｘ２”　＝
Ｂ）は得られず、処理プログラムの正常性の確認等に充
分な情報が得られぬ欠点があった。As is clear from the above description, in a conventional information processing system, by reading variable B of the data memory 3, only the final results of the arithmetic processing by instructions 11 to I6 can be obtained; ” =
B) could not be obtained, and there was a drawback that sufficient information could not be obtained to confirm the normality of the processing program.

Ｃ問題点を解決するための手段〕情報処理システムにおいて実行される命令形式は、下記
の二形式の何れかに含まれる。Means for Solving Problem C] The instruction formats executed in the information processing system are included in either of the following two formats.

ｒｌ／ａ２ｒｌ、ｒ２／ｄｓ、ｄｌ（但しｒｌおよびｒ２はレジスタ、ａ２はデータ等、ｄ
ｓおよびｄｌはレジスタｒ２の一部を指定する情報）本発明は以上の点に着目し、下記の手段を講じて前記問
題点を解決する。rl/a2 rl, r2/ds, dl (rl and r2 are registers, a2 is data etc., d
(s and dl are information specifying a part of register r2) The present invention focuses on the above points and takes the following measures to solve the above problems.

第１図は本発明の原理を示す図である。FIG. 1 is a diagram showing the principle of the present invention.

第１図においては、各レジスタ１００に対応するレジス
タメモリ２００と、情報処理システムの実行する命令を
解析し、各レジスタ１００に蓄積されるデータ、並びに
該データに施す演算を表示する記号を順次対応するレジ
スタメモリ２００に格納する命令解析制御手段３００と
を設ける。In FIG. 1, the register memory 200 corresponding to each register 100 and symbols representing the data stored in each register 100 and the operation performed on the data are sequentially mapped by analyzing instructions executed by the information processing system. An instruction analysis control means 300 for storing instructions in a register memory 200 is provided.

〔作用〕[Effect]

即ち本発明によれば、各レジスタメモリ２００に、各レ
ジスタ１００に蓄積されたデータ、並びに該データに施
された演算が順次記録されることとなる。従って各レジ
スタメモリ２００の記録内容を適宜読出すことにより、
最終的な演算結果のみならず、演算処理過程が詳細に、
理解し易い記号で得られることとなり、処理プログラム
の正常性の確認等に充分な情報が得られることとなる。That is, according to the present invention, data accumulated in each register 100 and operations performed on the data are sequentially recorded in each register memory 200. Therefore, by reading the recorded contents of each register memory 200 as appropriate,
Not only the final calculation result but also the calculation processing process is detailed.
The information can be obtained using easy-to-understand symbols, and sufficient information can be obtained to confirm the normality of the processing program.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面により説明する。An embodiment of the present invention will be described below with reference to the drawings.

第２図は本発明の一実施例による変数履歴記録方式を示
す図であり、第３図はレジスタ４の記録過程の一例を示
す図であり、第４図はレジスタ５の記録過程の一例を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。FIG. 2 is a diagram showing a variable history recording method according to an embodiment of the present invention, FIG. 3 is a diagram showing an example of the recording process of the register 4, and FIG. 4 is a diagram showing an example of the recording process of the register 5. FIG. Note that the same reference numerals indicate the same objects throughout the figures.

第２図においては、複数のレジスタ１００に対応してレ
ジスタ４および５が、複数のレジスタメモリ２００に対
応してレジスタメモリ７および８が、また命令解析制御
手段４００に対応して命令解析制御部９が、それぞれ設
けられている。In FIG. 2, registers 4 and 5 correspond to a plurality of registers 100, register memories 7 and 8 correspond to a plurality of register memories 200, and an instruction analysis control unit corresponds to an instruction analysis control means 400. 9 are provided respectively.

第２図乃至第４図において、命令実行部１はプログラム
メモリ２に格納されている命令１１乃至Ｉ６を、第５図
におけると同様の過程で順次実行する。2 to 4, the instruction execution section 1 sequentially executes instructions 11 to I6 stored in the program memory 2 in a process similar to that in FIG. 5.

最初に命令実行部１が命令＋１　　（＝Ｌ　　ＲＯ／Ａ
）を実行すると、命令解析制御部９は命令実行部１が実
行した命令１１をバス６を介して抽出して分析し、レジ
スタ４　　（＝ＲＯ）に変数Ａを蓄積したことを認識し
、レジスタ４に対応するレジスタメモリ７のアドレスａ
−００に、識別フラグデーデータフラグＤと変数Ａとを
格納する〔第３図＋８１参照〕。First, the instruction execution unit 1 executes the instruction +1 (=L RO/A
), the instruction analysis control unit 9 extracts and analyzes the instruction 11 executed by the instruction execution unit 1 via the bus 6, recognizes that variable A has been stored in register 4 (=RO), and Address a of register memory 7 corresponding to 4
The identification flag day data flag D and variable A are stored in -00 (see Figure 3 +81).

次に命令実行部１が命令＋２（−Ｌｉ　　Ｒ１／１０）
を実行すると、命令解析制御部９は命令実行部１が実行
した命令Ｉ２をバス６を介して抽出して分析し、レジス
タ５（＝ＲＩ）に定数″１０”を蓄積したことを認識し
、レジスタ５に対応するレジスタメモリ８のアドレスａ
＝１０に、識別フラグデーデータフラグＤと定数“１０
”とを格納する〔第３図＋８１参照〕。Next, instruction execution unit 1 executes instruction +2 (-Li R1/10)
When executed, the instruction analysis control unit 9 extracts the instruction I2 executed by the instruction execution unit 1 via the bus 6, analyzes it, recognizes that the constant "10" has been stored in the register 5 (=RI), Address a of register memory 8 corresponding to register 5
= 10, the identification flag day data flag D and the constant "10
” [See Figure 3 +81].

次に命令実行部１が命令＋３　（−３ＦＬＬ　　Ｒ２／
２）を実行すると、命令解析制御部９は命令実行部１が
実行した命令Ｉ３をバス６を介して抽出して分析し、レ
ジスタ５（＝Ｒ１）の蓄積内容を左に２桁シフトさせた
ことを認、議し、左に２桁シフトさせることを定数２２
を乗することに変換し、レジスタ５に対応するレジスタ
メモリ８のアドレスａ−１１に、識別フラグデーデータ
フラグＤと定数“２！　”とを格納し、続いてレジスタ
メモリ８のアドレスａ−１２に、識別フラグｆ−演算フ
ラグＯｐと演算子“×”とを格納する〔第４図（′ｂ）
参照〕。Next, the instruction execution unit 1 executes the instruction +3 (-3FLL R2/
When 2) is executed, the instruction analysis control unit 9 extracts and analyzes the instruction I3 executed by the instruction execution unit 1 via the bus 6, and shifts the accumulated contents of the register 5 (=R1) by two digits to the left. The constant 22 is used to shift two digits to the left.
The identification flag day data flag D and the constant "2!" are stored in the address a-11 of the register memory 8 corresponding to the register 5, and then the address a-12 of the register memory 8 is stored. The identification flag f-operation flag Op and the operator "x" are stored in [Figure 4 ('b)]
reference〕.

次に命令実行部１が命令＋４　　（−Ａ　　ＲＯ，Ｒ１
／）を実行すると、命令解析制御部９は命令実行部１が
実行した命令■４をバス６を介して抽出して分析し、レ
ジスタ４　（＝ＲＯ）および５　（−Ｒ１）の蓄積内容
を加算し、加算結果をレジスタ４　（−ＲＯ）に蓄積し
たことを認識し、レジスタ５に対応するレジスタメモリ
８の総ての蓄積内容（ａ＝１０乃至１２）を、レジスタ
４に対応するレジスタメモリ７のアドレスミニ０１乃至
０３転送した後、レジスタメモリ７のアドレスａ−０４
に、識別フラグｆ＝演算フラグＯｐと演算子“＋”とを
格納する〔第３図（ｂｌ参照〕。Next, the instruction execution unit 1 executes the instruction +4 (-A RO, R1
/), the instruction analysis control unit 9 extracts and analyzes the instruction ■4 executed by the instruction execution unit 1 via the bus 6, and stores the accumulated contents of registers 4 (=RO) and 5 (-R1). It is recognized that the addition result is stored in register 4 (-RO), and all stored contents (a=10 to 12) of register memory 8 corresponding to register 5 are stored in the register memory corresponding to register 4. After transferring addresses mini 01 to 03 of register memory 7, address a-04 of register memory 7 is transferred.
The identification flag f=operation flag Op and the operator "+" are stored in FIG. 3 (see bl).

次に命令実行部１が命令１５　（＝ＳＴ　　ＰＯ／Ｂ）
を実行すると、命令解析制御部９は命令実行部１が実行
した命令Ｉ５をバス６を介して抽出して分析し、レジス
タ４　（＝ＲＯ）の蓄積内容をデータメモリ３の変数Ｂ
対応領域に格納したことを認識し、レジスタメモリ７の
蓄積内容を特に変更しない。Next, instruction execution unit 1 executes instruction 15 (=ST PO/B)
When executed, the instruction analysis control unit 9 extracts and analyzes the instruction I5 executed by the instruction execution unit 1 via the bus 6, and stores the accumulated contents of the register 4 (=RO) in the variable B of the data memory 3.
It is recognized that the data has been stored in the corresponding area, and the contents stored in the register memory 7 are not particularly changed.

次に命令実行部１が命令１６（＝Ｌｉ　　Ｒ１／１）を
実行すると、命令解析制御部９は命令実行部１が実行し
た命令Ｉ６をバス６を介して抽出して分析し、レジスタ
５（＝Ｒ１）の蓄積内容を定数″１″に更新したことを
認識し、レジスタ５に対応するレジスタメモリ８の記録
内容を履歴メモリ１０に転送した後、新たにアドレスａ
＝１０に、識別フラグｆ＝データフラグＤと定数“１”
とを格納する〔第４図（Ｃ１参照〕。Next, when the instruction execution unit 1 executes the instruction 16 (=Li R1/1), the instruction analysis control unit 9 extracts the instruction I6 executed by the instruction execution unit 1 via the bus 6, analyzes it, and stores it in the register 5 ( =R1) has been updated to the constant "1", and after transferring the recorded content of the register memory 8 corresponding to the register 5 to the history memory 10, the new address a is
= 10, identification flag f = data flag D and constant “1”
[See Figure 4 (C1)].

以上の説明から明らかな如く、本実施例によれば、レジ
スタメモリ７および８には、命令実行部１が命令１１乃
至■６を実行する際に、それぞれ対応するレジスタ４お
よび５に蓄積したデータおよび該データに施した演算過
程が記録されており、またレジスタメモリ７および８の
記録内容が更新される場合には、過去の記録内容が履歴
メモリ１０に格納される為、レジスタメモリ７．８或い
は履歴メモリ１０の記録内容を読出すことにより、最終
演算結果のみならず、各演算過程が詳細に且つ理解し易
い記号で把握可能となる。As is clear from the above description, according to the present embodiment, when the instruction execution unit 1 executes the instructions 11 to 6, the register memories 7 and 8 store the data accumulated in the corresponding registers 4 and 5, respectively. and the calculation process applied to the data are recorded, and when the recorded contents of register memories 7 and 8 are updated, the past recorded contents are stored in the history memory 10, so register memories 7.8 Alternatively, by reading the recorded contents of the history memory 10, not only the final calculation result but also each calculation process can be grasped in detail and with easy-to-understand symbols.

なお、第２図乃至第４図はあく迄本発明の一実施例に過
ぎず、例えば命令実行部１が実行する処理プログラムの
構成は図示されるものに限定されることは無く、他に幾
多の変形が考慮されるが、何れの場合にも本発明の効果
は変わらない。また情報処理システムの構成は図示され
るものに限定されることは無く、他に幾多の変形が考慮
されるが、何れの場合にも本発明の効果は変わらない。It should be noted that FIGS. 2 to 4 are only one embodiment of the present invention, and for example, the structure of the processing program executed by the instruction execution unit 1 is not limited to that shown in the figures, and there may be many others. Although the following modifications are considered, the effects of the present invention remain unchanged in either case. Further, the configuration of the information processing system is not limited to that shown in the drawings, and many other modifications may be considered, but the effects of the present invention remain the same in any case.

〔発明の効果〕〔Effect of the invention〕

以上、本発明によれば、前記情報処理システムにおいて
、最終的な演算結果のみならず、演算処理過程が詳細に
且つ理解し易い記号で得られることとなり、処理プログ
ラムの正常性の確認等に充分な情報が得られることとな
る。As described above, according to the present invention, in the information processing system, not only the final calculation result but also the calculation processing process can be obtained in detail and in easy-to-understand symbols, which is sufficient for confirming the normality of the processing program. You will be able to obtain the following information.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による変数履歴記録方式を示す図、第３図はレジス
タ４の記録過程の一例を示す図、第４図はレジスタ５の
記録過程の一例を示す図、第５図は従来ある情報処理シ
ステムの一例を示す図である。図において、１は命令実行部、２はプログラムメモリ、
３はデータメモリ、４．５および１００はレジスタ、６
はバス、７．８および２００はレジスタメモリ、９は命
令解析制御部、１０は履歴メモリ、３００は命令解析制
御手段、ＡおよびＢは変数、ａはアドレス、Ｄはデータ
フラグ、Ｏｐは演算フラグ、を示す。FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram showing a variable history recording method according to an embodiment of the present invention, FIG. 3 is a diagram showing an example of the recording process of the register 4, and FIG. FIG. 5 is a diagram showing an example of a recording process in the register 5, and is a diagram showing an example of a conventional information processing system. In the figure, 1 is an instruction execution unit, 2 is a program memory,
3 is data memory, 4.5 and 100 are registers, 6
is a bus, 7.8 and 200 are register memories, 9 is an instruction analysis control unit, 10 is a history memory, 300 is an instruction analysis control means, A and B are variables, a is an address, D is a data flag, and Op is an operation flag , is shown.

Claims (1)

Translated fromJapanese

【特許請求の範囲】複数のレジスタ（１００）にデータを蓄積し、所定の演
算を実行する情報処理システムにおいて、前記各レジス
タ（１００）に対応するレジスタメモリ（２００）と、前記情報処理システムの実行する命令を解析し、前記各
レジスタ（１００）に蓄積されるデータ、並びに該デー
タに施す演算を表示する記号を順次対応する前記レジス
タメモリ（２００）に格納する命令解析制御手段（３０
０）とを設けることを特徴とする変数履歴記録方式。[Scope of Claims] An information processing system that stores data in a plurality of registers (100) and executes predetermined operations, comprising: a register memory (200) corresponding to each of the registers (100); an instruction analysis control means (30) that analyzes an instruction to be executed and sequentially stores data accumulated in each of the registers (100) and a symbol indicating an operation to be performed on the data in the corresponding register memory (200);
0).