【発明の詳細な説明】〔発明の利用分野〕本発明は集積回路装置に関し、特に、同じチップ上に論
理回路とＲＡ Ｍが搭載された非積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an integrated circuit device, and particularly to a non-integrated circuit device in which a logic circuit and a RAM are mounted on the same chip.
最近の集積度の飛躍的な向上により、！ｉｔ−チップ上
にＲＡＭと論理回路を一緒に集積した集積回路装置が実
現されるようになっている。第４図にそのような集積回
路装置の一例を略示する。この図において、１０１はチ
ップであり、１０２−１゜１０２−２，１０２−３はメ
モリ、１０３は論理回路部である。こぎで、メモリ１０
２−１〜１０２−３の何１しかがＲＡＭの場合、そのＲ
ＡＭのテストが必要なことが多い。しかし、一般に、Ｒ
Ａ Ｍは外部から論理的に見えないため、！Ｆ体のＲＡ
Ｍに比ベテストは困難である。Due to the recent dramatic improvement in the degree of integration! Integrated circuit devices are being realized in which RAM and logic circuits are integrated together on an IT-chip. FIG. 4 schematically shows an example of such an integrated circuit device. In this figure, 101 is a chip, 102-1, 102-2, 102-3 are memories, and 103 is a logic circuit section. With a row, memory 10
If any one of 2-1 to 102-3 is a RAM, its R
AM testing is often necessary. However, in general, R
AM is not logically visible from the outside, so! F body RA
It is difficult to test compared to M.
従来のかかる集積回路装置の中には、ＲＡＭのテス１−
を考１ｆｆｉ、 Ｌ／ 、テストモード端子を設け、そ
、１′シに信号を倶給することにより、論理回路を活性
化して人出端子からＲＡＭを論理的に見えるようにした
ものがある。この集積回路装置の場合、ＲＡＭテスト専
用入力端子からコン１−ロール信号（ライトイネーブル
）、アドレス４８号、ライトデータ等をＲＡＭにケ、え
、ＲＡＭからのリードデータをＲＡＭテスト専用出力端
子へ出力させることにかできるため、ＲＡ Ｍを比較的
ｕ単にテストすることかてきる。しかし１１次のような
問題点がある。Some conventional such integrated circuit devices include RAM test 1-
Considering the above, there is a device in which a test mode terminal is provided, 1ffi, L/, and a test mode terminal is provided, and a logic circuit is activated by supplying a signal to 1ffi, L/, and 1', so that the RAM can be viewed logically from the output terminal. In the case of this integrated circuit device, the control 1 roll signal (write enable), address No. 48, write data, etc. are transferred to the RAM from the RAM test dedicated input terminal, and the read data from the RAM is output to the RAM test dedicated output terminal. It is relatively easy to test RAM since it can be done in many ways. However, there are problems such as the 11th order.
α１ 外部から見て１通常動作状態では論理的に閉じて
いるＲＡＭに専用の入力端子を多数設けるため、入出力
端子が不足してビンネックに陥りやすい。α1 Viewed from the outside 1 In a normal operating state, a logically closed RAM is provided with a large number of dedicated input terminals, so it is easy to run into bottlenecks due to lack of input/output terminals.
■ ＲＡＭのテストを行うため、非常に高価なメモリ専
用テスター、またはテストパターン（アドレス情報、ラ
イトデータ、リードデータ等）を用意した論理テスター
を必要とする。■ To test RAM, a very expensive memory-only tester or a logic tester with test patterns (address information, write data, read data, etc.) is required.
本発明の目的は、ＲＡＭと論理回路を同一チップ上に集
積した集積回路装置において、ＲＡＭのテストに関連し
・た上記問題を改善することにある。SUMMARY OF THE INVENTION An object of the present invention is to improve the above-mentioned problems related to RAM testing in an integrated circuit device in which a RAM and a logic circuit are integrated on the same chip.
本発明は、ＲＡＭと論理回路とがチップ上に集積された
集積回路装置において、該ＲＡ Ｍの自己テスト回路と
、該ＲＡ Ｍを該自己テスト回路または該論理回路と切
換接続する接続切換回路とを該チップ上に形成し、外部
からテストモードを指定さ九た場合、該ＲＡＭは該接続
切換回路により該果が外部に送出されるように構成し１
．該ＲＡＭのテス１−のだめの入出力端子’−ｊｌらす
とともに、テスターを用いずに該ＲＡ Ｍをナス１−シ
フ得るようにしたことを特徴とするものである、〔発明の実施例〕以下、本発明の一実施例を図面を参照し、で説明する。The present invention provides an integrated circuit device in which a RAM and a logic circuit are integrated on a chip. is formed on the chip, and when a test mode is specified from the outside, the RAM is configured such that the result is sent to the outside by the connection switching circuit.
．． [Embodiment of the Invention] The present invention is characterized in that the input/output terminals of the test 1- of the RAM are set to zero, and that the RAM is shifted without using a tester. An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例による’Ａ ｆｉ’！回路装
置の概略構成を示している。この集積回路装置１は。FIG. 1 shows 'A fi'! according to one embodiment of the present invention. A schematic configuration of a circuit device is shown. This integrated circuit device 1 is.
論理回路部３とＲＡＭ２から基本的に構成されているが
、ＲＡＭ２の自己テスＩ〜を可能とするために、自己テ
スト回路５と、ＲＡＭ２を論理回路部３または自己ナス
１−回路５と切換接続するためのセ！ツクター７−１．
７−２．７−３を備えている。It basically consists of a logic circuit section 3 and a RAM 2, but in order to enable the self-test I~ of the RAM 2, the self-test circuit 5 and the RAM 2 are switched to the logic circuit section 3 or the self-null circuit 5. Se to connect! Tsuctor 7-1.
It is equipped with 7-2.7-3.
また、ＲＡＭ２のテスト結果を外部ｌ＼送出するための
セレクター７−４も備えている。４−１はクロックの入
力端子、４−２はテスト結果等を出力するための出力端
子、４−３はテストモード信号の入力端子である。It also includes a selector 7-4 for sending the test results of the RAM 2 to the outside. 4-1 is a clock input terminal, 4-2 is an output terminal for outputting test results, etc., and 4-3 is a test mode signal input terminal.
自己テスト回路５は１機能的には、ＲＡＭ２に対するコ
ントロール信号（ライトイネーブル）を発生するコント
ロール信号発生器６−１、アドレス信号を発生するため
のアドレス信号発生器６−２、ライトデータを発生する
ライトデータ発生器６−３．ＲＡＭ２のリードデータと
ライトデータを比較する比較回路６−４から構成されて
いる。The self-test circuit 5 functionally includes a control signal generator 6-1 that generates a control signal (write enable) for the RAM 2, an address signal generator 6-2 that generates an address signal, and a write data generator. Write data generator 6-3. It consists of a comparison circuit 6-4 that compares read data and write data of the RAM 2.
動作を説明する。入力端子４−３に信号が印加されない
場合１通常モード状態で動作し１．セレクター７−１〜
７−３は論理回路部３を選択し・、ＲＡＭ２を論理回路
部３と接続する。従って、 ＲＡＭ２のコントロール信
号、アドレス信号およびライトデータは論理回路部３か
ら供給される。また。Explain the operation. When no signal is applied to the input terminal 4-3, 1 operates in normal mode; 1. Selector 7-1~
7-3 selects the logic circuit section 3 and connects the RAM 2 with the logic circuit section 3. Therefore, the control signal, address signal and write data of the RAM 2 are supplied from the logic circuit section 3. Also.
セレクター７−４は論理回路部３からの信号を出力端子
１１−２へ送出する。The selector 7-4 sends the signal from the logic circuit section 3 to the output terminal 11-2.
入力端子４−３に固定（８号（テストモード信号）が印
加されると、テストモード状態となり、セレクタ７−１
〜７−３はＲＡ Ｍ ２を論理回路部３から論理的に切
離し、自己テスト回路５に接続する。When fixed (No. 8 (test mode signal) is applied to the input terminal 4-3, the test mode state is entered and the selector 7-1
7-3 logically separates the RAM 2 from the logic circuit section 3 and connects it to the self-test circuit 5.
従ってＲＡＭ２には、セレクター７−１〜７−３を介し
て、自己テスト回路５よりコントロール信号（ライトイ
ネーブル）、アドレス信号、ライトデータが供給される
ようになる。また、セレクタ７−４は出力端子１１−２
を論理回路部３から論理的に切り旅し・、比較回路６−
４の出力と接続する。Therefore, the control signal (write enable), address signal, and write data are supplied to the RAM 2 from the self-test circuit 5 via the selectors 7-1 to 7-3. In addition, the selector 7-4 is connected to the output terminal 11-2.
is logically cut out from the logic circuit section 3 and compared to the comparison circuit 6-.
Connect to output 4.
このテストモード状ｍにおいて、入力端子４−１より自
己テスト回路５にクロックを入力する。In this test mode state m, a clock is input to the self-test circuit 5 from the input terminal 4-1.
このクロックと同期し、で、自己テスト回路５からコン
トロール１ｎ号、アドレス信号、ライトデータが連続的
にＲＡＭ２に供給され、ライトデータがＲＡＭ２に順次
書き込まれる。この書込動作を終了すると、自己テスト
回路５はコントロール信号を読み出し、のレベルに固定
し１．アドレス信号とライトデータを連続的に発生する
。ＲＡＭ２の記憶データが順次読み出されるが、このリ
ードデータはライトデータと比較Ｕ路６−４で逐次比較
される。ＲＡ Ｍ ２が正常ならば、リードデータとラ
イトデータは一致するはずであるから、比較回路６−４
の出力はＲＡＭ２の良否を示し、ている。従って、出力
端子ｔ１−２の信号から、ＲＡＭ２の良否を判別できる
。In synchronization with this clock, the control number 1n, address signal, and write data are continuously supplied from the self-test circuit 5 to the RAM 2, and the write data is sequentially written into the RAM 2. When this write operation is completed, the self-test circuit 5 reads out the control signal and fixes it at the level of 1. Continuously generates address signals and write data. The data stored in the RAM 2 is sequentially read out, and this read data is successively compared with the write data in the comparison U path 6-4. If RAM 2 is normal, the read data and write data should match, so the comparison circuit 6-4
The output indicates the quality of RAM2. Therefore, it is possible to determine whether the RAM 2 is good or bad from the signal at the output terminal t1-2.
第２図に、上記自己テスト回路５の具体的な回路構成を
例示する。なお、図の煩雑さを避けるために、第１図の
セレクター７−１〜７−４は省略されている。FIG. 2 illustrates a specific circuit configuration of the self-test circuit 5. As shown in FIG. Note that the selectors 7-1 to 7-4 in FIG. 1 are omitted to avoid complication of the diagram.
、二の図において、インバータ回路８−１．８−２と、
ＮΔＮＤ回路９−１．およびＯＲ回路１３は、コントロ
ール信号発生器６−１を溝成し、でいる。入力端子４−
１から入力されるクロックは、Ｎ Ａ Ｎ Ｄ回路９−
１の一方の入力に直接与えられ。, in the second figure, inverter circuit 8-1.8-2,
NΔAND circuit 9-1. and OR circuit 13 form the control signal generator 6-1. Input terminal 4-
The clock input from 1 is the NAND circuit 9-
1 directly to one input.
その他方の入力にはインバータ回路８−１．８−２によ
り近延されてから印加される。The signal is applied to the other input after being extended by inverter circuits 8-1 and 8-2.
１０は（ｎ＋１）ビットのカウンターであり、アドレス
信号発生器６−２およびライトデータ発生器６−３を構
成し１ている。このカウンター１０の下位ｎビットの出
力はアドレス信号とし、て、また最下位ビット出力はラ
イトデータとし、て用いら九る。カウンター１０の最上
位ビット出力は、書込動作期間と読出動作期間の切換制
御信号としてＯＲ回路１３に与えられている。ここで、
ＲＡＭ２のメモリリ゛イズけ２°°ヒソ１−である。Reference numeral 10 denotes an (n+1) bit counter, which constitutes an address signal generator 6-2 and a write data generator 6-3. The output of the lower n bits of this counter 10 is used as an address signal, and the output of the least significant bit is used as write data. The most significant bit output of the counter 10 is given to an OR circuit 13 as a switching control signal between a write operation period and a read operation period. here,
The memory reset of RAM2 is 2 degrees.
テスト回路５において、１ｌ−１と１１−２はそれぞれ
ライトデータとリートデータを一時的に保持するための
ラッチ回路である。１２はライトデータとリートデータ
の一致を判定するためのＥＸ−ＯＲ回路である。インバ
ータ回路８−３．８−４．８−５と、ＮＡＮＤ回路９−
２は、クロックからラッチ回路１１−１．１１−２のた
めのス１〜ローブ信号を作るための回路を構成している
う以下、自己テスト回路５の動作を説明するが。In the test circuit 5, 1l-1 and 11-2 are latch circuits for temporarily holding write data and read data, respectively. 12 is an EX-OR circuit for determining whether write data and read data match. Inverter circuit 8-3.8-4.8-5 and NAND circuit 9-
Reference numeral 2 constitutes a circuit for generating strobe signals for the latch circuits 11-1 and 11-2 from the clock.The operation of the self-test circuit 5 will be described below.
その理解を容易にするため、該自己テスト回路５のタイ
ムチャートを第３図に示す、なお、第３図において、Ｃ
ＬＫはクロック、２°〜２ ｑ ｎはカウンター１０の
各ピッ１−の出力、Ｄｉｎはライトデータ、 Ｄｏ＋
＋Ｌ；はリードデータ、ＷＥはコントロール信号（ライ
トイネーブル）、ＳＴＢはラッチ回路１１−１．１ ｔ
−２に対するス１−ローブ信号。To facilitate understanding, a time chart of the self-test circuit 5 is shown in FIG. 3. In FIG.
LK is the clock, 2°~2qn is the output of each pin 1- of the counter 10, Din is the write data, Do+
+L: read data, WE: control signal (write enable), STB: latch circuit 11-1.1 t
-1-lobe signal for -2.
Ｐ ａｓｓ／ Ｆ ａｉｌは比較回路６−４の出力であ
る。Pass/Fail is the output of the comparison circuit 6-4.
テストモード状態において、クロックが入力されると、
カウンター１０が順次カウントアツプする６カウンター
１０の最上位ビットがＩＩ Ｏ１１の間は。In test mode, when a clock is input,
6 The counter 10 counts up sequentially while the most significant bit of the counter 10 is IIO11.
コントロール信号発生器６−１から第３図に示されるよ
うなコントロール信号（ライトイネーブル）ＷＥが発生
する。従って、ＲＡＭ２の各ビットにＩＩ ＯＨとＩＩ
１１１のライトデータが交互に書き込まれていく。A control signal (write enable) WE as shown in FIG. 3 is generated from the control signal generator 6-1. Therefore, II OH and II
111 write data are written alternately.
ＲＡＭ２の全ビットにライトデータが書き込まれると、
カウンター１０の最上位ビット出力が″１″状態に反転
するため、コントロール信号ＷＥは゛Ｉｌｌ″状態に固
定し、ＲＡＭ２の記憶データが１ビツトずつ順次読み出
さ九、ラッチ回路１１−２に保持される。同時に、対応
ビットのライトデータがラッチ回路１１−１に保持され
、それとり一ドデータとがＥＸ−ＯＲ回路１２で比１咬
される。When write data is written to all bits of RAM2,
Since the most significant bit output of the counter 10 is inverted to the "1" state, the control signal WE is fixed to the "Ill" state, and the data stored in the RAM 2 is sequentially read out bit by bit and held in the latch circuit 11-2. At the same time, the write data of the corresponding bit is held in the latch circuit 11-1, and the EX-OR circuit 12 performs a ratio of 1 to the write data.
リードデータのあるビットとライ１−データの対応ビッ
トが一致する場合、つまりそのビットが正常な場合、テ
スト結果信号Ｐ ａｓｓ／ Ｆ ａｉｌはＩＩ １１１
状態になる。第３図においては ２ｎ−ｔＷ地のビット
が不良であることを示している。If a certain bit of the read data and the corresponding bit of the write 1 data match, that is, if that bit is normal, the test result signal Pass/Fail is II 111
become a state. FIG. 3 shows that the bit at 2n-tW is defective.
なお、コントロール信号ＷＥおよびストローブ信？ｆＳ
Ｔ Ｂの発生時間を工夫すれば、同様の構成でＲＡＭ
２の交流特性（セットアツプタイム、ホールドタイム、
アクセスタイム等）のテス１−も兼ね得ることは明らか
である。In addition, the control signal WE and the strobe signal? fS
If the T B generation time is devised, RAM can be used with the same configuration.
2 AC characteristics (set-up time, hold time,
It is clear that it can also serve as test 1 of access time, etc.).
以上、−実施例について説明したが、本発明はそれだけ
に限定さ九るものではなく１種々変形して実施例できる
ものである。Although the embodiments have been described above, the present invention is not limited to these embodiments, but can be modified and implemented in various ways.
例えば、上記実施例はメモリがＲＡＭ一つだけの例であ
るが、ＲＡＭ以外のメモリを塔載している隻精回路装置
にも同様に本発明を適用できる。For example, although the above embodiment is an example in which the memory is only one RAM, the present invention can be similarly applied to a circuit device equipped with a memory other than RAM.
ＲＡＭが二つ以上塔載された集積回路′＠置についても
同様に適用できる。この場合、各ＲＡＭ毎に自己ナス１
−回路を設けてもよいし１．あるいは一つの自己テス！
・回路ですべてのＲＡ Ｍのテストを行わせるように構
成してもよい。The same can be applied to an integrated circuit mounted with two or more RAMs. In this case, each RAM has a self-null 1
- A circuit may be provided, or 1. Or a self-test!
- The circuit may be configured to test all RAMs.
ＲＡ Ｍのテストに関係する人、出力端子は本数が少な
いので、ＲＡＭのテスト専用に設けても従来のようなピ
ンネックの心配は殆どない。し、かし、。Since the number of people involved in RAM testing and the number of output terminals are small, there is almost no need to worry about pin neck problems like in the past, even if the system is dedicated to RAM testing. but,.
それらを通常論理の入、出力端子あるいは論理診断用の
人、出力端子と兼用させることも容易であリ、一般のテ
ストばかりではなく、エージングにも利用できる。They can easily be used as normal logic input and output terminals or logic diagnostic input and output terminals, and can be used not only for general testing but also for aging.
以上の説明から明らかなように５本発明によ九は次のご
とき効果を得られる。As is clear from the above explanation, the following effects can be obtained according to the present invention.
（ｉ）ＲＡＭテスト専用の人、出力端子は多く見っても
３木で済むため、ピンネックが緩和さ、１シるう（Ｉ）
）メモリ専用テスターや論理テスターを用いることなく
、ＲＡＭのテストが可能であるため。(i) For those who are dedicated to RAM testing, there are only three output terminals at most, so pin necks are alleviated and one line is used (I)
) RAM can be tested without using a memory-only tester or logic tester.
ＲＡ Ｍテストの費用を削減できる。RA M test cost can be reduced.
（ｉｉｉ ）チップ内部でＲＡＭの自己テストがなされ
るため、テスト時間を短縮できる。(iii) Since the RAM self-test is performed inside the chip, the test time can be shortened.
１、図面の皿ｒ１１なＪノミ明第１図は本発明の一実施例による集積回路装置のＩＶ！
Ｕブロック図、第２図は自己テスト回路の具体的回路構
成の一例を示すブロック図、第３は第２図に示す自己テ
スト回路の動作を示すタイムチャー１・、第４図はメモ
リと論理回路を塔載した集積回路の一例を説明するため
の模式図である。1. Figure 1 shows an IV of an integrated circuit device according to an embodiment of the present invention.
U block diagram, Figure 2 is a block diagram showing an example of a specific circuit configuration of the self-test circuit, Figure 3 is a block diagram showing the operation of the self-test circuit shown in Figure 2, and Figure 4 is a block diagram showing the memory and logic. FIG. 1 is a schematic diagram for explaining an example of an integrated circuit on which a circuit is mounted.
■・・集積回路装置、 ２・・・ＲＡＭ、 ３・・・論
理回路部、 ４−Ｉ−４−３・・・ＲＡ〜イテスｊ
−に関係する人、出力端子、 ５・・自己テスト回路
。■...Integrated circuit device, 2...RAM, 3...Logic circuit section, 4-I-4-3...RA~Itesj
- Persons involved, output terminals, 5. Self-test circuit.
６−１ ・・コントロール信号発生）１Ｋ。6-1...Control signal generation) 1K.
６−２・・・アドレス（ｉ号発生器、 ６−３・・ラ
イトデータ発生器、 ６−１１ ・比較回路。6-2... Address (i number generator, 6-3... Write data generator, 6-11 - Comparison circuit.
７−１〜７−４・・・セレクター。7-1 to 7-4...Selector.
−Ｌ♂-L♂
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174892AJPS6154550A (en) | 1984-08-24 | 1984-08-24 | Integration circuit device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174892AJPS6154550A (en) | 1984-08-24 | 1984-08-24 | Integration circuit device |
| Publication Number | Publication Date |
|---|---|
| JPS6154550Atrue JPS6154550A (en) | 1986-03-18 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174892APendingJPS6154550A (en) | 1984-08-24 | 1984-08-24 | Integration circuit device |
| Country | Link |
|---|---|
| JP (1) | JPS6154550A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325749A (en)* | 1986-07-18 | 1988-02-03 | Nec Corp | Semiconductor storage element |
| JPS6366799A (en)* | 1986-09-08 | 1988-03-25 | Toshiba Corp | semiconductor storage device |
| JPS63266696A (en)* | 1987-04-24 | 1988-11-02 | Hitachi Ltd | semiconductor storage device |
| JPH0198199A (en)* | 1987-10-12 | 1989-04-17 | Oki Electric Ind Co Ltd | Memory check circuit |
| JPH02146173A (en)* | 1988-11-28 | 1990-06-05 | Nec Ic Microcomput Syst Ltd | Semiconductor integrated circuit |
| US6523135B1 (en) | 1998-09-02 | 2003-02-18 | Nec Corporation | Built-in self-test circuit for a memory device |
| US6907555B1 (en) | 1999-12-17 | 2005-06-14 | Fujitsu Limited | Self-test circuit and memory device incorporating it |
| US6925018B2 (en) | 2002-11-06 | 2005-08-02 | Renesas Technology Corp. | System-in-package type semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325749A (en)* | 1986-07-18 | 1988-02-03 | Nec Corp | Semiconductor storage element |
| JPS6366799A (en)* | 1986-09-08 | 1988-03-25 | Toshiba Corp | semiconductor storage device |
| JPS63266696A (en)* | 1987-04-24 | 1988-11-02 | Hitachi Ltd | semiconductor storage device |
| JPH0198199A (en)* | 1987-10-12 | 1989-04-17 | Oki Electric Ind Co Ltd | Memory check circuit |
| JPH02146173A (en)* | 1988-11-28 | 1990-06-05 | Nec Ic Microcomput Syst Ltd | Semiconductor integrated circuit |
| US6523135B1 (en) | 1998-09-02 | 2003-02-18 | Nec Corporation | Built-in self-test circuit for a memory device |
| US6907555B1 (en) | 1999-12-17 | 2005-06-14 | Fujitsu Limited | Self-test circuit and memory device incorporating it |
| US6925018B2 (en) | 2002-11-06 | 2005-08-02 | Renesas Technology Corp. | System-in-package type semiconductor device |
| Publication | Publication Date | Title |
|---|---|---|
| US6519194B2 (en) | Semiconductor memory device with a rapid packet data input, capable of operation check with low speed tester | |
| JP2514611B2 (en) | Semiconductor memory driving method and evaluation circuit | |
| JP3216449B2 (en) | Self-diagnosis device for semiconductor memory failure | |
| US5936900A (en) | Integrated circuit memory device having built-in self test circuit with monitor and tester modes | |
| TW201137604A (en) | Multi-site testing of computer memory devices and serial IO ports | |
| JP2001006395A (en) | Semiconductor memory device and reading method in test mode | |
| US12092685B2 (en) | Chip and chip test system | |
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