【発明の詳細な説明】 本発明は、電気的に書き換え可能なマスク・プ
ログラマブル記憶セル回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electrically rewritable mask programmable storage cell circuit.
従来、読み出し専用記憶回路（以下ROMとい
う）と、情報の書き換え可能な記憶回路（以下
RAMという）とは異なるセル回路形態を有して
いるため、それぞれ異なる方法或いは工程で製造
しなければならなかつた。 Conventionally, there have been two types of memory circuits: read-only memory circuits (hereinafter referred to as ROM) and rewritable memory circuits (hereinafter referred to as ROM).
Because they have different cell circuit configurations than RAM (RAM), they had to be manufactured using different methods or processes.
本発明の目的は、ROM及びRAMの両者に利用
できる記憶セル回路を提供することである。 An object of the present invention is to provide a memory cell circuit that can be used for both ROM and RAM.
以下従来回路と本発明の実施例について説明し
ていく。第１図はトランジスタT1，T2及び負荷
抵抗R1，R2で構成したフリツプ・フロツプ回路
からなる従来のRAMセル回路で、端子１及び４
間に電源を投入した時、トランジスタT1，T2の
どちらが導通するかは不確実であり、端子２に高
レベルの信号が入ると、トランジスタT1が導通
し、トランジスタT2が遮断することによりその
信号が保持される。しかし、電源が切断してしま
うとその記憶信号が消去され、また新たに記憶信
号を入れなければならないという欠点があつた。 A conventional circuit and an embodiment of the present invention will be described below. Figure 1 shows a conventional RAM cell circuit consisting of a flip-flop circuit composed of transistors T1 and T2 and load resistors R1 and R2 .
When the power is turned on between the terminals, it is uncertain whether transistors T1 or T2 will conduct. If a high-level signal is applied to terminal 2, transistor T1 will conduct and transistor T2 will turn off. The signal is held by However, when the power is turned off, the stored signal is erased, and a new stored signal must be input.
第２図に本発明の一実施例であるバイポーラ
RAMセルの回路を示す。本発明は第２図に示す
如く、RAMセル回路を構成するトランジスタT1
のコレクタ部にシヨツトキ・バリア・ダイオード
（以下SBDと略す）を入れることによりRAMセル
回路に電源を投入した時、必ずコレクタ部にSBD
を含まぬトランジスタT2が導通するようにした
ものである。電源投入時はトランジスタT1，T2
が同時に導通しはじめるが、端子２及び３の電位
において、端子３の電位の方がSBOの接合電位
分だけ高くなるため、トランジトランジスタT2
が先に導通する。トランジスタT2が導通すると
端子２（トランジスタT1のベース）の電位は下
がり、この結果、電源を入れた時点では必ずトラ
ンジスタT2が導通することになりROMの機能を
果たしている。またトランジスタT2が導通して
いても、端子２に高レベル信号を入れることによ
りトランジスタT1が導通し、その結果端子３が
低レベルになつてトランジスタT2が遮断するた
め、RAMの機能をも果す。 Figure 2 shows a bipolar device which is an embodiment of the present invention.
The circuit of a RAM cell is shown. The present invention, as shown inFIG.
By inserting a shot barrier diode (hereinafter abbreviated as SBD) in the collector section of the RAM cell circuit, when power is applied to the RAM cell circuit, the SBD
In this case, the transistor T2 not including the transistorT2 is made conductive. When the power is turned on, transistors T1 and T2
starts to conduct at the same time, but among the potentials of terminals 2 and 3, the potential of terminal 3 is higher by the junction potential of SBO, so the transistor T2
conducts first. When transistor T2 becomes conductive, the potential at terminal 2 (base of transistor T1 ) drops, and as a result, transistor T2 always becomes conductive when the power is turned on, fulfilling the function of ROM. Furthermore, even if transistor T2 is conductive, applying a high level signal to terminal 2 will cause transistor T1 to conduct, and as a result, terminal 3 will become low level and transistor T2 will be cut off, so the RAM function will be disabled. Also accomplish.
このSBDの位置即ち書込み情報はマスクによ
り、書き込まれるため、所望のROMが得られる
と共にまた電源投入後はROMの内容とは無関係
にRAMとしても使用できる。本実施例による場
合のように、SBDを付加したセル回路の読み出
し、及び書き込み信号にはSBD一ケ分だけ電位差
が生ずるが、特に他の回路とのインターフエイス
は必要としない。また、SBDはコレクタ領域と金
属電極とを整流接触させれば良いだけであるか
ら、セル面積を増加することもない。 Since the location of this SBD, that is, the write information is written using a mask, a desired ROM can be obtained, and after the power is turned on, it can also be used as a RAM regardless of the contents of the ROM. As in the case of this embodiment, a potential difference corresponding to one SBD occurs in the read and write signals of the cell circuit to which the SBD is added, but no particular interface with other circuits is required. Furthermore, since SBD only requires rectifying contact between the collector region and the metal electrode, the cell area does not increase.
第３図は本発明の他の実施例を示す図で、Ｐチ
ヤネル負荷MOSトランジスタT3，T4及びＰチヤ
ネル駆動MOSトランジスタT5，T6とダイオード
Ｄで構成されたフリツプ・フロツプ回路からなる
記憶セル回路を示す。 FIG. 3 is a diagram showing another embodiment of the present invention, which consists of a flip-flop circuit composed of P-channel load MOS transistors T3 and T4 , P-channel drive MOS transistors T5 and T6 , and a diode D. A storage cell circuit is shown.
動作は端子５及び６間に電源電圧を印加する
と、トランジスタT6のゲート電位は、予めダイ
オードＤの接合電位分だけトランジスタT5のゲ
ート電位よりも低くなつているため、トランジス
タT5よりもトランジスタT6が早く導通する。そ
のため、端子８の電位が高くなつてトランジスタ
T6を遮断状態に導くこととなる。 In operation, when a power supply voltage is applied between terminals 5 and 6, the gate potential of transistor T6 is lower than the gate potential of transistor T5 by the junction potential of diode D in advance. T6 conducts quickly. Therefore, the potential of terminal 8 becomes high and the transistor
This leads to T6 being cut off.
この状態ではROMとして動作するが、端子８
に低レベルの書き込み信号を入力してトランジス
タT5を導通状態に、トランジスタT6を遮断状態
にして前の状態を反転させることができるため、
RAMとして利用することもできる。 In this state, it operates as a ROM, but the terminal 8
Since the previous state can be reversed by inputting a low-level write signal to the transistor T5 to make it conductive and transistor T6 to be cut off,
It can also be used as RAM.
以上、二つの実施例で示した回路におけるダイ
オードを、どちらの駆動トランジスタと接続させ
るか、言い換えれば記憶情報の設定は、それらを
半導体基板に形成する際のマスクによつて行なわ
れるものであるから、本発明による記憶セル回路
は電気的に書き換え可能なマスク・プログラマブ
ル記憶セル回路ということができ、ROMとして
もRAMとしても使用することができるため従来
の記憶セル回路としての概念を大きく換えたもの
である。 As described above, which driving transistor the diode in the circuits shown in the two embodiments is connected to, or in other words, the setting of the storage information, is done using a mask when forming them on a semiconductor substrate. The memory cell circuit according to the present invention can be said to be an electrically rewritable mask programmable memory cell circuit, and can be used as both ROM and RAM, which is a major change from the concept of a conventional memory cell circuit. It is.
なお、上記他の実施例において、Ｎチヤネルト
ランジスタを利用した場合にはダイオードＤの向
きと、電源電圧の印加方向を反対にすればよく、
またMOSトランジスタのみならず接合形FETを
用いて構成したフリツプ・フロツプ回路からなる
記憶セル回路においても、本発明が適用できるこ
とはいうまでもない。 In addition, in the other embodiments described above, when an N-channel transistor is used, the direction of the diode D and the direction of application of the power supply voltage may be reversed.
It goes without saying that the present invention is applicable not only to MOS transistors but also to memory cell circuits consisting of flip-flop circuits constructed using junction FETs.
このように、本発明は、ROM及びRAMの両者
に利用できる記憶セル回路を提供するものとして
極めて有効である。 As described above, the present invention is extremely effective in providing a memory cell circuit that can be used for both ROM and RAM.
第１図は従来の記憶セル回路図、第２図及び第
３図は本発明の一実施例及び他の実施例を示す図
である。 T1，T2，T3，T4，T5，T6……トランジスタ、
SBD……シヨツトキ・バリア・ダイオード、Ｄ…
…ダイオード、R1，R2……負荷抵抗、１，２，
３，４，５，６，７，８……端子。 FIG. 1 is a conventional memory cell circuit diagram, and FIGS. 2 and 3 are diagrams showing one embodiment and other embodiments of the present invention. T1 , T2 , T3 , T4 , T5 , T6 ...transistor,
SBD...Shock barrier diode, D...
...Diode, R1 , R2 ...Load resistance, 1, 2,
3, 4, 5, 6, 7, 8...terminals.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6429577AJPS53148949A (en) | 1977-05-31 | 1977-05-31 | Memory cell circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6429577AJPS53148949A (en) | 1977-05-31 | 1977-05-31 | Memory cell circuit |
| Publication Number | Publication Date |
|---|---|
| JPS53148949A JPS53148949A (en) | 1978-12-26 |
| JPS6143796B2true JPS6143796B2 (en) | 1986-09-30 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6429577AGrantedJPS53148949A (en) | 1977-05-31 | 1977-05-31 | Memory cell circuit |
| Country | Link |
|---|---|
| JP (1) | JPS53148949A (en) |
| Publication number | Publication date |
|---|---|
| JPS53148949A (en) | 1978-12-26 |
| Publication | Publication Date | Title |
|---|---|---|
| US4092733A (en) | Electrically alterable interconnection | |
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| JPS6143796B2 (en) | ||
| JPS608558B2 (en) | read-only storage | |
| US4933903A (en) | Static memory device provided with high-speed writing circuit | |
| JPS6052997A (en) | Semiconductor storage device | |
| JP2994114B2 (en) | Program circuit | |
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| JPS58147889A (en) | Semiconductor device | |
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| JPH11176153A (en) | Semiconductor integrated circuit | |
| JPH0234211B2 (en) | ||
| JPS6149758B2 (en) | ||
| JPH0343854B2 (en) | ||
| JPS6310393A (en) | Output circuit for semiconductor storage device | |
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| JPH0158696B2 (en) | ||
| JPH0447400B2 (en) | ||
| JPS62175997A (en) | Semiconductor nonvolatile memory device |