【発明の詳細な説明】（産業上の利用分野）本発明は電界効果トランジスタ（以下ＦＥＴ）を含む高
性能、ｆｉＪ密度集積回路としての半導体装置およびそ
の製造方法に係シ、さらに具体的には寄生容量が少なく
、かつ微細なＦＥＴおよび七の製造方法に関するもので
おる。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a semiconductor device including a field effect transistor (hereinafter referred to as FET) as a high performance, fiJ density integrated circuit, and a method for manufacturing the same. This article relates to a fine FET with little parasitic capacitance and a method for manufacturing No. 7.
（従来技術及び発明が解決しようとする問題点）、従来
、ＦＥＴ特にＭＯＳＦＥＴは大規模集積回路（以下ＬＳ
Ｉ）に多数用いられているが、その線とんどは第４図に
示されるシリコンゲートＭＯ８ＦＥＴである。図におい
てｌはシリコン基板、２はフィールド絶縁膜、３はゲー
ト絶Ｗ＆膜、４はゲート電極用多結晶シリコン、５はソ
ース・ドレイン、６は層間絶縁膜、７はアルミニウム電
極を示す。シリコン基板）ＭＯＳＦＥＴはゲート電極と
ソース・ドレイン領域が自己整合的に決められるので、
それ以前のアルミニウムゲ−）ＭＯＳＦＥＴに比べて、
ゲートとソース・ドレイン間の寄生容量が削減され性能
が向上した。(Prior art and problems to be solved by the invention) Conventionally, FETs, especially MOSFETs, have been used as large-scale integrated circuits (hereinafter referred to as LS).
I), most of which are silicon gate MO8FETs shown in FIG. In the figure, 1 is a silicon substrate, 2 is a field insulating film, 3 is a gate isolation W& film, 4 is polycrystalline silicon for a gate electrode, 5 is a source/drain, 6 is an interlayer insulating film, and 7 is an aluminum electrode. (silicon substrate) MOSFET has a gate electrode and source/drain regions that are determined in a self-aligned manner.
Compared to the previous aluminum gate MOSFET,
Parasitic capacitance between the gate and source/drain has been reduced, improving performance.
しかしながら、ＭＯＳＦＥＴの微細化が進展するにつれ
て、以下の点が問題化してきた。However, as the miniaturization of MOSFETs progresses, the following points have become problematic.
（１）ソース・ドレイン下部の接合容量ソース−ドレイ
ン下部の接合はＭＯ８ＦＥＴ動作には不必要でおυ、こ
の部分の接合容量はＭＯＳＦＥＴの高速動作に悪影響を
及ぼす。(1) Junction capacitance below the source and drain The junction below the source and drain is unnecessary for MO8FET operation, and the junction capacitance in this portion has an adverse effect on high-speed operation of the MOSFET.
（２）ゲートとソース・ドレイン接合間容意シリコンゲ
ートＭＯ８ＦＥＴにおいても、ソース・ドレイン接合は
ほぼ拡散層深さ分の距離だけゲート下の横方向に拡散す
るのでこの横方向にのびた拡散層とゲート換を介したゲ
ートとの容量が間趙となる。特にＰチャネルＭＯ８ＦＥ
ＴにおいてはＰ型不純物の拡散係数が大きいため大きな
問題となる。(2) Allowance between the gate and the source/drain junction In the silicon gate MO8FET as well, the source/drain junction is diffused horizontally under the gate by a distance approximately equal to the depth of the diffusion layer, so this horizontally extending diffusion layer and the gate The capacitance with the gate via the exchange becomes the interstate. Especially P channel MO8FE
In T, the diffusion coefficient of P-type impurities is large, which poses a big problem.
これに対して第５図に示すＭＯ８ＦＥＴ構造が提案され
ている。図においてｌはシリコン基板、２はフィールド
絶縁膜、３はゲート絶縁膜、４はゲート電極、６は層間
絶縁膜、７はアルミニウム電極、８は多結晶シリコン、
９はソース・ドレイン拡散層を示す。同図に示す構造に
おいては、ソース・ドレイン拡散層９はＭＯ８ＦＥＴ動
作に必要な面積のみ行い、配線電極とのコンタクトは多
結晶シリコン８を介して行いコンタ ｉクトに必要な面
積を確保している。この構造においてはソース・ドレイ
ン拡散層底面の接合容量は減少するものの、フィールド
絶縁７１２と多結晶シリコン層８とは自己整合的でない
ので、実効ソース・ドレイン領域９を減少させるには限
度がある。また、多結晶シリコン層８とゲート電極用多
結晶シリコン層４とも自己整合的でないので、ゲートと
ソースもしくはドレイン間の容量は削減されない。In contrast, an MO8FET structure shown in FIG. 5 has been proposed. In the figure, l is a silicon substrate, 2 is a field insulating film, 3 is a gate insulating film, 4 is a gate electrode, 6 is an interlayer insulating film, 7 is an aluminum electrode, 8 is polycrystalline silicon,
9 indicates a source/drain diffusion layer. In the structure shown in the figure, the source/drain diffusion layer 9 has only the area necessary for MO8FET operation, and the contact with the wiring electrode is made through the polycrystalline silicon 8 to ensure the area necessary for contact. . In this structure, although the junction capacitance at the bottom of the source/drain diffusion layer is reduced, there is a limit to how much the effective source/drain region 9 can be reduced because the field insulation 712 and the polycrystalline silicon layer 8 are not self-aligned. Furthermore, since the polycrystalline silicon layer 8 and the gate electrode polycrystalline silicon layer 4 are not self-aligned, the capacitance between the gate and the source or drain is not reduced.
以上述べたように従来のＭＯ８ＦＥＴ構造においては、
寄生′＃量が大きく、従ってこれを用いたＬＳＩの高速
動作の大きな妨げとなっていた。As mentioned above, in the conventional MO8FET structure,
The amount of parasitic '#' is large, and this has been a major hindrance to high-speed operation of LSIs using it.
（問題点を解決するための手段）本発明は上記の欠点を改善するために提案されたもので
、ＦＥＴの寄生容量を大幅に削減でき、ＬＳＩの高速動
作を実現しうる半導体装置及びその製造方法を提供する
ことを目的とする。(Means for Solving the Problems) The present invention was proposed in order to improve the above-mentioned drawbacks, and includes a semiconductor device and its manufacture that can significantly reduce the parasitic capacitance of FETs and realize high-speed operation of LSIs. The purpose is to provide a method.
その特徴とする点はＦＥＴ動作に必要な領域を除いたソ
ース・ドレイン領域を絶縁物で分離する点にある。Its characteristic feature is that the source and drain regions, excluding the regions necessary for FET operation, are separated by an insulator.
上記の目的を達成するため、本発明は第１の導電型の半
導体基板と、前記の半導体基板に形成された第２の導電
型のソース及びドレインと、前記のソース及びドレイン
の間に形成されたゲート電極を有する電界効果トランジ
スタにおいて、前記の第２の導電型のソース及びドレイ
ンの下部と、前記の第１の導電型の半導体基板との間に
形成された絶縁層と、前記のソース及びドレインの側部
と接触し、かつ前記の半導体基板領域の一部に突出した
第２の導電型の拡散層とを具備することを特徴とする電
界効果トランジスタを発明の要旨とするものである。To achieve the above object, the present invention provides a semiconductor substrate of a first conductivity type, a source and drain of a second conductivity type formed on the semiconductor substrate, and a source and drain formed between the source and drain. In a field effect transistor having a gate electrode, an insulating layer formed between a lower part of the source and drain of the second conductivity type and the semiconductor substrate of the first conductivity type; The gist of the invention is a field effect transistor characterized by comprising a second conductivity type diffusion layer that is in contact with the side of the drain and that protrudes from a part of the semiconductor substrate region.
さらに本発明は電界効果トランジスタのソース領域およ
びドレイン領域の半導体基板を、高濃度の不純物が添加
された絶縁、物層を上部に有するゲート電極をマスクと
してエツチングして凹部を形成する工程と、前記凹部の
側面に耐酸化性膜を付着させ前記凹部の側面を除いて凹
部の表面を選択的に酸化する工程と、前記凹部のチャネ
ルに面した側面の半導体基板と接するように不純物が添
加されていない半導体層を形成する工程と、前記高濃度
の不純物が添加された絶縁物層から前記不純物が礒加さ
れていない半導体層へ不純物を拡散する工程と、前記不
純物が添加されていない半導体層を残して前記不純物が
拡散された半導体層を選択的にエツチングする工程と、
前記エツチングされず残った半導体層に不純物を添加し
不純物拡散層ｔ１前記の半纏体基板領域の一部に突出せ
しめて、ソースおよびドレインとする工程とを具備する
ことを特徴とする電界効果トランジスタの製造方法を発
明の賛旨とするものである。Further, the present invention includes a step of etching the semiconductor substrate in the source region and drain region of a field effect transistor using a gate electrode having an insulating material layer on top of which a high concentration of impurities is added as a mask to form a recessed portion; A step of attaching an oxidation-resistant film to the side surfaces of the recess and selectively oxidizing the surface of the recess except for the side surfaces of the recess, and adding an impurity to the side surface of the recess facing the channel in contact with the semiconductor substrate. a step of forming a semiconductor layer to which the impurity is not added; a step of diffusing an impurity from the insulating layer to which the impurity is added at a high concentration to a semiconductor layer to which the impurity is not added; and a step of forming a semiconductor layer to which the impurity is not added. selectively etching the semiconductor layer in which the impurity is diffused;
A field effect transistor comprising the step of adding an impurity to the semiconductor layer remaining without being etched so as to make an impurity diffusion layer t1 protrude into a part of the semi-integrated substrate region to form a source and a drain. The manufacturing method is the gist of the invention.
次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神を逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは言うまでもない。Next, the present invention will be explained in detail. It should be noted that the embodiments are merely illustrative, and it goes without saying that various changes and improvements may be made without departing from the spirit of the present invention.
第１図は本発明ＦＥＴ構造の一実施例を示す。FIG. 1 shows an embodiment of the FET structure of the present invention.
図において１はシリコン基板、２はフィールド絶縁膜、
３はゲート絶縁膜、４はゲート電極、６はノー間絶縁膜
、７はアルミニウム電極、１０１は絶縁層、１０２はソ
ース−ドレイン領域、１０３はチャネルに面した拡散層
を示す。その特徴とするところは、ソース・ドレイン領
域１０２のうち、チャネルと接しソース・ドレイン間を
電気的に接続する部分を含む拡散層１０３を除いて、そ
の底面を絶縁層１０１で、その他をフィールド膜２で囲
んだ点にある。In the figure, 1 is a silicon substrate, 2 is a field insulating film,
3 is a gate insulating film, 4 is a gate electrode, 6 is an inter-node insulating film, 7 is an aluminum electrode, 101 is an insulating layer, 102 is a source-drain region, and 103 is a diffusion layer facing the channel. The feature is that the bottom surface of the source/drain region 102 is covered with an insulating layer 101, except for the diffusion layer 103 which includes the part that contacts the channel and electrically connects the source/drain, and the rest is covered with a field film. It is located at the point surrounded by 2.
第２図は本発明によるＦＥＴ４１１！ｔ−製造する方法
の一実施例で、以下工程順に説明する。FIG. 2 shows FET411 according to the present invention! An example of a method for manufacturing T- is described below in the order of steps.
←）Ｐ型シリコン基板１１ｏＦＥＴとなる領域を除いた
部分を選択的に酸化する。不実施例では公知の選択酸化
法を用い約６，０００λのフィード酸化１１！ルを形成
する。←) Selectively oxidize the P-type silicon substrate 11o except for the region that will become the FET. In non-examples, a known selective oxidation method was used to oxidize the feed at approximately 6,000λ11! form a le.
（ｂ）シリコン基板１１０表面に約３００λのゲートシ
リコン酸化＠１３をドライ酸化法によシ形成する。(b) A gate silicon oxide @13 of approximately 300λ is formed on the surface of the silicon substrate 110 by dry oxidation.
（ｃ）全面にリンをドープし九多結晶シリコン膜を約４
．０００＾付着し、さらにその上部にリンを高濃度に添
加したシリコン酸化（ＰＳＧ）ＩＩＭをｓ、 ｏｏｏ
Ａ付層する。その後、公知のリングラフイー技術を用い
てゲート電他領域のみを残して、；Ｐ Ｓ Ｇ１１！、
多結晶シリコｙ＠をエツチングする。(c) The entire surface is doped with phosphorus to form a polycrystalline silicon film of about 4
．． 000^ and then silicon oxide (PSG) IIM with a high concentration of phosphorus added on top of it, ooo
Layer A. After that, using a known ring graphie technique, only the gate electrode and other regions are left; P S G11! ,
Etching polycrystalline silicon y@.
（ｄ）例えばウェット酸化法によシ、多結晶シリコンゲ
ート電極１４の側面を酸化し、シリコン酸化ｌｌ！１６
を約１．０００＾の厚さとなるように形成する。(d) For example, by a wet oxidation method, the side surface of the polycrystalline silicon gate electrode 14 is oxidized to oxidize silicon! 16
is formed to a thickness of approximately 1.000^.
（ｅ）ゲート部以外のシリコン酸化膜１３を例えばりア
クティブ・イオン・エツチング装置（ＲＩＥ装置）にて
除去した後、ＰＳＧ膜肋およびフィールドＳｉｎ、膜Ｕ
をマスクとして、Ｓｉ基板１１の一部を約４．０００λ
の深さまでエツチングし溝を形成する。(e) After removing the silicon oxide film 13 other than the gate portion using, for example, an active ion etching device (RIE device), the PSG film ribs, field Sin, and film U are removed.
Using as a mask, a part of the Si substrate 11 is exposed to about 4.000λ
Form a groove by etching to a depth of .
（ｆ）ウェハ表面の凹凸部に均一に薄膜を形成できる例
えば、減圧ＣＶＤ法によシ約１．００ＯＡのシリコン窒
化＠１７を付着する。(f) Silicon nitride@17 of about 1.00 OA is deposited by, for example, a low pressure CVD method that can uniformly form a thin film on the uneven portions of the wafer surface.
（ｇ）ウェハ面に対して垂直方向にのみ選択的にエツチ
ングを行う。例えはＲＩＥ装置によりウェハ面に平行な
面のシリコン窒化膜のみを除去する。(g) selectively etching only in the direction perpendicular to the wafer surface; For example, only the silicon nitride film on the plane parallel to the wafer surface is removed using an RIE apparatus.
伽）例えばウェット酸化法によシシリコン溝部底面１８
のシリコンを選択的に約４．０００λ酸化する。佽) For example, by wet oxidation method, silicon groove bottom surface 18
selectively oxidizes silicon by approximately 4,000λ.
（ｉ）側面に付着しているシリコン窒化膜を等方性エツ
チング法により除去した後、ウェハ表面の凹凸部に均一
に薄膜を形成できる例えば減圧ＣＶＤ法により不純物が
奈加されていない多結晶シリコン膜１９を約ａ、 ｏｏ
ｏλ付着する。(i) After removing the silicon nitride film adhering to the side surfaces by isotropic etching, a thin film can be formed uniformly on the uneven parts of the wafer surface. For example, a polycrystalline silicon film with no impurities added by low pressure CVD. 19 to about a, oo
oλ adheres.
（ｊ）非酸化性雰囲気、例えば窒素中で熱処理を行いＰ
ＳＧｌｌｌＩ１５から多結晶シリコン膜の一部領域美に
リンを拡散させる。このときの熱処理条件は好ましくは
、リン拡散繊成の先ｎ４２１がゲート電極１４の側面に
あれば良い。しかしゲート電極下のシリコン基板の側面
２２が全て、リンが拡散した多結晶シリコン層加で覆わ
れなければ本発明構造は実現でき、従って熱処理条件の
余裕度は大きい。この実施例では９００℃ｌＯ分の熱処
理を行っている。(j) P by performing heat treatment in a non-oxidizing atmosphere, for example nitrogen.
Phosphorus is diffused from SGIII15 into a partial region of the polycrystalline silicon film. Preferably, the heat treatment conditions at this time are such that the tip n421 of the phosphorus diffusion fiber is on the side surface of the gate electrode 14. However, the structure of the present invention can be realized as long as the side surface 22 of the silicon substrate under the gate electrode is not entirely covered with a layer of polycrystalline silicon in which phosphorus is diffused, and therefore there is a large degree of latitude in the heat treatment conditions. In this example, a heat treatment of 900° C. 1O was performed.
（転）含まれる不純物濃度によって多結晶シリコンのエ
ツチングレートが大幅に異なるエツチング法例えばフッ
酸：硝ｉ１！：水を１ ：６０：６０の体積比としたエ
ツチング液により、リンが拡散した多結晶シリコン層加
のみを選択的に除去する。(Translation) An etching method in which the etching rate of polycrystalline silicon varies greatly depending on the concentration of impurities contained. For example, hydrofluoric acid: nitric acid i1! Only the polycrystalline silicon layer in which phosphorus has been diffused is selectively removed using an etching solution containing water in a volume ratio of 1:60:60.
（１）除去されない多結晶シリコン層おに例えばイオン
注入法により、ヒ素を添加する。その後熱処理を行い、
ゲート電極下のシリコン基板の側面ｎに浅いヒ素の拡散
層スを形成する。好ましくは側面よりゲート電極下に約
１． ｏｏｏ Ａ拡散する条件であるが、ゲート領域と
ソース・ドレインがオフセットとならない熱処理条件で
あれば艮い。本実施例では９００℃（資）分とした。(1) Arsenic is added to the polycrystalline silicon layer that is not removed by, for example, ion implantation. After that, heat treatment is performed,
A shallow arsenic diffusion layer is formed on the side surface n of the silicon substrate under the gate electrode. Preferably about 1.0 mm below the gate electrode from the side surface. ooo This is a condition for A diffusion, but it is acceptable as long as the heat treatment condition does not cause an offset between the gate region and the source/drain. In this example, the temperature was set at 900°C.
−ゲート電極上のＰＳＧｆｆｌｌＳを異方性エツチング
法例えばＲＩＥ法によって除去した後、公知のリソグラ
フィー法およびエツチング法によシ多結晶シリコン層ｎ
を第３図のようにソース・ドレイン引出し電極を除いて
除去し、層間絶縁１１１！２５としてシリコン酸化膜を
ＣＶＤ法で形成し。- After removing the PSGffllS on the gate electrode by an anisotropic etching method such as RIE method, the polycrystalline silicon layer n is removed by a known lithography method and etching method.
As shown in FIG. 3, all but the source/drain lead electrodes are removed, and a silicon oxide film is formed as an interlayer insulator 111!25 by the CVD method.
ゲートおよびソース・ドレインとアルミニウム配線２６
とを抵抗性接触させるため層間絶縁＠２４を開口し、ア
ルミニウム配線を行う。Gate, source/drain and aluminum wiring 26
In order to make resistive contact between the two, the interlayer insulation @24 is opened and aluminum wiring is provided.
第３図において３１はフィールド酸化膜端、３２はゲー
ト電極、羽はソース・ドレイン引出し電極形成用マスク
パターン、詞はソース−ドレイン引出し電極を示す。In FIG. 3, reference numeral 31 indicates the end of the field oxide film, 32 the gate electrode, wings the mask pattern for forming the source/drain extraction electrodes, and numeral 3 the source/drain extraction electrodes.
以上の工程によりＭＯＳＦＥＴが完成し、その後のＬＳ
Ｉの規模等の必要に応じて多層配線工程を付加すれば良
い。The MOSFET is completed through the above steps, and the subsequent LS
A multilayer wiring process may be added depending on the necessity such as the scale of I.
上記説明においては、フィールド部の電気的分離を行う
ためのチャネルカット拡散、ＭＯＳＦＥＴの閾値電圧制
御のためのチャネル部への不純物添加等の工程は省略し
たが、これらは公知の方法で上記工程に必要に応じて付
加すれば良い。In the above explanation, steps such as channel cut diffusion for electrically isolating the field section and doping of impurities to the channel section for controlling the threshold voltage of the MOSFET are omitted, but these steps can be carried out using known methods. You can add it if necessary.
また、上記説明はｎチャネルＭＯ８ＦＥＴの実施例を示
したが、ｐチャネルＭＯ８ＦＥＴも同様に製造でき、さ
らにｎチャネルＭＯ８ＦＥＴとｐチャネルＭＯ８ＦＥＴ
を搭載した相補屋ＭＯ８回路も同様に製造できる。In addition, although the above description shows an example of an n-channel MO8FET, a p-channel MO8FET can also be manufactured in the same manner, and furthermore, an n-channel MO8FET and a p-channel MO8FET can be manufactured.
Complementary MO8 circuits equipped with can be manufactured in the same way.
また、上記実施例の層の厚さは、好ましい一例であシ、
本発明の趣旨を逸脱しない範囲で変更し得る。Furthermore, the thickness of the layer in the above embodiment is only a preferable example.
Changes may be made without departing from the spirit of the invention.
ざらに、上記−の工程でＰＳＧ暎郷は除去してもしなく
ても良い。また、引出し電極器の低抵抗化を図るため、
金属シリサイド化すること １も可能で、さらに高性能
化できる。In general, it is not necessary to remove the PSG in the step (-) above. In addition, in order to reduce the resistance of the extraction electrode device,
It is also possible to make metal silicide (1), which can further improve performance.
（発明の効果）以下本発明による効果を述べる。(Effect of the invention)The effects of the present invention will be described below.
（イ）寄生容量が減少する。(b) Parasitic capacitance is reduced.
ソース・ドレインと基板との接合容量はゲート電極下の
半導体側面における接合の容量のみとなり、これに底面
の厚いシリコン酸化膜を介したｙ＊が加わるが、俊者の
容量は小さいので、全体としてソース・ドレインと基板
との容量は大幅に減少する。The junction capacitance between the source/drain and the substrate is only the junction capacitance on the side of the semiconductor below the gate electrode, and y* via the thick silicon oxide film on the bottom is added to this, but the capacitance of Toshiya is small, so the overall The capacitance between the source/drain and the substrate is significantly reduced.
さらにゲート電極とソース・ドレインとの谷型も、オー
バラップ部をなくすことができるため、無視できるよう
になる。本発明では、ゲート電極側向とソース・ドレイ
ン引出し用電極とのオーバラップが生ずる場合もめるが
、これはゲート電極側向の絶縁膜がゲート絶縁膜に比べ
て十分厚いため、大きな問題とならない。Furthermore, since the overlap between the gate electrode and the source/drain can be eliminated, the valley shape can be ignored. In the present invention, overlap may occur between the gate electrode side and the source/drain extraction electrode, but this does not pose a major problem because the insulating film on the gate electrode side is sufficiently thicker than the gate insulating film.
以上本発明ではＦＥＴの寄生容量を大幅に削減できるた
め、ＬＳＩの高速動作を実現できる。As described above, according to the present invention, since the parasitic capacitance of the FET can be significantly reduced, high-speed operation of the LSI can be realized.
（０）ＦＥＴのショートチャネル効果が緩和できる。(0) The short channel effect of FET can be alleviated.
本発明では、ソース・ドレイン拡散層の深さは、ソース
・ドレイン引出し用多結晶半導体層とシリコン基板との
接触面の深さとほぼ等しくなシ、これは工程中の膜厚条
件によって主に決まる。この実施例では約２．０００
Ａである。またソース・ドレイン拡散層の横波が９は、
ゲート電極とオフセットとならないよう拡散を行えば良
く（本実施例では約１． ｏｏｏ Ｘ ） 、極めて小
さくできる。上記拡散層はｎ型、ｐ型にかかわらず、拡
散条件を適切に設定することにより実現可能である。In the present invention, the depth of the source/drain diffusion layer is approximately equal to the depth of the contact surface between the polycrystalline semiconductor layer for source/drain extraction and the silicon substrate, and this is mainly determined by the film thickness conditions during the process. . In this example, approximately 2.000
It is A. Also, the transverse waves in the source/drain diffusion layer 9 are
It is sufficient to perform the diffusion so as not to create an offset with the gate electrode (approximately 1. ooo x in this example), and it can be made extremely small. The above diffusion layer can be realized by appropriately setting diffusion conditions regardless of whether it is an n-type or a p-type.
従って、本発明によれば拡散層の不必要な拡がシが抑制
でき、そのためショートチャネル効果が小さくなｆｉ、
ＦＥＴの微細化が容易となって、ＬＳＩの高性能化−高
萱度化が実現できる。Therefore, according to the present invention, unnecessary expansion of the diffusion layer can be suppressed, and therefore the short channel effect can be reduced.
It becomes easier to miniaturize FETs, and it is possible to achieve higher performance and higher density LSIs.
（ハ）リソグラフィ一工程の増加が少い。(c) The increase in one lithography process is small.
本発明においては、従来のシリコンゲート構造と同様に
ソース・ドレイン形成をゲート電極パターンを用いて自
己整合的に行っているので、付加されるリソグラフィ一
工程はソース・ドレイン引出し用電極のパターン形成工
程のみである。さらに、このリソグラフィ一工程は誤差
が生じてもＦＥＴ動作に大きな影響を与えないので高精
度を必要としない。In the present invention, as in the conventional silicon gate structure, source and drain formation is performed in a self-aligned manner using a gate electrode pattern, so one additional lithography process is the process of patterning the source and drain extraction electrodes. Only. Furthermore, this lithography step does not require high precision because even if an error occurs, it does not significantly affect the FET operation.
従ってリングラフイ一工程の増加による歩留り低下やコ
スト増は極めて少く、上記（イ）、（ロ）の効果を実現
する。Therefore, the decrease in yield and increase in cost due to the increase in the number of ring-graphing steps are extremely small, and the above effects (a) and (b) are achieved.
第１図は本発明の一実施例の断面図、第２図は本発明の
一実施例の製造工程図、第３図は本発明の一実施例の製
造工程中の平面図、第４図は従来の電界効果トランジス
タの完成断面図、第５図は他の従来の電界効果トランジ
スタの完成耐面図を示す。１・・・・・・・・・シリコン基板２・・・・・・・・・フィールド絶縁膜３・・・・・・
・・・ゲート絶縁膜４・・・−・・・・・ゲート電極用多結晶シリコン層５
・・・・・・・・・ソース・ドレイン６・・・・・・・
−・層間絶縁膜７・・・・・・・・・アルミニウム電極８・・・・・・
・・・多結晶シリコンノー９・・・・・・・・・ソース
のドレイン拡散層１０１・・・・・・絶縁層１０２・・・・・・ソース・ドレイン領域１０３・・・
・・・チャネルに面した拡散層１１・・・・・・・・・
シリコン基板ν・・・・・・・・・フィールド酸化膜１３・・・・・
・・・・ゲートシリコン酸化膜１４・・・・・・・・・
ゲート電極１５・・・・・・・・・リン添加シリコン酸化１１（Ｐ
ＳＧｌ１１４）１６・・・・・・・・・シリコン酸化膜
１７・・・・・・・・・シリコン窒化膜用・・・・・・
・・・シリコン溝表面１９・・・・・・・・・無添加多結晶シリコン嘆美・・
・・・・・・・リン添加多結晶シリコン膜ｎ・・・・・
・・・・ソース・ドレイン引出し電極用多結晶シリコン
膜２４・・・・・−・・・拡散層四・・・・・・・・・層間絶縁膜２６・・・・・・・・・アルミニウム配線３１・・・・
・・・・・フィールド酸化映端羽・・・・・・・・・ゲ
ート電極羽・・・・・・・・・ソース・ドレイン引出し電極形成
用マスクパターンFig. 1 is a sectional view of an embodiment of the present invention, Fig. 2 is a manufacturing process diagram of an embodiment of the invention, Fig. 3 is a plan view of an embodiment of the invention during the manufacturing process, and Fig. 4 5 shows a completed sectional view of a conventional field effect transistor, and FIG. 5 shows a completed surface diagram of another conventional field effect transistor. 1...Silicon substrate 2...Field insulating film 3...
. . . Gate insulating film 4 . . . Polycrystalline silicon layer 5 for gate electrode
・・・・・・・・・Source/drain 6・・・・・・・
−・Interlayer insulating film 7・・・・・・Aluminum electrode 8・・・・・・
... Polycrystalline silicon No. 9 ... Source drain diffusion layer 101 ... Insulating layer 102 ... Source/drain region 103 ...
...Diffusion layer 11 facing the channel...
Silicon substrate ν...Field oxide film 13...
...Gate silicon oxide film 14...
Gate electrode 15... Phosphorus-doped silicon oxide 11 (P
SGl114) 16...Silicon oxide film 17...For silicon nitride film...
...Silicon groove surface 19...Additive-free polycrystalline silicon beauty...
... Phosphorus-doped polycrystalline silicon film n ...
...Polycrystalline silicon film 24 for source/drain extraction electrodes...Diffusion layer 4...Interlayer insulating film 26...Aluminum Wiring 31...
・・・・・・Field oxidation edge feathers・・・・・・Gate electrode wings・・・・・・Mask pattern for forming source/drain extraction electrodes
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262899AJPS61141180A (en) | 1984-12-14 | 1984-12-14 | Field effect transistor and its manufacturing method |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262899AJPS61141180A (en) | 1984-12-14 | 1984-12-14 | Field effect transistor and its manufacturing method |
| Publication Number | Publication Date |
|---|---|
| JPS61141180Atrue JPS61141180A (en) | 1986-06-28 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262899APendingJPS61141180A (en) | 1984-12-14 | 1984-12-14 | Field effect transistor and its manufacturing method |
| Country | Link |
|---|---|
| JP (1) | JPS61141180A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446975A (en)* | 1987-08-18 | 1989-02-21 | Hitachi Ltd | Semiconductor integrated circuit and manufacture thereof |
| US5306655A (en)* | 1990-07-24 | 1994-04-26 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for MOS field effect transistor having lightly doped drain and source diffusion regions |
| EP0669656A3 (en)* | 1994-02-25 | 1996-02-28 | Matsushita Electric Industrial Co Ltd | Source / drain of MISFET in a semiconductor device and manufacturing method. |
| US5539238A (en)* | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| US5721443A (en)* | 1995-07-13 | 1998-02-24 | Micron Technology, Inc. | NMOS field effect transistors and methods of forming NMOS field effect transistors |
| JP2008062684A (en)* | 2006-09-05 | 2008-03-21 | Forumu Kk | Tilt cab support stay device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446975A (en)* | 1987-08-18 | 1989-02-21 | Hitachi Ltd | Semiconductor integrated circuit and manufacture thereof |
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| US5569949A (en)* | 1992-09-02 | 1996-10-29 | Texas Instruments Incorporated | Area efficient high voltage MOSFETs with vertical RESURF drift regions |
| US5696010A (en)* | 1992-09-02 | 1997-12-09 | Texas Instruments Incorporated | Method of forming a semiconductor device including a trench |
| EP0669656A3 (en)* | 1994-02-25 | 1996-02-28 | Matsushita Electric Industrial Co Ltd | Source / drain of MISFET in a semiconductor device and manufacturing method. |
| US5683921A (en)* | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US5721443A (en)* | 1995-07-13 | 1998-02-24 | Micron Technology, Inc. | NMOS field effect transistors and methods of forming NMOS field effect transistors |
| JP2008062684A (en)* | 2006-09-05 | 2008-03-21 | Forumu Kk | Tilt cab support stay device |
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