【発明の詳細な説明】［発明の技術分野］本発明は半導体集積回路装置、持にバイポーラ型１〜ラ
ンジスタと相補型［−ランジスタの両者を同一の半導体
基板に共存さＵた゛１′轡ｆ４．集伯回路装置およびそ
の製造方法に関りる。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit device, particularly a bipolar type 1 to a transistor and a complementary type [- transistor], in which both transistors coexist on the same semiconductor substrate. ．． It is concerned with a circuit device and its manufacturing method.
［発明の技術向背ｍＪ３よびその問題点］バイポーラ型
１−ランジスタと相補型Ｍｏ５ｔ−ランシスタ（以下、
Ｃｆｖｌ ＯＳと言う）とを同一の半導体１．目反上に
ｌ ｒｒさけた半導体集積回路装置は、一般に１３ｉ
−ＣＮ・Ｉ ＯＳと称されており、同一チップ内Ｃのア
ナ［］り聞能とデジタル供能の共存という要求に応える
しのとし−Ｃ登場した比較的粗しい半導体集（＾回路肢
圃（ＩＣ）である。アナログ（層面とデジタル（層面と
をＪも存さけた１０１１本は１２１− （ｌ ｎｔｇｒ
ａｌｃｄ ｌ ｎｊａｃ口ｏｎ ｌｏｇｉｃ あるいｆ
、Ｌ Ｃｆｖ・１０Ｓでし構成されているか、＋３ｉ−
０ＭＯ８の場合、アブＬ１グ処理はアナログ低能に優れ
たハｒポーラ素子に、またデジタル処理はデジタルＩｉ
！！（ｉピに擾れだ０ＭＯ８に夫々分担さＵることにＪ
、つＣバイポーラ素子およびＣＭＯ３素子の双方の長所
を並置えることがＣ′きるため、アブ［］グ・ｉシタタ
ル共存ＩＣの応用分野を拡大し１！７るものとして明侍
されＣいる。[Technical background of the invention mJ3 and its problems] Bipolar type 1-lan transistor and complementary Mo5t-lan transistor (hereinafter referred to as
Cfvl OS) is the same semiconductor 1. Semiconductor integrated circuit devices that are designed to avoid lrr are generally 13i
-CN・I OS is a relatively rough semiconductor assembly (circuit component (IC).The 1011 pieces, which include analog (layer side) and digital (layer side), are 121- (l ntgr
alcd l njac mouth on logic or f
, Is it configured with L Cfv・10S? +3i-
In the case of 0MO8, AB L1 processing is performed using a Harpolar element with excellent analog low performance, and digital processing is performed using Digital Ii.
! ! (It will be divided into I and MO8 respectively.)
Since it is possible to juxtapose the advantages of both bipolar elements and CMO3 elements, it is seen as a device that will expand the field of application of ab-[chitatal coexistence ICs].
ところ−Ｃ，ＣＮ１ｌＯ３部分を含む上記［３ｉ −０
Ｍ０３に（ま、当然４「がらラッチアップ現象というＣ
Ｍ ＯＳに特有の問題が内包され一方いる。ぞしく、Ｂ
；−ｃＭｏｓにお（ノるラッチアップ現象を防止づるた
めには、Ｂｉ−０ＭＯ３に固イｊの４Ｍ造的要素をも考
慮しな（ノればならない。このＪｊ３に関し・、電流駆
動能力の大きいバイボーレ望トランジスタを０ＭＯ３と
共存させると共に、１）ｌＪ記ラうプ／−／ツブ現象の
防止にも有効な構造と（）ｉ：’ ａ！ １図にｉＪｋ
すＢ ｉ−０ＭＯ８が提案されている（ Ｉ ［３Ｍ
”Ｉ ｅｃ１＋ｎ１ｃａｌ Ｄ １ｓｃｌｏｓｕｒｅ
Ｂ Ｌｌｌ ＩＱ目＋１ ； ＶＯｌ、ＩＧ。However, the above [3i -0 containing C, CN1lO3 moiety
In M03 (well, of course 4, there is a C called latch-up phenomenon)
However, there are problems specific to MOS. Great, B
- In order to prevent the latch-up phenomenon that occurs in cMos, it is necessary to consider the 4M structural elements that are specific to Bi-0MO3. Regarding this Jj3, the current drive ability In addition to allowing a large bi-voltage transistor to coexist with 0MO3, 1) a structure that is effective in preventing the lJ drop/-/bulk phenomenon ()i:' a! 1 shows the iJk
B i-0MO8 has been proposed ( I [3M
”I ec1+n1cal D 1closure
B Lll IQ +1; VOl, IG.
＋＋ｏ、１８１９７４ 、 ｐｐ、２７１９〜２７２０
）。++o, 181974, pp, 2719-2720
).
第１図において、１はｐ型シリニ」ンＪル仮（ある。In FIG. 1, 1 is a p-type silicone.
該シリコン基板１上には、ｐ型エビター１−シャルシリ
コン層２が形成されている。そして、前記基板１とエピ
タキシＶル層２の間には、両者に口る２種類の高濃度ｎ
型埋込層３，３−が形成されている。また、前記エビ
タギシトル層２の表面からは夫々のｎ 型埋込層３，３
−に達１’ Ｚ＞ Ｎハ“１つ土ル領域（以下、Ｎ−ウ
ェルと呂う） ／１ 、 ／ｌ−か形成されている。Ｎ
−ウェル４はバイポーラ型トシンジスタ用の素子領域で
、図示の、」、′うにハーノイノノルタイブのｎ ｐ
Ｉ）ｌ・ランシスタユが形成さね−Ｃいる。このｎ ｐ
ｎ ｌ−ランジスタ上史は、その周１囲を取り囲むｐ
へ９領域とのｐ ｎ接合により曲の素子／Ｊｌ ｊら電
気的に分前されている。もう一方のＮ−ウＬル／１−と
これにＩｎ接Ｊるｐ型エピタキシャル領域２はＣＭ Ｏ
Ｓ用の素子領域であり、Ｎ−ウェル／Ｉ−にはｐチトン
ネルＭ ＯＳ ”ｌ−１−ランジズタ（＋） ｆｖｌ
ＯＳ Ｆ ＥＴ）ユが、またｐ型１ピタキシ四し領域に
はｎヂＶンネル〜１０８型ｊ−ランジスタ（ｎ Ｍ Ｏ
Ｓ Ｆ Ｆ ’Ｔ−）旦が夫々形成され（−いる。On the silicon substrate 1, a p-type vitreous silicon layer 2 is formed. Between the substrate 1 and the epitaxial V layer 2, there are two types of high concentration n.
Mold buried layers 3, 3- are formed. In addition, from the surface of the Evitagishitl layer 2, the respective n-type buried layers 3, 3
- reached 1'Z> N well area (hereinafter referred to as N-well) /1, /l- is formed.N
-Well 4 is an element area for a bipolar type transistor, and is an element region for a bipolar type transistor, as shown in the figure.
I) l. This n p
The n l-transistor is surrounded by p
The element/Jlj is electrically separated by the pn junction with the 9 region. The other N-UL/1- and the p-type epitaxial region 2 in contact with it are CMO
This is an element region for
There is also an nV channel to a 108 type j-transistor (n MO
S F F 'T-)tan is formed (-) respectively.
なＪｊ、５はシリコン酸化膜である。Jj, 5 is a silicon oxide film.
」記第１ 図（Ｊ）Ｂｉ −ｆｖｌＯ３債造Ｆ ハ、Ｎ
−ウェル４−の下に高濃度のｎ ＋−ｎ、ｌ！埋込層が
設Ｃノられているため、ラッチアップ現象を引き起こ８
ｉ寄生ｊ・ラシジスタのうら、Ｌ） Ｍ ＯＳ Ｆ Ｅ
−１”ユの部分にＪ５１Ｊる縦方向の奇生１） ｎρ
１〜ランジスタは電流増幅；ｆ！ｈ ｐ゛Ｍが小さくな
って動作しにくくなるから、シップアップ現象の防止に
有効である。しかし、０〜１０８部分にＪ３１ノる横方
向の両生ｐｎｐｌ〜ランシスタおよび寄生ｎ Ｄｎ ｌ
−ランジスタの動作は防止されない。しかも、二つのＮ
−ウーＬル’Ｉ Ｊ＞ Ｊ、ひ４−と両ウェル間のｐ型
領域どで構成される（角方向の奇生ｎｐｎｌ〜ランジス
タは、ｌ’ｌ Ｉ型埋込層３゜３′を設（プだ事によっ
て、むしろ動ｆ°［シ易くなってしまっている。” Figure 1 (J) Bi -fvlO3 Bond F C, N
- High concentration of n + - n, l! under well 4-! The embedded layer causes latch-up phenomenon8.
i Parasitic j・Lasisister's back, L) M OS F E
-1" Longitudinal abnormality of J51J on the part 1) nρ
1 ~ The transistor is current amplification; f! This is effective in preventing the ship-up phenomenon since h p゛M becomes small and operation becomes difficult. However, in the 0-108 part there is a lateral amphibious pnpl~lancistor and a parasitic nDnl
- Operation of the transistor is not prevented. Moreover, two N
It is composed of the p-type region between both wells and the p-type region between both wells. Due to the setup, it has actually become easier to move.
上述のように、第１図の構造もラッチアッノ゛を充分に
防止しうるちのではなかっ）ζ。As mentioned above, the structure shown in FIG. 1 is also not sufficient to prevent latch-on.
（発明の目的）本発明は上記事情に鑑みてなされたもので、バイポーラ
１ヘランジスタとＣＭ ＯＳとを同一の半導体基板に共
存させるどともに、Ｃｌｘ・ｌ ＯＳ部分を含むことに
よるラッチアップ現象のＪ５生を完全に防止できる半導
体集積回路装置とその製造方法を提供プるものである。(Object of the Invention) The present invention has been made in view of the above circumstances, and it allows a bipolar 1 helangistor and a CM OS to coexist on the same semiconductor substrate, and also eliminates the latch-up phenomenon caused by the inclusion of a Clx·l OS part in J5. It is an object of the present invention to provide a semiconductor integrated circuit device and a method for manufacturing the same that can completely prevent failure.
〔発明の概要）本発明による半導体集積回路Ｖ、置は、第１導電型の半
導体基板ど、該半導体基（ν土を冑って設（」られた第
２導電型の半導体層と、該半導体層と前記半導体基板と
の境界におい−ｃ選択的に設（］られた第２導電型の高
ｉａ度埋込領域おＪ−び該高温度埋込領域の外側をＩＴ
）り囲／Ｖて設（）られだ第１導電型の高、ＩｆＡ度埋
込領域と、該第′１脣電型のへ淵度埋込領域に達して前
記半導（ホ層の表面から選択的に設けられた電気的９浬
領域と、該電気約分＠領域で囲まれた第２導電型領域内
にこの領Ｊ成をコレクタ領域として形成されＩｃバイポ
ーラ型トランジスタと、前記電気面分〜１領域の外側に
おいて前記半導体層の全厚みにｈ−）（選択的に設けら
れｌこ第１導電型のウェル領域と、該ウェル領域と前記
半導体基（反との境界に股Ｉｊられた第１導電型の高濃
度埋込層領域と、前記ウェル領域の外側にＪｊいて前記
半導１４一基板とｎす記半）９体層とのｊ見弄にｊハ択
的に設置Ｊられた第２導電型を有する別の高濃度埋込領
域ど、該高動度埋込領域上の前記第２導電型半脣休層お
よび前記第１導電型のウェル領域の何れかに人々形成さ
れた１）′ｆ−１７ンネルｆｖｌ ＯＳ型トランジスタ
おＪ、ひ［］１トンネルＮ・１０Ｓ型トランジスタで構
成される相補をＭ ＯＳ ｌ・ランジスタとを具備した
ことを１）（牧どりるらのである。[Summary of the Invention] A semiconductor integrated circuit V or device according to the present invention comprises a semiconductor substrate of a first conductivity type, a semiconductor layer of a second conductivity type provided on the semiconductor substrate (v), and A high ia buried region of the second conductivity type selectively provided at the boundary between the semiconductor layer and the semiconductor substrate and the outside of the high temperature buried region are exposed to IT.
), the surface of the semiconductor layer (V) reaches the high, IfA buried region of the first conductivity type, and the deep buried region of the '1st conductivity type. an Ic bipolar transistor formed within a second conductivity type region surrounded by the electrical subtraction region, with this region serving as a collector region; A well region of the first conductivity type is selectively provided over the entire thickness of the semiconductor layer on the outside of a region of The first conductivity type high concentration buried layer region and the semiconductor 14 substrate and the semiconductor layer are selectively installed outside the well region. forming another high concentration buried region having a second conductivity type in either the second conductivity type semi-dead layer on the high mobility buried region and the first conductivity type well region; 1) 'F-17 tunnel fvl OS type transistor OJ, H[] 1 tunnel N/10S type transistor was provided with a complementary MOS l transistor. It is.
を記本几明の半導体果偵回路装置は、例えばｐ型基板を
用いた場合、第２図に示τ１ような賊２的な構造によっ
て表わされる。同図にＪｊいＣ１１はｐ型基板、８はｎ
型層である。両名の境界にはｎ型埋込領域３、別のｎ→
型型埋領領域３′設（Ｊられている。更に、ｎ中型埋込
領域３の外側を１１）！り凹むｐ小型埋込領域５ど、そ
の外側に別の１〕型埋込領域５′が設置ｊられている。For example, when a p-type substrate is used, Rinmei's semiconductor circuit device is represented by a two-dimensional structure as shown in FIG. 2. In the same figure, C11 is a p-type substrate, and 8 is an n-type substrate.
It is a type layer. At the boundary between the two, there is an n-type buried region 3, another n→
Mold embedding area 3' is established (J is set. Furthermore, the outside of n medium embedding area 3 is 11)! Another type 1] type buried region 5' is provided outside of the concave P-sized buried region 5.
ｎ型層８の表面からはｐ小型埋込領域５にｊヱするｐ
１５２分−１６（ｌ域６が設けられており、該分離ｆｉ
域６に囲ｊ、れたｎ型層８内にパーティカルｎ ｌ）
ＩＩ ｌ・ランシスタ二史が形成されている。ここで、
１）１型５ｊ Ｆｌｉｔ ｆｉｌ域Ｇはその両側に形成
される素子間を電気的ＩＪ５）前りる為のもので、この
意味から該１．） （、ｊｌν分朗領１戊６は、例えば
酸化物等から成る誘７ｈ捧領域（ご同換えられても良い
。他方、別のＯＩ型狸込領域５′に達づるＰ−ウェル７
がｎ型層８０表面から形成されてＪ５す、該Ｐ−ウニル
アに１．１． ｎ Ｍ ＯＳ ［［二］−１更が形成さ
れている。ま／ｊ、別σ月１＋型埋込領域３−上のｎ型
層にはＤ ｔｖ！ ＯＳ Ｉ’ ｌ−１−２０が形成さ
れている。From the surface of the n-type layer 8, there is a p
152 minutes - 16 (l area 6 is provided and the separation fi
There are particles in the n-type layer 8 surrounded by the area 6.
II l.Lancista Two histories are being formed. here,
1) Type 1 5j Flit fil area G is for electrical IJ5) forwarding between the elements formed on both sides thereof, and in this sense, 1. ) (, jlνBunro region 1 6 is a 7h induced region made of, for example, oxide (which may also be interchanged).
is formed from the surface of the n-type layer 80, and 1.1. n M OS [[2]-1 further formed. Ma/j, D tv! OS I' l-1-20 is formed.
第２図の構造と第１図の構造とを比較すれば明らかなＪ
：うに、氷几明ではＣＭＯ８部分において両ＩｊのＭ
ＯＳ Ｆ Ｅ ’−ｒに高１府度埋込領域３−．５−か
Ｑ２ ＋Ｊられ（いる。また、ｎｐｎｌ〜ランジスタユ
を他の索子から電気的に分離−りるためにｐ望の高淵度
領１ｊ！５．６が段（ブられているから、二゛つの１１
型埋込領域３．３′間には必ｆｐ十型埋込領ｊ或５か
介在されることになる。後述のように、この特（１！ｉ
によって本弁明にＪ：るＢ ｉ −０ＭＯ８はラッｆア
ップ現象を略完全に防止ＪることがＣぎる。If you compare the structure in Figure 2 with the structure in Figure 1, it becomes clear that J
: In sea urchin, M of both Ij in CMO 8 part in Hikamei
OS F E '-r with high 1 degree embedded area 3-. Also, in order to electrically isolate the npnl~lanjistayu from other cables, the Takafuchi degree area 1j! two 11
There must be a fp ten mold buried region j or 5 interposed between the mold buried regions 3 and 3'. As described later, this special (1!i
According to the present defense, B i -0MO8 can almost completely prevent the ruff-up phenomenon.
’ｃｃ Ｊｊ、後述の実施例のように、第２図において
ｌＪ〜Ｉ ＯＳ Ｆ Ｅ Ｔと１）１＼・Ｉ ＯＳ Ｉ
＝ Ｅ−１−の位置を入替え、Ｌ）Ｉ型埋込領域５０）
一部を別のｐ１′型埋込領域５− ＣＡｔＥ用りる保に
し−Ｃ（，１よい。また、この場合には、ρ中型分離領
域６の一部をＰ−ウ王ルア内に形成し、Ｐ−ウ土ルアの
電位を取出づための手段を兼ねるＪ：うにしくもよい。'cc Jj, as in the example described later, in FIG.
= Swap the position of E-1-, L) I-type embedded area 50)
In this case, a part of the ρ medium-sized isolation region 6 is formed in the P-type buried region 5-CAtE. However, it may also be used as a means for extracting the potential of the P-Utolua.
次に、本５１明による半導体集積回路装置の製造り法は
、第′１導電型を有づる半導体基板の表層に二種類の第
２導電型高哨度埋込領域を選択的に形成すると共に、該
第２Ｓ電型高Ｐ！度埋込賄域の一方を取り囲む第１導電
型高濃度ＪＴ込領域Ｊ３ Ｊ、ひぞ−の外側にこれとは
別の第１導電型畠ｉ１ｉ！バＬ埋込領域を前記半導体基
板の表層に形成−りる工程と、これら高濃度埋込領域を
形成した前記第１乃電型をイｊする半導体基板上に第２
導電型半導１本層を土ビタキシャル成長させる工程と、
該第２導電型半導体層の表面から選択的に第１導電型不
柿物を拡散することにより、前記別の第１ Ｌ’１ ％
’！ｒ”高温度埋込領域に）ヱＪる第１導電型ウエル
領域を形成−りる１稈と、前記第２導電型半導体層の表
面ｂｌ Ｉら選択的に第１導電型不純物を高濃度拡散４
ることにより前記一方の第２導電型高濃度ｊ更込（「１
域を取り囲／シ’（形成された第１導電型高濃度Ｊ！Ｉ
！込領域に達する第１導電型の高温度分離領域を形成り
る工程、あるいは前記第２導電型半導体層の表１ｈ〕か
ら前記第１導電型高濃度埋込領域にｊヱ覆る誘電体分−
１領域を形成する工程と、該高１１度分前領域あるいは
誘電体分離領域に囲まれた第２導７ｈ型領域には該領域
をコレクタ領域とづるバイポーラ型１〜ランジスタを形
成Ｊると共に、前記別の第２導電型高濃度埋込領域上の
第２府電型半導体層Ｊ３ Ｊ：ひ前記第１ｓ几型ウエル
領域には夫々相補型ｆｖｌ ＯＳ ｌ〜ランジスクを偶
成俳るｐチトンネルＮ・＋ ｏ ｓ型１〜ランジスタま
たはｎチトンネルＭＯ８型１−ランジスタの何れかを形
成覆る］稈とを具備したことを特徴と−りるちのである
。Next, the method for manufacturing a semiconductor integrated circuit device according to the present invention includes selectively forming two types of high density embedded regions of the second conductivity type on the surface layer of the semiconductor substrate having the '1st conductivity type. , the second S-type high P! There is a first conductivity type high concentration JT region J3 J surrounding one side of the buried area, and another first conductivity type field i1i is located on the outside of the groove. A step of forming buried regions on the surface layer of the semiconductor substrate, and forming a second layer on the semiconductor substrate of the first dielectric type in which these high concentration buried regions are formed.
A step of growing a conductive semiconductor single layer in soil bitaxially,
By selectively diffusing the first conductive type impurity from the surface of the second conductive type semiconductor layer, the other first L'1%
'! forming a first conductivity type well region (in the high temperature buried region) and selectively doping the first conductivity type impurity at a high concentration from the surface of the second conductivity type semiconductor layer. Diffusion 4
By doing so, one of the second conductivity type high concentration j renewal ("1
Surrounding the area/shi' (formed first conductivity type high concentration J!I
! forming a high-temperature isolation region of the first conductivity type that reaches the embedded region, or a dielectric portion covering the first conductivity type high-concentration buried region from the second conductivity type semiconductor layer
forming a bipolar type 1 to transistor with this region as a collector region in the second conductive 7h type region surrounded by the 11 degree front region or the dielectric isolation region; A second conductive type semiconductor layer J3 J on the another second conductivity type high concentration buried region J3 J: A p-type tunnel N. It is characterized by having a culm which forms either an os-type 1-transistor or an n-tunnel MO8-type 1-transistor.
例えばｐ型層）反を用いて上記本弁明の製造方法を実施
することにより、第２図の構造を得ることができる。こ
の」１コ白、ｐ ＋型分離領域６あるいはＰ−ウェル７
を形成づるに際し−Ｃ既にｐ彊−型埋込領域５ 、５−
か形成されているから、該埋込領域５．５−か無い場合
に較べれば、分２１ ＦＡ Ｎ ６および１）−ウェル
７を形成りるための不純物拡散工程を１１（渇かつツ、
ロロ、ｊ間′（行なうことができる。従って、各高′ａ
度埋込領域３．３”、５．５−からｎ型層８Ｉ＼の不純
物のり）、方拡敲を低く抑えることができ、８トランジ
スタ１史、Ｌ更、１主の素子領域におｌ）る不純物濃度
を安定に制御１づることができる。For example, the structure shown in FIG. 2 can be obtained by carrying out the manufacturing method of the present invention described above using a p-type layer. This one white, p + type isolation region 6 or P-well 7
When forming -C, p-type buried regions 5, 5-
Since the buried region 5.5 is formed, the impurity diffusion step for forming the well 7 is reduced by 21 minutes compared to the case where the buried region 5.5 is not present.
Rollo, between j' (can be done. Therefore, each height'a
From the buried region 3.3", 5.5" to the impurity layer of the n-type layer 8I\\, it is possible to suppress the horizontal expansion to a low level, and it is ) can be stably controlled.
この結果、高性能のバイポーラ型１−ランシスタと特性
の安定なＣＭ ＯＳとを共存さ口だ［３ｉ −０ＭＯ８
を得ることができる。As a result, a high-performance bipolar 1-run transistor and a CMOS with stable characteristics can coexist [3i-0MO8
can be obtained.
〔発明の実７１色例〕以下、第３図（Ａ）〜（ｆｖｌ ）を参照し、本Ｒ，明
の一実施例になるＢｉ−Ｃｍｌ０８Ｌこつさ一部の７１
造方法を併記して説明づる。[Example of 71 Colors of the Invention] Hereinafter, with reference to FIGS.
The manufacturing method will also be explained.
（１）まず、１ Ｑ 〜１Ｑ ａｔｏｍ Ｃｍ ３の不
純物濃度を有する低濃度ｐ型シリｍｌン基板′１０１の
表面に、拡ｎ′！マスク用絶縁膜として例えば熱醇化膜
を形成した後、該熱酸化膜をパターンニングづることに
より、ｎ＋型埋込領域〕２定部」二に開孔部を有する熱
酸化膜パターン１０２を形成りる。(1) First, on the surface of a low-concentration p-type silicon substrate '101 having an impurity concentration of 1 Q to 1Q atom Cm3, an enlarged n'! After forming, for example, a thermally fused film as an insulating film for a mask, the thermally oxidized film is patterned to form a thermally oxidized film pattern 102 having openings in the n+ type buried region. Ru.
次いで、この熱酸化膜パターンＩ （、） ２ Ｇマス
クとしてｓｂあるいはＡＳ等の［）型不純物をｊバ択的
（、二熱拡散し、二種類のｎ十型埋込領戚１（’）３，
１０３′を形成する。通常、この熱拡１ｊＱ工程１よｒ
ｉＩｉ化１１化量１雰囲気下れるため、ｎ＋ ！Ｘ７埋
込領域１０３ 。Next, this thermal oxide film pattern I (,) 2 G mask is used to thermally diffuse [)-type impurities such as sb or AS into two types of n-type buried regions 1 ('). 3,
103' is formed. Usually, this thermal expansion 1jQ step 1
Since the amount of 11 oxidation decreases by 1 atmosphere, n+! X7 embedded area 103.
１０３−の表面はこの工程の間に成長した熱０グ化膜１
０４で覆われる（第３図（Ａ）図示ン。The surface of 103- is a thermally oxidized film 1 grown during this process.
04 (not shown in FIG. 3(A)).
（Ｉ［）次に、熱酸化膜パターン１０２に再度パターン
ニングを施してｐ生型埋込領域予定部上に開孔部を有す
る熱酸化膜パターン１０２−とづる。(I[) Next, the thermal oxide film pattern 102 is patterned again to form a thermal oxide film pattern 102- having an opening above the planned p-type buried region.
続い（、二つの熱酸化膜１０４．１０２−をマスクとし
Ｃボロン等のｎ型不純物を選択的に拡散づることにより
、二（１類のｐ十型埋込領域１０５゜′１０５−を形成
゛りる（第３図（Δ）図示）。Subsequently, by selectively diffusing n-type impurities such as C boron using the two thermal oxide films 104 and 102- as masks, a type 1 p-type buried region 105°'105- is formed. (as shown in Figure 3 (Δ)).
この際の不ＨＪ ＩＩＩＪ拡敞の方法としては、図示の
ように、例えばボ１」ンを含むシリカガラス膜（通称１
３３ Ｇ膜）１０Ｇからの熱拡散あるいはボロンの′ｔ
：ｍ ３ ｆ’ｉ！ ｌ−Ｂの１） ！ｌＳ２埋込領域
１０５，１０５−を形成りる。At this time, as a method for expanding the non-HJ IIIJ, as shown in the figure, for example, a silica glass film (commonly known as
33 G film) Thermal diffusion from 10G or boron't
:m 3 f'i! 1) of l-B! lS2 buried regions 105, 105- are formed.
（１）次に、シリコン基板１０１十の酸化膜１０１１．
１０２−どＢ Ｓ Ｇ Ｂ’Ａ １０６を総て除去し、
１）Ｉ）°（ｌビタキシ〜・ルシリー」ン層１０７を成
長さけど）（第３図（Ｃ）図示）。(1) Next, the oxide film 1011 of the silicon substrate 101.
102-Remove all 106 of B S G B'A,
1) Grow a bitaxylene layer 107 (as shown in FIG. 3C).
このどきのｎ ｑ’、Ｉ １ビタ４−シトルシリコン層
１０７（よ、厚さ１〜５μ［１１，比抵抗１〜５Ω・ｃ
ｍＰｉ！度どりる。ｊｌＥ Ｌ、この条件（ま一応の目
安であり、種々の条件により適宜変更覆べさしのである
。また、このエピタキシセル成長の際、人々の高温度埋
込領域１０３．１０３−１１０５．１０５−からＬピタ
キシャル層１０７中へ不純物が拡ｔｉｋされ（来る。At this time, n q', I 1 bit 4-silicon layer 107 (yo, thickness 1-5μ[11, specific resistance 1-5Ω・c
mPi! Doriru. jlE L, these conditions (this is just a rough guideline and should be changed as appropriate depending on various conditions. Also, when growing this epitaxy cell, the high temperature buried region 103.103-1105.105- The impurity is spread (comes) into the L pitaxial layer 107.
なお、ｎ−１型埋込領域１０３］−にはバー１（カルｎ
ｐ ｎ ｌ−ランジスタが形成され、別の１′）Ｉ型
埋込領域り０３′上にはｐＭＯ３に［丁が、１）→型埋
込領域１０５”上にはｎ〜ｌｏ、５ｒＦｌが夫々形成さ
れること頃なる。Note that bar 1 (car n
A pn l-transistor is formed, another 1') I-type buried region 03' has pMO3 transistors, and 1)-> type buried region 105'' has n-lo and 5rFl transistors, respectively. It is about time for it to be formed.
（ＩＶ ）次に、例えば次のような方法によりｎ ｆｖ
ｌＯ８ＦＥＴ用のＰ−ウェル領Ｉｆｉ、を形成りる。叩
ら、■ビタキシャルシリコン層１０７の表面に、ｌｌφ
〃約１０００ オ＞ ’ｊ ７． Ｉ−ａ −ム（７）
、！！ ｆ＋Ｆ化ｎ’）、 １０８ 全形成した後、
該酸化膜を綴衝膜としくボ［１ンをイＡン）１人するこ
とにより拡１；（源を形成りる。イＡン注入の条件は加
速電圧１５０ｋ（！Ｖ、１・−ス小１〜５Ｘ１０１２／
ｃｍとづるのが望：Ｌしい。続いて、１１００〜１２０
０℃の高温にの拡ｊｌ、源を熱拡散することによりＰ−
ウェル１０９を形成りる（第Ｓ図（Ｄ）図示）。(IV) Next, for example, by the following method, n fv
A P-well region Ifi for lO8FET is formed. ■ llφ on the surface of the bitaxial silicon layer 107
〃About 1000 O>'j 7. I-a-mu (7)
,! ! f + F conversion n'), 108 After complete formation,
The oxide film is used as a barrier film and is expanded by injecting one person to form a source. The conditions for implanting ions are an acceleration voltage of 150k (! Small 1~5X1012/
I would like it to be spelled as cm: L. Then 1100-120
Expansion to a high temperature of 0℃, P− by thermal diffusion of the source
A well 109 is formed (as shown in FIG. S (D)).
（〜′）次に１選択的にボロンの高濃度拡散を行なうご
とにより、バイポーラ型トランジスタ部分を他の素子か
ら電気的に分離するために必要な、ｌ）Ｉ壁埋込領域１
０５．’１０５−に達するｐ＋型分き（１領域１１０．
’＋１０”を形成づる。また、選ｉｒＩ！的にリンの高
濃度拡散を行なうことにＪ−リ、ｎ＋型Ｊ！Ｊ！込領域
１０３に達づるｎ＋型のコレクタ電極取出し領域１１１
を形成覆る（第３図（［）図示）なＪｊ、この実施例で
は、ｐ十型分η１領域の一部分１１０′がＰ−ウェル１
０９の電位取り出し領域を並ねている。また、図では省
略しであるが、［）°晋−型埋込領域１０３−に達する
電位取り出し用０月１千型埋込領域も、コレクタ電極取
り出し領域１１１ど同時に形成づる。(~') Next, by selectively performing high-concentration diffusion of boron, l) I wall buried region 1 necessary for electrically isolating the bipolar transistor part from other elements.
05. p+ type division reaching '105- (1 area 110.
'+10''.Also, by selectively diffusing phosphorus at a high concentration, the n+ type collector electrode extraction region 111 reaches the n+ type J!J! containing region 103.
In this embodiment, a portion 110' of the p-type η1 region forms and covers the P-well 1 (as shown in FIG. 3).
09 potential extraction areas are lined up. Further, although not shown in the figure, a potential extraction type buried region reaching the [)°Jin type buried region 103- is also formed at the same time as the collector electrode extraction region 111.
（Ｘ・１ ）次に、１ピタキシャルシリコン層１０７の
表面に熱酸化１１Ｑ ＋ １２と、例えばＣＶＤ−シリ
ｌン窒１ヒＦ？ １１３のような非酸化性膜を順次積層
した後、この積層膜をパターンニングηることによりｌ
）ＭＯＳＦＥＴの素子領域１足部上を買うＵ１層膜パタ
ーン１１４、ｎ ｆｖｌ ０ Ｓ ｌ二１三１の素１′
−領域予定部上を覆う積層膜パター・ン′１１５、（１
３よひ［）ｐｎバイポーラトランジスタの素「領域ｌ室
部−１−をＮつｖｊｉＦＰＪｍｔ＜ターン１１６． １
１ （３−ｆＡｌ１５成する。続いて、必要に応じＣ１
＼・１０３０ノイールド領域どなる部分に反転防止のた
めの１トンネルカッ１〜領域１′＋７．１１８を形成り
る（第３図（Ｆ）図示）。(X·1) Next, thermal oxidation 11Q + 12 is applied to the surface of the 1-pitaxial silicon layer 107, and, for example, CVD-silyl nitride 1-F? After sequentially laminating non-oxidizing films such as 113, this laminated film is patterned η.
) U1 layer film pattern 114 on top of MOSFET element area 1 foot, n fvl 0 S l2131 element 1'
-Laminated film pattern covering the planned area part N'115, (1
3 Yohi [) Element of pn bipolar transistor "region l chamber part -1- N times vjiFPJmt<turn 116. 1
1 (3-fAl15 is formed. Then, if necessary, C1
\.1030 A tunnel cut 1 to region 1'+7.118 is formed in the no yield region to prevent inversion (as shown in FIG. 3(F)).
この場合、ｌ）ＭＯ８ＦＥ−１一部分のヂトンネルカッ
１〜領域１１７は積層膜パターン′１１４をマスクとし
て燐等のｎ型不純物をイオン注入りることにより形成し
、またｎ Ｍ ＯＳ Ｆ Ｕｉ ’１部分のブローンネ
ルカット領域１１８は積層膜パターン１１５をマスクと
してボロン等のｐを不純物をイＡン汗人りることにより
形成覆る。この−（Ａシフ１人）ま交勾に１１ナイ、
７ｉ（７）ＭＯ３Ｆ［Ｅ−１部分（７） 、１’ −Ａ
ンｉＪ人を行なうときには他方のＭ ＯＳ Ｆ １７
１部５ｊ Ｊｊ Ｊ、（ｙ ｎｐｎバイポーラ１〜ラン
ジスク部力を、例え（、ＬレシスＩ〜パターン等でマス
クし−（１ｊイ１つ。In this case, l) the detunnel cutout region 117 in a part of MO8FE-1 is formed by ion implantation of an n-type impurity such as phosphorus using the laminated film pattern '114 as a mask, and The brown-wall cut region 118 is formed and covered by pouring impurities such as boron into the film using the laminated film pattern 115 as a mask. This - (one person A) is 11 years old for crossing the street.
7i(7)MO3F[E-1 part (7), 1'-A
When performing an operation, the other MOS F 17
1 part 5j Jj J, (y npn bipolar 1 ~ mask part force with (, L ratio I ~ pattern, etc.) - (1j i one.
（■））次に、積層膜パターン１１４，１１５゜１１６
，１１６−のシリコン酸化膜１１３を耐酸化１生マスク
としてエピタキシｐ）し層１０７表面のｊパ択酸化を行
ない、夫々０．７〜゛１．０μｒｎ程度の膜厚を有づる
素子分離用のフィール１〜ｎ！ｆ化膜１１９ど、ｎ ｐ
１１１〜ランジスタ用素子領域内の分前酸化膜１１９
−を形成する（第３図（Ｇ）図示）。(■)) Next, the laminated film patterns 114, 115° 116
, 116- is epitaxied using the silicon oxide film 113 as an oxidation-resistant raw mask, and the surface of the layer 107 is selectively oxidized to form element isolation films having a film thickness of about 0.7 to 1.0 μrn. Feel 1~n! f film 119, n p
111 - Pre-oxide film 119 in the transistor element area
- is formed (as shown in FIG. 3(G)).
なｉＪ５、選択酸化は９００〜１０００℃の低温で行な
うのか望ましく、その際に雰囲気の気１１を上０゛れ＋
、ｔＢ化時Ｉａｌを’ｉｎ ｌ−４１ることができる。It is preferable that the selective oxidation be carried out at a low temperature of 900 to 1000°C, and at that time, the atmosphere should be above 11°C.
, Ial can be 'in l-41 at the time of tB.
また、エピ全４−シヤル層１０７が比較的薄い場合には
、第４図に示！Ｊにうに、ｐ十型高淵度分前領域１１０
．１１０′を形成しなくともフィール１” ｎ！ｉ化膜
１１９あよひ分離酸化膜１１９′による誘電体分前か可
能である。更に、エピタキシトル層１０７が厚い場合で
も、フィールド酸化を行なう前にシリコン卓板１０１の
フィールド部分を選択的にエツチングし、然る後に熱酸
化を流しＩＣＣ１０冑ｊ′イソプラナー１７Ｉｉ造（埋
め込みフィールド酸化膜（８造）とする事により、フィ
ールド酸化膜等による同様の誘電体分離が可能となる。Moreover, when the epitaxial total 4-sial layer 107 is relatively thin, as shown in FIG. J Niuni, p type 10 Takabuchi degree area 110
．． Even if the epitaxial layer 107 is thick, it is possible to form the field 1'' n!i oxide film 119 and the isolation oxide film 119' before the dielectric layer is formed. The field portion of the silicon table board 101 is selectively etched, and then thermal oxidation is applied to form an ICC10 isoplanar 17Ii structure (buried field oxide film (8 structure)). Dielectric separation becomes possible.
このｊ′でソブラナー構造によれば半導体層表面の平坦
化が図られ、メタル配線の段切れ問題を防止りるＪＨＣ
ｆｉ利に作用する。また、上記の様な誘電体５）剛侶造
の場合には、高濃度埋込領域１０３−、’１０５−かフ
ィールド酸化股下に接して（ｒ−（Ｉｊｌる事になる為
、反転防止用のチャンネルカツトｊＪ４１ｉｉ３ｉ ’
Ｉ １７ 。With this j', the surface of the semiconductor layer is planarized according to the sobriety structure, and the problem of metal wiring breakage is prevented.
It affects fi interest. In addition, in the case of a dielectric material 5) rigid structure as described above, the high concentration buried region 103-, '105- is in contact with the field oxidation crotch (r-(Ijl), so it is necessary to prevent reversal. Channel cut jJ41ii3i'
I 17.
１１８を不要にする事がでさるという効５（２が（ｒ、
１られる。The effect that 118 can be made unnecessary is 5 (2 is (r,
1 will be given.
（■）次に、積層膜パターン１１４． １ ’ｌ ！、
＞。(■) Next, the laminated film pattern 114. 1'l! ,
>.
１１６を全面除去した後、露出されｌご各累ｊ′領域表
面を熱酸化することにより、ＣＭ ＯＳのグーｌ−百１
化膜となる熱醇化膜１２０を形成りる。杭いζ、パーテ
ィカルｎｐｎｌ〜ランジスクの１） 型’ｔｌ ＰＩへ
一ス領域１２１を形成し、更に、必要に応じ（（）ＭＯ
ＳＦＥＴおよびｎＭＯ３［ｌＥｉの索ｊ” Ｆ’Ａ Ｉ
ｊｌに閾値電圧を制御するためのイオン注入１２２，１
２３を行なう（第３図（ト１）図示）。After completely removing 116, the surface of each exposed area is thermally oxidized to remove the CM
A hot melting film 120 that becomes a chemical film is formed. 1) Form a pass region 121 on the type 'tl PI of the pile ζ, particle npnl~landisk, and further add (() MO
SFET and nMO3 [lEi index j” F'A I
Ion implantation 122,1 to control the threshold voltage in jl
23 (as shown in FIG. 3 (G1)).
なお、活性ベース領域１２１の形成は、フ−（−ルド酸
化１１！ｉｌ １１９および分部酸化膜１１９−をフロ
ラキンクマスクとし、小ロンをイオノン」二人して拡散
源を導入した後、１０００℃程度の熱処理を施して拡散
することにより自己整合で形成覆ることができる。この
ときのイオン注入条件を、例えば１ヘースｆｆ１５〜５
．５ｘ’ｌＯ／ｃｒ１．加速電圧４０ｋｅＶとすれば、
活性ヘース領１或１２０のシー１〜抵抗を１にΩ／上」
どづることができる。一方、ＣＭ ＯＳの間賄電圧を制
御するためのイオン注入１２２．１２３は、ｐ Ｍ Ｏ
Ｓ Ｆ Ｌ ’ｒおＪ：びｎ Ｍ ＯＳ「Ｆ−「の何れ
についてもｐ型不純物または［１型不糺物の一方を用い
Ｃ１ｊなう場合もあり、また各ＭＯ３ＩＩＩ一部分１ｉ
＞に夫々ｎ型またはｎ型の不純物・と深さ方向にコン１
−１］−ルして使いかりる場合もＣ（うる。The active base region 121 is formed by using the field oxidation film 119 and the partial oxide film 119 as a flora kink mask, and introducing a diffusion source using ionon as a fluorocarbon. It can be formed and covered in a self-aligned manner by performing heat treatment at about ℃ and diffusing.The ion implantation conditions at this time are, for example, 1 Hose ff15 to 5.
．． 5x'lO/cr1. If the acceleration voltage is 40 keV,
Active hess area 1 or 120 sea 1 ~ resistance to 1 Ω/up”
I can spell it out. On the other hand, the ion implantation 122 and 123 for controlling the supply voltage during CM O
S F L' r OJ: and M
> n-type or n-type impurity, respectively, and con 1 in the depth direction.
-1] - also when used as C(Uru).
く１ス） ｉ７邑ご、第３図（１）に示づよう１こ、バ
ーｊｒノノルｎ ｌ） Ｉｊｌ・ランジスタの素子領域
にＪ３いてｉｉ！ｉ ｆＪへ７領１４１２１ 上ヲＭ
ウ熱酸化１ａ １２０ ニ１−ミッタ拡敞窓を開口した
後、ＣＶＤ法により不キ屯１勿がドープされＣいない厚
さ約２５００〜４０００大程度の多結晶シリコン層１２
４を全面に堆積さぜる。(1) i7, as shown in Figure 3 (1), bar jr nonor n l) Ijl, J3 in the element area of the transistor ii! i fJ to 7 area 14121 upper wo M
Thermal oxidation 1a 120 After opening the Ni1-Mitter expansion window, a polycrystalline silicon layer 12 with a thickness of approximately 2500 to 4000 mm and not doped with carbon is formed using the CVD method.
4 is deposited on the entire surface.
続いて、該多結晶シリコン層１２４に１）型不純物を設
定された濃度でドープづることにより、１）１型子結晶
シリコン層とする。該（１１型化されｌこ多結晶シリコ
ン層１２４は、ＣＭ ＯＳのゲート電極およびｎｐｎバ
イポーラ１〜ランシスタのエミッタ電極を形成するため
に用いられるるのである。Subsequently, the polycrystalline silicon layer 124 is doped with a 1) type impurity at a set concentration to form a 1) type 1 cocrystalline silicon layer. The 11-type polycrystalline silicon layer 124 is used to form the gate electrode of the CMOS and the emitter electrode of the npn bipolar transistor 1 to the run transistor.
この場合、ｎ＋型化された多結晶シリコン層１２４の不
純物′ａ度は、Ｃｆｖｌ ＯＳ Ｏ） ／７’ ｈ ｍ
ｌｉ トｒ＋ １）ｎｌ−ランジスタのエミッタ領域ど
Ｃ異ならＩ！ ／ｊ方が良い。′例えば、０ＭＯ８のゲ
ート領域に、１ｊｔＪるシー１〜抵抗は４０Ω／口以下
、ｎ ｌ） ｎ ｌ〜ラシシスタのエミッタ領域におり
るシート抵抗（ま２００Ω、／日程度どするのがディバ
イスの製造上Ｊ３Ｊ、び１シ１性上望ましい。これを実
現りる為には、多結晶シリコン層１２４にドープされる
不純１カとしく、［１ｐ ｒｌバイポーラ１〜ランジス
タの］−ミッタ領域に対しては砒素を、０ＭＯ８のグー
１−領域に対しくは燐あるいは燐および砒素の両者を用
いるのか良い。In this case, the impurity degree of the n+ type polycrystalline silicon layer 124 is Cfvl OS O) /7' h m
li transistor r+ 1) nl- If the emitter region of the transistor is different, I! /j is better. 'For example, in the gate region of 0MO8, the sheet resistance of 1jtJ is less than 40Ω/unit, nl) The sheet resistance in the emitter region of the laser register (about 200Ω/day) is the device manufacturing process. In order to realize this, the polycrystalline silicon layer 124 is doped with one impurity, and the impurity is It is better to use arsenic for the 0MO8 goo1 region, and phosphorus or both phosphorus and arsenic for the 0MO8 goo1 region.
ぞして、この様な不純物ドープは、例えば次のようにし
Ｃ（うなうことかできる。Therefore, such impurity doping can be performed, for example, as follows.
即ち、先−リ′不紬吻１−−プされていない多結晶シリ
Ｙ１ン層１２１１上の全面を覆って、膜厚約５０００人
のＣＶＤ−８；０２膜をｊＩＬｆ肖した後、これをパタ
ーン二ンクづることにより、第３図（１）に示したよう
にｎ ｌ） ｎバイポーラ１−ランジスタ領域のみを覆
うＣＶ［つ ＳｉＯ２膜パターン１２５を形成４る。続
い（、燐を含む炉管内にＪｌい−Ｃ１９００〜１０００
’Ｃの高温で多結晶シリコン層１２４にｊｌｌを高濃度
に１〜−ブする。このどきの燐濃度どし−（（Ｊｌ、Ｉ
Ｘ １０２１ａｔ０１１１ 、／／ＪＩ＋３程麻が望
ましい１１次に、残・）（いるＣＶＤ−３： ０２膜パ
ターン１２５を除去し、全面に砒素をイオン注入りる。That is, after coating the entire surface of the polycrystalline silicon Y1 layer 1211 which has not been previously stripped, a CVD-8; As shown in FIG. 3(1), a CV pattern 125 covering only the bipolar transistor region is formed by forming a pattern 125. Continuing (Jl-C1900-1000 in the furnace tube containing phosphorus)
A high concentration of jll is applied to the polycrystalline silicon layer 124 at a high temperature of 'C. What is the current phosphorus concentration? ((Jl, I
X 1021at0111 , //JI+3 is preferable 11 Next, the remaining CVD-3: 02 film pattern 125 is removed and arsenic ions are implanted into the entire surface.
続い（、ＣＶ Ｄ法にＪ、って多結晶シリ−１ン層１２
・′１の全表面をＪ！３度ＳｉＯ２膜あるいは５ｉ０２
膜とシリコン窒化膜どの積層膜〈図示ｔ！す゛）で覆い
、（Ａン注入された砒素を９００〜９５０℃の温度Ｃ熱
拡散づることにより、均一に不純物１−一ブされＩこ１
）“Ｉ型の多結晶シリコン層どりる。Continuing (CVD method, J means polycrystalline silicon layer 12.
・J on the entire surface of '1! 3 degree SiO2 film or 5i02
Laminated film of film and silicon nitride film (as shown) The implanted arsenic is thermally diffused at a temperature of 900 to 950°C, so that the impurities are uniformly 1-1.
) “Dry the I-type polycrystalline silicon layer.
ナＪ５、前記ＩＬＦＦ’７）−ｒ 、ｔンｉｆ人ヲ５”
−１０Ｘ １０”／ ｃｒｄのドース聞で行なえば、ハ
（ｉｊ：−ラ１−ランジスタのエミッタ電ｔΦとなる部
分にｊ３１Ｊる不種物調度を３×１０” ａｔｏｍ ／
′ｃ１＋＋３程度に設定りることができる。NaJ5, the above ILFF'7)-r, tifjinwo5"
If carried out at a dose of -10X 10"/crd, the inorganic material of j31J is added to the part where the emitter voltage tΦ of the transistor is 3×10" atom/
'c1++3 can be set.
（Ｘ）次に、砒素の熱拡散時に用いた前記図示しない５
ｉＯ２Ｉｌ！または３ｉ０２ Ｂ’Ａまたは５ｉＯ２１
１Ｓｌとシリコン窒化膜どの積層膜をパターンニング覆
ることにより、Ｃ［〜＝Ｉ ＯＳのゲート電（すλ予定
部上を覆う絶縁膜パターン＋２６．１２７、およびｎ
ｌ） ＋１バイポーラ１−ラシシスタのＪミッタ電（車
予定部上を覆う絶縁膜パターン１２８を形成づる。続い
−Ｃ１これら絶縁膜パターン１２Ｇ、１２７．１２８を
マスクとづる選択上ツ１ンクにＪ、す、ｎ 型化された
多結晶シリニ１ンＩＭ Ｉ ２ ／ｌをパターンニング
し、Ｄ Ｍ ＯＳ Ｆ ｌ三Ｉのグーｌ−７１，１！う
）１２９、ｎ〜ｌ０８ＦＥＴのグー１−電極１３０．ｎ
ｐｎバイポーラｉ〜ランジスタの一■−ミッタ電＋Ｉ
！ １３１等の多結晶シリコン配線層を形成りる。更に
、絶縁膜パターン１２６．１２８をンスクにしくボＩＪ
ンの選択的ドープを行ない、１）〜１０ＳＦ［ｌのソー
ス、１〜レイン１３３．１３３”およびｎ ｐ ｎ ｌ
・ランシスタのｐ１型外部ヘース領域１３４を形成りる
（第３図（Ｊ）図示）。(X) Next, the above-mentioned 5 (not shown) used during thermal diffusion of arsenic.
iO2Il! or 3i02 B'A or 5iO21
By patterning and covering the laminated film of 1Sl and silicon nitride, the insulating film pattern covering the planned portion of C[~=I
l) +1 bipolar 1-lasisistor J mitter electrode (form an insulating film pattern 128 covering the intended part of the car.Continue -C1 using these insulating film patterns 12G, 127, 128 as a mask, select J, Patterning the n-type polycrystalline silicon IM I 2 /l, and forming the electrode 130 of the DMOS FET 1-71,1! ．． n
pn bipolar i ~ transistor one - mitta electric + I
! A polycrystalline silicon wiring layer such as 131 is formed. Furthermore, the insulating film patterns 126 and 128 are made into blanks by IJ.
selective doping of 1)~10SF[l source, 1~rain 133.133'' and n p n l
- Form p1 type external head region 134 of Lancistor (as shown in FIG. 3(J)).
（ＸＩ）次に、絶縁ＩＩシバターン１２６，１２７゜１
２８を除去し、多結晶シリコン配線層１２９゜１３０．
１３１・・・の表面に熱酸化膜１３２を成長さける。こ
の熱処理によってエミッタ電極１３１から活性ヘース領
域１２１内に砒素が１・−プされ、ｎＩ−型エミッタ領
ＩＯ，１３６が形成される。続いて、！、Ｉｌ：素の選
択的ドープを行なうことににす、０ＭＯ３［’ Ｉ−王
にＪ３１）るｌ］十型のソース、トレーｒン領域１、’
３５．１３５〜およびｎ ｌ） ｌ−１ｌ−ランジスタ
ｒ’ｌ 十！〜゛１ルクタ−」ンククト領域１３７どを
形成りる（ ：＋’！ ３図（１〈）図示）。(XI) Next, Insulation II Shiba Turn 126, 127°1
28 is removed, and polycrystalline silicon wiring layers 129°, 130.
A thermal oxide film 132 is grown on the surface of 131 . Through this heat treatment, arsenic is doped from the emitter electrode 131 into the active region 121, forming an nI-type emitter region IO, 136. continue,! , Il: We decide to perform selective doping of elements, 0MO3['I-KJ31)]10-type source, train region 1,'
35.135~ and n l) l-1l-rangister r'l ten! . . . 137 is formed (:+'! Figure 3 (1<) shows).
なＪｌ、小ロンの選択的１へ−ブについては、ｎＭＯ８
１１三丁部分Ｊ、ｉ Ｊ：ひｎ ｐ ｎ ｌ〜ランジス
タのコレクタ取出し領域十をレジメ１〜等Ｃ゛マスクし
、ボロンをイＡンン１人（１−３ｘ １０”／ｃｍ３
） ？ＩることにＪ、す（１なう。その際、ノイールド
酸化膜１１５］、グー１〜電？１１２９ 、分離０※化
膜１１９−、エミッタ電極１３１がブロッキングマスク
と４１０、小ロンは自己整合で所定領域に選択的にドー
プされる。For the selective heave of Jl, small Ron, nMO8
11 Three parts J, i J: Mask the collector extraction area of the resistor with regimen 1~etc.
)? In particular, J, (1 now. At that time, no yield oxide film 115], goo 1~electrode? 1129, isolation 0 * conversion film 119-, emitter electrode 131 with blocking mask 410, small Ron self-alignment selectively doped into predetermined regions.
また、砒素の選択的１−−ブについてし、ｌ−） ｔｖ
ｌ ０８ＦＥＴ部分およびｎｐｎｌ・ラレシスタの活性
へ一ス領域上をレジスト等でマスクし、砒素をイオン注
入（１〜３ Ｘ １０Ｘｃｍ３ ） ’Ｊることにより
行なう。この場合にも、フィールドらｆｆ Ｉｔ膜１１
９、グー１〜電（Φ１３０、分離酸化膜１１９′がブロ
ッキングマスクどなり、砒素は自己整合−Ｃ所定の領域
に選択的にドープされる。Also, regarding the selective 1--b of arsenic, l-) tv
This is carried out by masking the active region of the 108 FET portion and the npnl resistor with a resist or the like, and implanting arsenic ions (1 to 3×10×cm 3 ). Also in this case, the field et al.ff It film 11
9. The isolation oxide film 119' is used as a blocking mask, and arsenic is selectively doped into a predetermined region of self-alignment.
上記砒素のイオン注入の後、９（つ０−・１０００℃の
高温にてアニールを行なうことにＪ、す、１す１期のｎ
十型不純物領域１３５． ’ｌ ３ り−、１３／が形
成される。After the arsenic ion implantation, annealing was performed at a high temperature of 9 (0 - 1000°C).
Ten-type impurity region 135. 'l 3 ri-, 13/ is formed.
（ＸＩ）次に、ＣＶＤ法によ０填添加３ｉＱ２（ＰＳＧ
） 、ボロン添加ＳｉＯ２（ＢＳＧ）等からなるパッシ
ベーション膜１３８を全面にＩｆｌ伯した後、選択エツ
チングにより、Ｃへ＝＋ （、） Ｓおにひ［１ｐｎｔ
〜ランシスタのアルミニラ１１電弥を形成りる部分に二
」ンククト１ｌＮ−ルを開孔づる（第３図（＋−）図示
）。(XI) Next, 0 loading addition 3iQ2 (PSG
), a passivation film 138 made of boron-doped SiO2 (BSG) or the like is etched over the entire surface, and then selective etching is applied to C=+ (,)S onihi [1pnt
- Drill a 2-inch hole in the part where the aluminum oxide layer of the Lancistor will be formed (as shown in FIG. 3 (+-)).
（Ｘｌｌｌ）最後に、配線金属膜の蒸着おにびパターン
ーンクを（１なつＣ金属配線１３９を形成づれば、第３
図（［ν１）に示づＪζうに０ＭＯ３どバーディＪ」ル
型ｎ ｐ １１ハーイポーラトランジスクとが共存した
半導体装冒が完成する。(Xllll) Finally, the wiring metal film is vapor-deposited and patterned (if one C metal wiring 139 is formed, the third
A semiconductor device in which a Jζ uni 0 MO 3 do Birdy J' le type n p 11 hyperpolar transistor coexists as shown in the figure ([v1)] is completed.
なａ３、既述の様に１ビタキシｔ・ル層１０７が比較的
薄い場合、■子分離法どしては］）１形高淵度ｌｊ Ａ
ｌｌ 領域１’ＩＯ，１１０−を形成りる代わりに、第
３図（Ｇ ）に示したＩＩに於いＣ１第４図の如くツイ
ールドロ９化膜′１１９を高１農度埋込領域′１０３．
１０３−．１０５．１０５″に達りる深さよ（形成する
串にＪ、つ（誘Ｔｉ陣分部Ｊることも出来る。フィール
ドΩ］化する前にシリコン基板１０１庖選択エツヂンク
シ、熱酸化した所謂アイソプラノ−構造（埋込ツイール
１〜酸化１５１構造）とづる事にＪ、す、より深いＬビ
タ：１−シトル層１０７を誘電体／ｌ） ｌ１ｉｌｌす
ることもｉｉＪ Ｏ’Ｑどなる。この様な誘電体分前の
１９合、反転防止用チトンネルカッ１〜領域は、高濃度
埋込領域１０３′や１０５−か−ツイール）〜酸化膜下
に存在づる事になる為、小心ＩＶとなる効果がある。A3, as mentioned above, if the 1 bitaxy layer 107 is relatively thin, the child separation method]) 1 type high depth lj A
ll Instead of forming the region 1'IO, 110-, as shown in FIG. ．．
103-. Before forming the silicon substrate 101 to a depth of 105.105" (it is also possible to form a skewer with a Ti-induced field), a thermally oxidized so-called isopranol. - structure (embedded twill 1 to oxidation 151 structure) J, deeper L bit: 1 - sittle layer 107 to dielectric /l) l1ill also iiJ O'Q.Such dielectric At the 19th point in front of the body, the inversion prevention chitunnel cut 1~ region exists under the high concentration buried region 103' and 105~ (Tweel) ~ oxide film, which has the effect of making the center IV.
上記の俤にして製造された第３図（〜１）の１３１−０
ＭＯ８は、第２図につい乙説明しにホ腎明の１寺取的な
構造を具備しており、ラノ＝ｆノ７ツーノ現象は次に述
べるように略完全に防ｊ］δれる３゜先ずｐＭＯ３ＦＥ
Ｔ部５）（ご石１．レノるど、１）１型のソース、ドレ
イン領域１３３． ’＋ ３：３ ’を−Ｌミッタ、１
］型工ピタキシヤル層および１）１型埋込領域１０３′
をベース、ｐ型基板１０１を二Ｊレクタとづる寄生ｐｎ
Ｉ） ｌ−ランジスタは、一般的に電流増幅率（ｈ＋
ｒｕ ）の大きいバーｒｒ 、（カル型の１）口１）１
−ランジスタを形成するのが通出であるか、１９合には
ベースに高濃度のｎ−ｈ型理連鎖１或１０３′が存在す
るため、１１ｐｇは十分に１よりも小さい。むしろ、ｐ
’ｈ型のソース、１−レイン領域１３３．１３３′を
エミッタ、ｎ型」ニビタキシ１７ル層をベース、Ｐ−ウ
ェル１０９およびρｌＷ！埋込領域１０５′をコレクタ
とするラテラル型の奇生ｐ ｎ Ｄ ｌ−ランンスタの
ｌｌ＋＋ｐＨの方が大きくなり、支配的になる。しかし
、このラテラル型の奇生ｐ ｒ＋ ｌ） ｌ−ランシス
タの場合も、１〕”１型拡１１に層１３３，１３３−の
拡ｔｉｋ長が浅り、シかもチャンネルカット用の燐のイ
オン注入層１１７の存在によりベースの不純ｉｍ ｉＲ
度か高められているから、その１１ Ｆ Ｔ＜は容易に
１以下に押え込むことが出来る。他方、ｎ Ｍ ＯＳ１
〕［Ｔ部分に着目してみると、この場合にはソース、１
〜レイン１３５．１３５−をエミッタ、Ｐ−ウＩ−ル１
０９をｌ＼−スとし、ｐＭＯ８ＦＥＴ部分の１）型１ピ
クキシトル層およびｎＦ型型埋領領域１０３′］レクク
どりるラテラル型の奇生ｎ ｐ ｎ１〜ランジスタが存
在リ−る。しかし、この寄生ｎｐ０１〜ランシスタにつ
いても上述したのと同じ理由から、その１）Ｆ）−を容
易に１以下に押え込むことが出来る。従って、ラッチア
ップ現象が５１生りる上−Ｃ゛の必要条件、即ち、０〜
１０８部分にお（）る寄生バーｆポーラトランジスタの
電流増幅串（＾〉１という条１′１か渦！こされないこ
と１こなり、クツ１−アップ現象（ま（ｊ効かつすＪ末
的に防止されることになる。131-0 of Figure 3 (~1) manufactured in the above manner
As explained in Fig. 2, MO8 has a one-temple structure, and the Rano=f7tsuno phenomenon is almost completely prevented as described below. First, pMO3FE
T part 5) (Goishi 1. Reno Rudo, 1) Type 1 source and drain region 133. '+3:3' to -L mitter, 1
] Mold Pitaxial Layer and 1) Type 1 Buried Area 103'
The parasitic pn with the p-type substrate 101 as the base and the two J rectors
I) The l-transistor generally has a current amplification factor (h+
ru) large bar rr, (Cull type 1) mouth 1) 1
- 11 pg is sufficiently smaller than 1, either because it is the conductor that forms the transistor, or because there is a high concentration of n-h type chain 1 or 103' at the base in 19 cases. Rather, p
'h-type source, 1-emitter rain region 133.133', base n-type'nibitaxy layer 17, P-well 109 and ρlW! The ll++ pH of the lateral type paragenic p n D l-lan star with the buried region 105' as the collector becomes larger and becomes dominant. However, in the case of this lateral-type anomalous p r+ l) l- run transistor, the expansion tik length of the layers 133 and 133- is shallow in the 1]''1 type expansion 11, and the phosphorus ion implantation for channel cut may be necessary. Due to the presence of the layer 117, the base impurity im iR
Since the temperature is increased, 11 F T< can be easily suppressed to 1 or less. On the other hand, n M OS1
] [Looking at the T part, in this case, the source, 1
~Rain 135.135- as emitter, P-Wheel 1
09 as l\- source, there exists a lateral type parasitic n p n1 ~ transistor that follows the 1) type 1 pixel layer and nF type buried region 103' of the pMO8FET portion. However, for the same reason as mentioned above, 1)F)- can be easily suppressed to 1 or less for the parasitic np01 to runcisister. Therefore, the necessary conditions for the latch-up phenomenon to occur are 0 to 51.
Parasitic bar f polar transistor's current amplification skewer (^〉1) in the 108 part (1'1 or vortex!) Do not let it slip. This will be prevented.
また、仮にＣＭ ＯＳ部分にお１］る寄て［へ−１′ポ
ーラ１〜ランジスタの電流″増幅重積が１１メ十にな′
）ｌことしても、ｎ＋型型埋領領域１０３お」、ひ１）
ｌへ゛１埋込領域１０５′の寄与にＪ、す、ＣＮ・１
０８部分（はＰ−ウェルおよびｎ型エビター１−ントル
層の奇生抵抗が１〜２街以」−低く押え込まれＣいるか
ら、ラッチアップを直接的に１〜り刀−する電位部子が
・ 抑制されてラッチアップの光生か防］［される。同
様の理由から、ＣＭＯ８部分にＪｊいて「１型Ｉ−ビタ
キシレル層およびＰ−ウェルの電１１７取出し端′Ｊ′
［ζに、夫々高濃度の１］ 拡１１り、ｐ１１７．１１
ｋを形成しくおけば、寄生抵抗を低減してラッチアップ
を防１［りる上で有効である。Also, suppose that the current amplification of the polar 1 to the transistor becomes 11 meters when the CMOS part is approached.
) lAlso, the n+ type buried area 103', h1)
J, S, CN・1 to the contribution of 1 embedded region 105′ to l
Part 08 (is a potential part that directly counteracts latch-up because the eccentric resistance of the P-well and n-type vitreous layer is suppressed low by 1 to 2 degrees or more). is suppressed and the latch-up photogeneration is prevented.For the same reason, Jj is placed in the CMO8 part and the "type 1 I-bitaxyrel layer and P-well's current 117 extraction end 'J'
[High concentration of 1 in ζ] Enlargement 11, p117.11
It is effective to reduce parasitic resistance and prevent latch-up by forming the resistor k.
更に、上記製造方法の実施例に示さＩＩる」、うに、ラ
ッチアップの防止に蔦効を秦りるＣＮ・＋ （’） ３
８１１分の高濃度埋込領域１０３，１０５’は、人／／
バイポーラ１〜ランジスタ部分の高ＩＮ ＩＵ理込領域
１０３ 。Furthermore, as shown in the embodiment of the above manufacturing method, CN・+ (') 3 has a latch-up prevention effect.
The high concentration buried regions 103 and 105' of 811 minutes are human//
High IN IU logic area 103 in the bipolar 1 to transistor portions.
１０５ど同時に形成づることか出来、（Ｉ″ＬつＣプ目
ヒスの共有を図って効率的にＣ３！ ｃ；ＩｖｌｏＳ’
＝−製ｊ：５−Ｃきるという利点が１９られる。Ｊｌご
、ハイボーラ１ヘランシスタ部ン〕の電気的分離に必要
なｐ（“型分離領域１１０．１１０−の形成に際し、１
）十型埋込領域１０５．１０５−が存在しない場合に比
較しＣ中部間の低（品プ（」レス（（１なうことが出来
、従ってｎ ｐ ｎ ｌ−ランシスタ部分についＣｂ従
来の高ＰＩ−能を全く損うことなく、これをＣｆｖｌ
ＯＳと共存させた３ｉ−０ＭＯ８を製造することができ
る。It is possible to form both 105 at the same time, and efficiently C3! c; IvloS'
=-Made j: 19 has the advantage of being able to cut 5-C. When forming the type isolation region 110.110-, the
) 105 - compared to the case where the ten-shaped embedded region 105 - is not present, the Cb middle part can be lower (1), and therefore the n p n l - Cb conventional high Cfvl without any loss of PI-ability.
It is possible to produce 3i-0MO8 coexisting with an OS.
以上詳述したように、本発明ににれ（，１バイボーン１
〜ランジスタどＣＮ・ＩＯ３どを同一の半導体基板に几
ｒＦさせるど共に、Ｃｆｖｌ ＯＳ部分を含むことによ
るラッヂアップ現象の光生を完全に防出できる’ｔ’
ｊ、’；ｌ （４，集消回２δ易首をＩｉｌ ｌハてき
、Ｊ、たバｆポーラトランジスタＪ′３よびＣＮ、Ｉ
ＯＳの何れの素子についＣｂ高性能を絹持しつつ、プロ
セスを共イラして効率的に前記半導ｆＡ集積回路装冒を
？８１造−Ｃさる等、顕％ｉな効果が胃られるｂの（’
ｄうる。As described in detail above, the present invention is applicable to the present invention.
~ In addition to RF resistors, CN, IO3, etc. on the same semiconductor substrate, it is possible to completely prevent the photogeneration of the latch-up phenomenon due to the inclusion of the Cfvl OS part.
j, ';
Is it possible to efficiently implement the semiconductor fA integrated circuit by cooperating the process while maintaining Cb high performance for any element of the OS? 81 - C Monkey etc., the effect of which is noticeable
dUru.
第１図は従来のＢｉ−０ＭＯ８を承り断面図、第２図は
本発明によるＢ ｒ −０ＭＯ３の構成の一例を概念的
に示す断面図、第３図（Δ） −（１〜１）は本発明の
一実施例になル１３ ！ −Ｃヘ４０ Ｓ Ｆ７） Ｍ
ｉｂ工程を順を追−）て示−９断面図、第１１図は本庁
明（、二Ｊ３ける素子分離の他の例を承り１９１面図で
（１する１゜１０１・・・ｐ型シリコン基（反、１（＋
３．’１０３＝−ｎ十型埋込領域、１０５ 、 １０
、’＋ −−ｇＩＪＪ’、、’ｕｌ込領域、１０７・・
・ｎ望エビクＡ−シｔ・ルジリー１ン層、′１０９・・
・「）−ウェル、１１０，１１０′・・・１）Ｉ′１″
［分離領域、１１１・・・「１゛１型二ルクタＩＩｙ、
出し・領１丁へ：、１１７．１１８・・・チャンネルカ
ツト用イＡン１１人層、１１９・・・フィール１へ酸化
膜、’Ｉ １９−・・・分Ｒ１酸化膜、１２０・・・熱
ｎり化膜（ゲート０）化１１！Ｇ ） 、 １２１ ・
・・ ン古 １生 ｌ＼ −ス 順 域 、１２２，１
２３ ・・・ １１・ シ・ネル−（Ａンｉｉ人層、１
２４−・・多ｉ’ｉ！ｉ晶シリ１ン層、１２９．１３０
・・・ゲート電（〜、１３１・−１ミツク電極、１３３
，１３５・・・ソース領域、＋ ３３− 。’Ｉ ３５−・・・１〜レイン領域、ｉ ３ ／Ｉ・・
・２１部ヘベー１【Ｉ域、１３６・・・〕ニミッタ領Ｊ
ｆｉ、１０７・・−二Ｉレクタ１ンタク１〜領域、１３
８・・・バッジｌ＼−シ三１ン膜、１３９・・・金属電
極。Fig. 1 is a cross-sectional view of a conventional Bi-0MO8, Fig. 2 is a cross-sectional view conceptually showing an example of the structure of B r -0MO3 according to the present invention, and Fig. 3 (Δ) - (1 to 1) is a cross-sectional view of a conventional Bi-0MO8. This is an embodiment of the present invention! -C 40 S F7) M
Figure 11 is a cross-sectional view showing another example of element isolation in the IB process (1°101...p-type silicon). group (anti, 1(+
3. '103=-n ten-shaped embedded area, 105, 10
,'+--gIJJ',,'ul-included area, 107...
・N Hoebiku A-Sit Luzily 1st layer, '109...
・")-well, 110, 110'...1) I'1"
[Separation region, 111..."1゛1 type 2 Lucta IIy,
Output/To area 1:, 117.118...In A 11 layer for channel cut, 119...Oxide film to feel 1,'I 19-...Min R1 oxide film, 120... Thermal annealing film (gate 0) conversion 11! G), 121・
・・・・ Ngu 1st life l\ -su order area, 122,1
23... 11. Shi Nell (Anii people, 1
24-...Tai'i! i-crystal silicon 1 layer, 129.130
...gate electrode (~, 131・-1 microphone electrode, 133
, 135... source region, +33-. 'I 35-...1 ~ rain region, i 3 /I...
・Part 21 Hebe 1 [I area, 136...] Nimitta area J
fi, 107...-2 I rector 1 tank 1 ~ area, 13
8...Badge l\-shi31in membrane, 139...Metal electrode.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175363AJPS6066852A (en) | 1983-09-22 | 1983-09-22 | Semiconductor integrated circuit device and its manufacturing method |
| US06/847,150US4637125A (en) | 1983-09-22 | 1986-04-03 | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| US06/925,266US4694562A (en) | 1983-09-22 | 1986-10-31 | Method for manufacturing a semiconductor integrated device including bipolar and CMOS transistors |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175363AJPS6066852A (en) | 1983-09-22 | 1983-09-22 | Semiconductor integrated circuit device and its manufacturing method |
| Publication Number | Publication Date |
|---|---|
| JPS6066852Atrue JPS6066852A (en) | 1985-04-17 |
| JPH0554266B2 JPH0554266B2 (en) | 1993-08-12 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175363AGrantedJPS6066852A (en) | 1983-09-22 | 1983-09-22 | Semiconductor integrated circuit device and its manufacturing method |
| Country | Link |
|---|---|
| JP (1) | JPS6066852A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442852A (en)* | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118663A (en)* | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
| JPS59189667A (en)* | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPS6035558A (en)* | 1983-08-08 | 1985-02-23 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118663A (en)* | 1980-09-25 | 1982-07-23 | Nec Corp | Manufacture of semiconductor integrated circuit device |
| JPS59189667A (en)* | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | Manufacture of semiconductor device |
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| JPS6442852A (en)* | 1987-08-10 | 1989-02-15 | Toshiba Corp | Semiconductor device and manufacture thereof |
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