【発明の詳細な説明】本発明は、例えば小型電子式計算機に用いられるリード
オンリメモリのマイクロ命令出力制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a microinstruction output control system for a read-only memory used, for example, in a small electronic calculator.
従来から、例えば小型電子式計算機等の演算装置の制御
には、予め種々のマイクロ命令がストアされたリードオ
ンリメモリ（以下ＲＯＭと略称）が用いられるのが一般
的である。BACKGROUND ART Conventionally, read-only memory (hereinafter abbreviated as ROM) in which various microinstructions are stored in advance has generally been used to control arithmetic devices such as small electronic calculators.
一方、従来の小型電子式計算機は、その記憶装置あるい
はアキュムレータレジスタとしてダイナミック型のシフ
トレジスタを採用したものが多く、全ての処理は上記シ
フトレジスタの最大記憶容量に基づくワード単位で行な
われる為、このような計算機を制御するＲＯＭは各ワー
ドタイム（ワードタイムとは上記シフトレジスタが１巡
する時間のことである。）毎に各種のマイクロ命令を出
力していた。従がつて、上記シフトレジスタに記憶され
たデータの処理が例えば１桁のみであつても、その処理
時間としては１ワードタイムを要し、演算処理時間が長
いものであつた。他方、最近の小型電子式計算機では、
その記憶装置としてランダムアクセスメモリ（以下ＲＡ
Ｍと略称）を用いたものも数種見られるが、この場）合
には、予め決められた桁数毎に即ち桁、バイト、数値記
憶桁等のように固定的にＲＯＭにストアされている為、
このマイクロ命令の制御による演算処理時間は短かくな
るものの、ＲＯＭにストアされるマイクロ命令の数が増
加し、ハード上の７負担になつていた。On the other hand, many conventional small electronic calculators employ dynamic shift registers as their storage devices or accumulator registers, and all processing is performed in word units based on the maximum storage capacity of the shift register. A ROM that controls such a computer outputs various microinstructions at each word time (a word time is the time during which the shift register goes through one cycle). Therefore, even if the data stored in the shift register is processed for, for example, only one digit, the processing time requires one word time, resulting in a long arithmetic processing time. On the other hand, recent small electronic calculators
Random access memory (RA) is the storage device for this purpose.
There are several types of digits (abbreviated as ``M''), but in this case, the digits are fixedly stored in the ROM for each predetermined number of digits, such as digit, byte, numerical storage digit, etc. Because there is
Although the arithmetic processing time due to the control of microinstructions is shortened, the number of microinstructions stored in the ROM increases, creating a burden on the hardware.
このように、従来のＲＯＭを用いた制御では、マイクロ
命令の数を減らすと演算処理時間が長くなり、また、演
算時間を短かくするとマイクロ命令の数が増すという欠
点があつた。As described above, the conventional control using a ROM has the disadvantage that when the number of microinstructions is reduced, the calculation processing time increases, and when the calculation time is shortened, the number of microinstructions increases.
−本発明は、上記事情に鑑みて成されたも
ので、マイクロ命令実行時間を固定化することなく、こ
のマイクロ命令による処理時間を可変とすることにより
、演算処理時間の短縮及びマイクロ命令数の減少を図り
得るマイクロ命令出力制御方式を提供することを目的と
する。以下図面を参照しながら本発明の一実施例につい
て詳細に説明する。- The present invention has been made in view of the above circumstances, and by making the processing time of microinstructions variable without fixing the execution time of microinstructions, it is possible to shorten arithmetic processing time and reduce the number of microinstructions. It is an object of the present invention to provide a microinstruction output control method that can reduce the output of microinstructions. An embodiment of the present invention will be described in detail below with reference to the drawings.
第１図は、本発明の一実施例を示す回路ブロック図で、
図中１１は各種マイクロ命令がストアされているＲＯＭ
である。FIG. 1 is a circuit block diagram showing one embodiment of the present invention.
11 in the figure is a ROM in which various microinstructions are stored.
It is.
そして、該ＲＯＭｌｌからは、後述するＲＡＭｌ２の被
演算数を記憶しているレジスタの行アドレスを指定する
信号ＦＵｌ演算数を記憶しているレジスタの行アドレス
を指定するＳＵｌモード設定信号Ｍ、このモード設定信
号Ｍにより機能設定され、上記ＲＡＭｌ２の被演算数を
記憶しているレジスタの列アドレスあるいは処理終了列
アドレスを指定する信号ＦＬ及び演算数を記憶している
レジスタの列アドレスあるいは処理開始列を指定する信
号ＳＬｌ演算命令、転送命令等のインストラクション信
号１ＮＳ１自己の次アドレスを指定する信号ＮＡが各々
バスラインａ−ｇを介して並列的に出力している。そし
て、バスラインｇを介して出力する信号ＮＡは、アドレ
スレジスタ１３に一時的に記憶される。アドレスレジス
タ１３の出力は、アドレスデコーダ１４に入力する。こ
のアドレスデコーダ１４は、入力した信号を各アドレス
にデコードして上記ＲＯＭｌｌに供給し、ＲＯＭｌｌの
アドレス指定を行なう。また、信号１ＮＳ及びＭは各々
バスラインＦ，ｃを介してインストラクシヨンダコーダ
１５に印５加される。このインストラクションデコーダ
１５は、上記各信号１ＮＳ，Ｍと共に、クロックφ１，
φ２等のタイミング信号を発生するタイミングカウント
１６の出力を、各種回路の同期をとる３相のタイミング
信号Ｔｌ，ｔ２，ｔ３にデコードして出力４するタイミ
ングデコーダ１７を介して入力し、後述する各種制御信
号を出力する。また、上言ぴＡＭｌ２のレジスタの行ア
ドレスを指定する信号Ｆυ及びＳリは、各々バスライン
ーＡ，ｂを介してゲート回路Ｇｌ，Ｇ２に印加され、こ
れらゲート回路Ｇｌ，Ｇ２の出力は、バスラインｈを介
してＲＡＭｌ２の行アドレス入力端子ＲＡＵに入力する
。Then, from the ROMll, a signal FUl which specifies the row address of the register storing the operand of RAMl2, which will be described later, a SUl mode setting signal M which specifies the row address of the register storing the operand, and a mode setting signal M which specifies the row address of the register storing the operand; The function is set by the setting signal M, and the signal FL specifies the column address of the register storing the operand or the processing end column address of the RAM12, and the column address of the register storing the operand or the processing start column. A signal SL1 for specifying an instruction signal 1NS1 for an operation command, a transfer command, etc. A signal NA for specifying its own next address is output in parallel via bus lines a-g, respectively. Then, the signal NA output via the bus line g is temporarily stored in the address register 13. The output of the address register 13 is input to the address decoder 14. This address decoder 14 decodes the input signal into each address and supplies it to the ROM 11, thereby specifying the address of the ROM 11. Further, signals 1NS and M are applied to the instruction coder 15 via bus lines F and c, respectively. This instruction decoder 15 uses the clocks φ1, φ1,
The output of a timing count 16 that generates timing signals such as φ2 is inputted via a timing decoder 17 that decodes into three-phase timing signals Tl, t2, and t3 that synchronize various circuits and outputs them. Outputs a control signal. Further, the signals Fυ and Sli specifying the row address of the register of AMl2 mentioned above are applied to the gate circuits Gl and G2 via bus lines A and b, respectively, and the outputs of these gate circuits Gl and G2 are applied to the bus lines A and B, respectively. It is input to the row address input terminal RAU of RAMl2 via h.
なお、上記ゲート回路Ｇ１には、タイミングデコーダ１
７から出力するタイミング信号ちがインバータ１８を介
して供給され、ゲート回路Ｇ２にはタイミング信号ｔ１
が直接供給されて、９このタイミング信号により開閉制
御されている。また、上記信号Ｆし及びＳしは、第１表
に示す如く、モード信号Ｍが゜“１゛の場合は被演算数
及び演算数の記憶されているレジスタの列アドレス指定
、モード信号Ｍが゛゜０゛の場合は処理の終了開始列ア
ドレス指定を行なうものであり、その各出力は、各々バ
スラインＤ，ｅを介してインストラクションデコーダ１
５の出力信号０１，０２により開閉制御されるゲート回
路Ｇ３及びＧ４に印加される。しかして、このゲート回
路Ｇ３，Ｇ４の出力は、共に入出力共通バスラインｉに
出力され、上記ＲＡＭｌ２の列アドレス入力端子ＲＡＬ
に入力すると共に、タイミング信号ちのクロックφ１に
より読み込み動作し、ＲＡＭｌ２の列アドレスを指定す
るアドレスカウンタ１９にプリセット信号として入力す
る。このアドレスカウンタ１９は、インストラクション
デコーダ１５の出力信号０３により開閉制御されるゲー
ト回路Ｇ５を介して上記入出力共通バスラインｉに出力
し、再び自己に入力してカウント動作を行なうものであ
る。そして、上述した各ゲート回路Ｇ１〜Ｇ５の開成条
件は第２表に示す如くである。Note that the gate circuit G1 includes a timing decoder 1.
The timing signal t1 output from the gate circuit G2 is supplied via the inverter 18, and the timing signal t1 is supplied to the gate circuit G2.
is directly supplied, and the opening/closing is controlled by this timing signal. Furthermore, as shown in Table 1, when the mode signal M is ゛1゛, the above signals F and S are used to specify the column address of the register in which the operand and the operand are stored, and when the mode signal M is In the case of ゛゜0゛, the end and start column addresses of processing are specified, and each output is sent to the instruction decoder 1 via bus lines D and e, respectively.
It is applied to gate circuits G3 and G4 whose opening and closing are controlled by output signals 01 and 02 of 5. The outputs of the gate circuits G3 and G4 are both output to the input/output common bus line i, and the column address input terminal RAL of the RAMl2
At the same time, it is read by the clock φ1 of the timing signal and is input as a preset signal to the address counter 19 which specifies the column address of RAM12. This address counter 19 outputs the signal to the input/output common bus line i via the gate circuit G5 whose opening and closing are controlled by the output signal 03 of the instruction decoder 15, and inputs the signal to itself again to perform a counting operation. The opening conditions for each of the gate circuits G1 to G5 described above are as shown in Table 2.
なお第２表中Ｓ。は後述するフリップフロップ２５の出
力である。一方、上言ぴＡＭｌ２は、例えばＸ，Ｙ，Ｚ
のアキュムレータレジスタ及びその他種々のレジスタが
行方向に配設されており、これら各レジスタは、上記桁
アドレス入力端子ＲＡＵの入力により、また、各レジス
タの桁は上記列アドレス入力端子ＲＡＬの入力により夫
々指定される。しかして、上記行及び列アドレスにより
アドレス指定された演算数、被演算数あるいは転送、等
の為に読み出されたデータは、出力端子０ＵＴより並列
４ビットのデータとして出力され、バスラインｉを介し
てタイミング信号ｔ１及びＴ２を読み込み制御されるバ
ッファレジスタ２０及び２１に入力される。なお、本実
施例では、演算数を記憶しているレジスタの行アドレス
を指定する信号Ｓｕはゲート回路Ｇ２によりちのタイミ
ングて出力し、被演算数を記憶しているレジスタの行ア
ドレスを指定する信号Ｆｕはゲート回路Ｇ１によりＴ２
及び粘のタイミングで出力するよう設定されているので
、上記バスラインｊに出力するデータのうち、演算数は
バッファレジスタ２０に、被演算数はバッファレジスタ
２１に夫々記憶される。しかして、これらバッファレジ
スタ２０，２１の各出力は、インストラクションデコー
ダ１５から出力する信号ＳＢ，ＦＡにより開閉制御され
るアダー入力ゲート回路Ｇ６及びＧ７を介してインスト
ラクションデコーダ１５の出力信号ＳＵ５によつて制御
されらのタイミングで加減算する並列加減算回路（アダ
ー回路）２２に入力し、その演算結果はＲＡＭｌ２のデ
ータ入力端子１ＮにＴ３のタイミングで印加される。Note that S in Table 2. is the output of the flip-flop 25, which will be described later. On the other hand, the above AMl2 is, for example, X, Y, Z
Accumulator registers and various other registers are arranged in the row direction, and each of these registers is controlled by the input to the digit address input terminal RAU, and the digit of each register is controlled by the input to the column address input terminal RAL. It is specified. The data read out for the operation number, operand number, transfer, etc. addressed by the above row and column addresses is output from the output terminal 0UT as parallel 4-bit data, and is connected to the bus line i. Timing signals t1 and T2 are inputted to buffer registers 20 and 21 which are read and controlled via the buffer registers 20 and 21, respectively. In this embodiment, the signal Su specifying the row address of the register storing the operand is outputted at a different timing by the gate circuit G2, and the signal Su specifying the row address of the register storing the operand is outputted at a different timing. Fu is T2 by gate circuit G1
Among the data output to the bus line j, the operand is stored in the buffer register 20 and the operand is stored in the buffer register 21. The outputs of these buffer registers 20 and 21 are controlled by the output signal SU5 of the instruction decoder 15 via adder input gate circuits G6 and G7, which are controlled to open and close by the signals SB and FA output from the instruction decoder 15. The input signal is input to a parallel adder/subtractor circuit (adder circuit) 22 that adds and subtracts at the timing T3, and the operation result is applied to the data input terminal 1N of the RAM12 at the timing T3.
なお、上記タイミングち〜Ｔ３に於ける動作関係を第３
表に示す。び書き込みは、インストラクションデコーダ
１５の出力ＡＦ及びタイミング信号らがゲート回路Ｇ３
を介してＲＡＭｌ２のＲ／Ｗ端子に印加されることによ
つて制御される。In addition, the operation relationship at the above timing T3 is shown in the third table.
Shown in the table. For writing and writing, the output AF and timing signals of the instruction decoder 15 are sent to the gate circuit G3.
It is controlled by being applied to the R/W terminal of RAM12 via .
２３はモード信号Ｍが“０゛の時に終了列アドレスＦＬ
とアドレスカウンタ１９の一致をとる一致回路で、一方
の入力端にはバスラインｄを介して信号ＦＬが入力され
、他方の入力端には入出力共通バスラインｉを介してア
ドレスカウンタ１９の出力が入力される。23 is the end column address FL when the mode signal M is “0”
This is a matching circuit that matches the address counter 19 with the address counter 19.The signal FL is input to one input terminal via the bus line d, and the output of the address counter 19 is input to the other input terminal via the input/output common bus line i. is input.
そして、この一致回路の一致出力は、アドレスレジスタ
１３の読み込みタイミング及び処理のヘッドサイクルを
作るためのクロック発生回路２４のアンド回路２４１の
一方の入力端に入力する。このアンド回路２４１の他方
の入力端にはインストラクションデコーダ１５から信号
Ｍがインバータ２４２を介して印加され、アンド回路２
４１の出力はオア回路２４３を介してアンド回路２４４
一方の入力端に入力する。また、インストラクションデ
コーダ１５から出力すａる信号Ｍも、オア回路２４３を
介してアンド回路２４４の一方の入力端に入力している
。このアンド回路２４４の他方の入力端にはタイミング
デコーダ１７から出力するタイミング信号Ｔ３が印加さ
れ、アンド回路２４４の出力は、他方の入力端にクロッ
クφ１が印加されているアンド回路２４５を介してアド
レスレジスタ１３に読み込みクロックとして印加される
と共に、ヘッドサイクルを作り出す為のフリップフロッ
プ２５に入力する。このフリップフロップ２５にはタイ
ミングデコーダ７１７から出力するタイミング信号Ｔ，
とタイミングカウンタ１６から出力するクロックφ１と
のアンド信号が読み込みクロックとして供給され、その
出力はヘッドサイクル信号ＳＯとしてインストラクショ
ンデコーダ１５に入力している。５ 次に上記マイクロ
命令出力制御方式の動作について説明する。The coincidence output of this coincidence circuit is input to one input terminal of the AND circuit 241 of the clock generation circuit 24 for creating the read timing of the address register 13 and the head cycle of processing. A signal M is applied from the instruction decoder 15 to the other input terminal of the AND circuit 241 via an inverter 242.
The output of 41 is passed through an OR circuit 243 to an AND circuit 244.
Input to one input terminal. Further, the signal M output from the instruction decoder 15 is also input to one input terminal of the AND circuit 244 via the OR circuit 243. The timing signal T3 output from the timing decoder 17 is applied to the other input terminal of this AND circuit 244, and the output of the AND circuit 244 is sent to the address address via an AND circuit 245 to which the clock φ1 is applied to the other input terminal. The signal is applied to the register 13 as a read clock, and is also input to the flip-flop 25 for generating a head cycle. This flip-flop 25 receives a timing signal T output from a timing decoder 717,
An AND signal between the clock φ1 and the clock φ1 output from the timing counter 16 is supplied as a read clock, and its output is input to the instruction decoder 15 as a head cycle signal SO. 5 Next, the operation of the above microinstruction output control method will be explained.
いま第２図に示すようにモード信号Ｍ＝０であつて例え
ばＳＬ＝０，ＦＬ＝４つまり所定行の第０列から第４列
までを処理するマイクロステップにおいて、ヘッドサイ
クルＳ。のタイ０ミングち時にインストラクションデコ
ーダ１５の出力０２によりゲート回路Ｇ４が開く。そし
てこのゲート回路Ｇ４をＲＯＭｌｌから出力する信号Ｆ
Ｌが通りアドレスカウンタ１９をプリセットすると共に
ＲＡＭｌ２の列アドレスを指定する。これと同時にＲＯ
Ｍｌｌの信号Ｓｕがゲート回路Ｇ２を通りＲＡＭｌ２の
行アドレスを指定する。またこの間はＲＯＭｌｌのイン
ストラクション信号１ＮＳがインストラクションデコー
ダ１５でデコードされて制御信号蔀が発生しており、こ
の制御信号汀によりゲート回路Ｇ８は閉じＲＡＭｌ２に
は読出指令が入力されている。したがつてＲＡＭｌ２の
演算数を記憶しているレジスタが設けられている行の開
始列のデータが読み出されてバッファレジスタ２０に保
持されている。これと共にＲＯＭｌｌから出力する信号
ＦＬは一致回路２３に入力されるが、一致回路２３は未
だアドレスカウンタ１９の内容と一致しない為、一致出
力を発生しない。したがつてクロック発生回路２４のア
ンド回路２４１はゲートが閉じられ、オア回路２４３も
入力が゛゜０゛なのでその出力ぱ゜０゛となり、アンド
回路２４４の出力ぱ゜０゛である。そしてタイミングが
ｔ１からＴ２になると、ゲート回路Ｇ２が閉じゲート回
路Ｇ１が開かれることによりＲＯＭｌｌから出力する信
号ＦｔＪがＲＯＭｌ２の行アドレスを指定する。Now, as shown in FIG. 2, when the mode signal M=0, for example, SL=0, FL=4, that is, in a microstep for processing columns 0 to 4 of a predetermined row, a head cycle S is performed. At timing 0, the gate circuit G4 is opened by the output 02 of the instruction decoder 15. A signal F outputs this gate circuit G4 from ROMll.
L passes, presetting the address counter 19 and specifying the column address of RAM12. At the same time, RO
The signal Su of Mll passes through the gate circuit G2 and specifies the row address of RAMl2. During this period, the instruction signal 1NS of the ROM11 is decoded by the instruction decoder 15 to generate a control signal, and this control signal closes the gate circuit G8 and inputs the read command to the RAM12. Therefore, data in the starting column of the row in which the register storing the arithmetic operation numbers of RAM12 is provided is read out and held in the buffer register 20. At the same time, the signal FL output from the ROM 11 is input to the coincidence circuit 23, but since the coincidence circuit 23 does not yet match the contents of the address counter 19, it does not generate a coincidence output. Therefore, the gate of the AND circuit 241 of the clock generation circuit 24 is closed, and since the input of the OR circuit 243 is ``0'', its output power is 0'', and the output power of the AND circuit 244 is 0. When the timing changes from t1 to T2, the gate circuit G2 is closed and the gate circuit G1 is opened, so that the signal FtJ output from the ROM11 specifies the row address of the ROM12.
したがつてＲＡＭｌ２の被演算を記憶しているレジスタ
が設けられている行の開始列のデータが読み出されてバ
ッファレジスタ２１に保持されている。そしてタイミン
グがＴ２からＴ３になると、インストラクションデコー
ダ１５から制御出力ＳＢ，ＦＡが発生してゲート回路Ｇ
６，Ｇ７を開き、バッファレジスタ２０のデータとバッ
ファレジスタ２１のデータとが上記ゲート回路Ｇ６，Ｇ
７を通りアダー回路２２に導かれる。Therefore, the data in the starting column of the row in which the register storing the operand of RAM12 is provided is read out and held in the buffer register 21. When the timing changes from T2 to T3, control outputs SB and FA are generated from the instruction decoder 15 and the gate circuit G
6 and G7 are opened, and the data in the buffer register 20 and the data in the buffer register 21 are transferred to the gate circuits G6 and G7.
7 and is led to the adder circuit 22.
このアダー回路２２の加算一結果はＲＡＭｌ２に入力さ
れる。このときインストラクションデコーダ１５のＡＦ
出力はゲート回路Ｇ８に印加され、ゲート回路Ｇ８はＴ
３のタイミングてＲＡＭｌ２に書込指令を与えている。
そしてこのときＲＡＭｌ２は被演算数データレジスタの
行！の開始列のアドレスが指定されているので、このア
ドレスに前記加算結果が書込れている。即ちＲＡＭｌ２
のＦ行の被演算数を記憶するレジスタおよびＳ行の演算
数を記憶するレジスタが例えば第３図に示すように１晰
よりなりそれぞれｚ図示するような数が最初に記憶され
ていたものとすれば、前記したＭ＝０のときのヘッドサ
イクルＳＯにおいて、信号ＳＬ＝０により指定された０
桁目の数３，６がそれぞれち及びちのタイミングで読み
出され、その加算がアダー回路２２でＴ３のタイミング
で行われ、加算結果９がＴ３のタイミングでＦの桁目に
書き込まれる。The addition result of this adder circuit 22 is input to RAM12. At this time, the AF of the instruction decoder 15
The output is applied to the gate circuit G8, and the gate circuit G8 is
A write command is given to RAMl2 at timing 3.
At this time, RAMl2 is the row of the operand data register! Since the address of the start column is specified, the addition result is written to this address. That is, RAMl2
Assume that the register for storing the operands in the F row and the register for storing the operands in the S row are, for example, 1 lucid as shown in FIG. 3, and the numbers shown in the Z diagram are initially stored. Then, in the head cycle SO when M=0 mentioned above, the 0 specified by the signal SL=0
Digit numbers 3 and 6 are read out at different timings, the adder circuit 22 performs the addition at timing T3, and the addition result 9 is written to the F digit at timing T3.
この一連の動作が終了すると、アドレスカウンタ１９は
歩進し、カウント出力は０から１に変わる。When this series of operations is completed, the address counter 19 increments and the count output changes from 0 to 1.
この時、インストラクションデコーダ１５の出力０２，
０３によりゲート回路Ｇ４は閉じゲート回路Ｇ５は開か
れる。したがつてアドレスカウンタ１９のカウント出力
がＲＡＭｌ２の列アドレスを指定し、この列アドレスは
以前のアドレスよりも１つ上のアドレスとなる。しかし
て、上記と同様な動作がタイミングクロックＴｌ，ｔ２
，ちにおいて行われる。このような動作は、アドレスカ
ウンタ１９のカーウント出力がＲＯＭｌｌの出力信号Ｆ
Ｌに一致するまで同一マイクロステップ内のサイクル毎
に行われる。At this time, the output 02 of the instruction decoder 15,
03, the gate circuit G4 is closed and the gate circuit G5 is opened. Therefore, the count output of address counter 19 specifies the column address of RAM12, and this column address is one address higher than the previous address. Therefore, the same operation as above occurs at the timing clocks Tl, t2.
, will be held later. In such an operation, the count output of the address counter 19 is the output signal F of the ROMll.
This is performed every cycle within the same microstep until L is reached.
したがつて第３図に示すようにアドレスカウンタ１９出
力によりＦ，Ｓ行の各レジスタの１桁目が指定されるサ
イクルでは２＋５の演算が行Ｊわれて結果数７がＦ行に
書き込まれ、以下のサイクルでは２桁目で１＋４＝５、
３桁目て３＋Ｏ＝３、４桁目で０＋０＝０の演算、書き
込みが行われる。ところで上記４桁目をアドレスカウン
タ１９のカウント出力が指定するようになるサイクルに
おいては、カウント出力４が最終列指定ビットＦＬ＝４
に一致するので一致回路２３から一致出力が発生する。Therefore, as shown in FIG. 3, in the cycle in which the first digit of each register in the F and S rows is specified by the output of the address counter 19, an operation of 2+5 is performed and the result number 7 is written in the F row. In the following cycle, 1+4=5 in the second digit,
The third digit is calculated and written as 3+O=3, and the fourth digit is 0+0=0. By the way, in the cycle in which the count output of the address counter 19 specifies the fourth digit, the count output 4 is the final column designation bit FL=4.
Since it matches, the match circuit 23 generates a match output.
このためクロック発生回路２４においてはアンド回路２
４にはインバータ２４２からモード設定信号Ｍ゛０゛の
反転出力“゜１゛および一致回路２３から一致出力゜゛
１゛が入力されるのでアンド出力゜′Ｆ３が発生する。
このアンド出力゜゜１゛はオア回路２４３を通りアンド
回路２４４に導かれる。したがつてアンド回路２４４は
Ｔ３のタイミングでアンド出力″Ｒ３を発生し、このア
ンド出力４′Ｒ３はアンド回路２４５でクロックφ１と
のアンド条件によりクロックφＲＯＭＡとなつてアドレ
スレジスタ１３へ印加されＲＯＭｌｌからバスラインｇ
を介して出力する自己の次アドレスを読み込ませる。こ
のアドレスレジスタ１３のデータはアドレスデコーダ１
４によりデコードされ、このデコード出力によりＲＯＭ
ｌｌのアドレスを変えて次のマイクロステップに移動さ
せる。また前記クロック発生回路２４のアンド回路２４
４のアンド出力″ｒ′はデイレードフリツプフロツプ２
５にちφ１のタイミングで読込まれ、次のｔ１のタイミ
ングでヘッドサイクルＳ。信号を発生する。前述したよ
うにＲＯＭｌｌのアドレスが変わり次のマイクロステッ
プが第２図に示すようにＭ＝１，ＳＬ＝ＦＬであつて例
えばＳし＝Ｆし＝９であつたとする。Therefore, in the clock generation circuit 24, the AND circuit 2
4 receives the inverted output "1" of the mode setting signal M00 from the inverter 242 and the coincidence output "1" from the match circuit 23, so that an AND output "F3" is generated.
This AND output ゜゜1゛ passes through an OR circuit 243 and is led to an AND circuit 244. Therefore, the AND circuit 244 generates the AND output "R3" at the timing of T3, and this AND output 4'R3 is applied to the address register 13 as the clock φROMA by the AND condition with the clock φ1 in the AND circuit 245, and is applied from the ROMll. bus line g
Reads its own next address to be output via . The data in this address register 13 is sent to the address decoder 1.
4, and the ROM is decoded by this decoded output.
Change the address of ll and move to the next microstep. Also, the AND circuit 24 of the clock generation circuit 24
The AND output ``r'' of 4 is the delayed flip-flop 2.
5, it is read at the timing of φ1, and the head cycle S occurs at the next timing of t1. Generate a signal. Assume that the address of ROM 11 changes as described above and the next microstep is M=1, SL=FL, and, for example, S=F=9, as shown in FIG.
このマイクロステップにおいてヘッドサイクルＳ。では
ｔ１のタイミング時にゲート回路Ｇ２が開いて信号Ｓｕ
がＲＡＭｌ２の行アドレスを指定する。これと共にイン
ストラクションデコーダ１５の出力０２によりゲート回
路Ｇ４が開いて信号ＳＬがＲＡＭｌ２の列アドレスを指
定し、ＲＡｒ！４１２の演算数を記憶しているレジスタ
の９桁目ＳＬ＝９からちのタイミングで読み出されたデ
ータがバッファレジスタ２０に記憶される。次にＴ２の
タイミングになるとゲート回路Ｇ２は閉じゲート回路Ｇ
１が開いて信号ＦｕがＲＡＭｌ２の行アドレスを指定す
る。これと共にインストラクションデコーダ１５の出力
によりゲート回路Ｇ４が閉じてゲート回路Ｇ３が開き、
信号ＦＬがＲＡＭｌ２の列アドレスを指定する。したが
つてＲＡＭｌ２の被演算数を記憶しているレジスタの９
桁目ＦＬ．＝９から読み出されたデータがバッファレジ
スタ２１に記憶される。そしてちのタイミングにおいて
前述したＭ＝０のマイクロステップの各サイクルにおけ
ると同様に加算および書き込みが行われる。即ち演算数
データレジスタおよび被演算数データレジスタの各９桁
目のデータ３，５同志が加算され、第３図に示すように
結果数８がＦ行の被演算数を記憶するレジスタに書き込
まれる。また上記マイクロステップではモード設定信号
Ｍ＝“゜１゛がクロック発生回路２４のオア回路２４３
を通りアンド回路２４４に印加されていることによつて
ちのタイミングアンド回路２４４にアンド出力゛゜１゛
が発生してこのアンド出力゛゜１゛はアンド回路２４５
でクロックφ１とのアンド条件によりクロックφＲＯＭ
Ａとなつて前述したＭ＝０のマイクロステップの最終の
マイクロサイクルにおけると同様にＲＯＭｌｌのアドレ
ス指定を変えてマイクロステップを進ませるようになる
。In this microstep, the head cycle S. Then, at the timing t1, the gate circuit G2 opens and the signal Su
specifies the row address of RAM12. At the same time, the gate circuit G4 is opened by the output 02 of the instruction decoder 15, the signal SL specifies the column address of the RAM12, and the RAr! The data read out at the timing after the 9th digit SL=9 of the register storing the number of operations 412 is stored in the buffer register 20. Next, at timing T2, gate circuit G2 closes and gate circuit G
1 is opened and signal Fu specifies the row address of RAM12. At the same time, the output of the instruction decoder 15 closes the gate circuit G4 and opens the gate circuit G3.
Signal FL specifies the column address of RAM12. Therefore, 9 of the register storing the operand in RAMl2
Digit FL. The data read from =9 is stored in the buffer register 21. Then, at the next timing, addition and writing are performed in the same manner as in each cycle of the microstep with M=0 described above. That is, the data 3 and 5 in the 9th digit of the operand data register and the operand data register are added together, and as shown in FIG. 3, the result number 8 is written to the register that stores the operand in row F. . In addition, in the above microstep, the mode setting signal M="゜1゛ is the OR circuit 243 of the clock generation circuit 24.
As a result of the voltage being applied to the AND circuit 244 through
By AND condition with clock φ1, clock φROM
A, the addressing of ROM 11 is changed and the microstep proceeds in the same manner as in the final microcycle of the microstep with M=0 described above.
したがつて上記のようにＳＬ＝ＦＬなるマイクロステッ
プはヘッドサイクルＳＯだけで終了する。なお、上記実
施例では記憶装置としてＲＡＭを用いて説明しているが
、本発明は、ＲＡＭに限られることなく、マトリクス形
式の記憶装置であれば幅広く適用し得るものである。Therefore, as described above, the microstep where SL=FL is completed with just the head cycle SO. Note that although the above embodiment has been described using a RAM as a storage device, the present invention is not limited to a RAM and can be widely applied to any matrix type storage device.
また、上記実施例ではＴｌ，ｔ２，ｔ３の３つのタイミ
ングにより読み出し、演算／書き込みの各動作を行なわ
せているが、このタイミングには限定されない。Further, in the above embodiment, the read and arithmetic/write operations are performed at three timings, Tl, t2, and t3, but the timing is not limited to these.
要は、本発明の要旨を逸脱しない範囲で種々変形が可能
である。以上詳細に説明した如く、本発明によるマイク
ロ命令出力制御方式によれば、マイクロ命令によつて、
単一の桁（列）あるいは連続した複数桁（列）を指定出
来るようにし、且つ上記指定された桁（列）の処理が終
了した時点でＲＯＭの次アドレスを読み込ませるように
ＲＯＭのアドレスレジスタの読み込みクロックを発生さ
せることによつて、演算等の処理に要する時間は必要最
小限と門することが出来、また、処理桁の指定に柔軟性
があることによりマイクロ命令の数も減少させることが
出来る等種々の利点を有する。In short, various modifications can be made without departing from the gist of the present invention. As explained in detail above, according to the microinstruction output control method according to the present invention, by microinstructions,
The ROM address register is configured so that a single digit (column) or multiple consecutive digits (column) can be specified, and the next address of the ROM is read when the processing of the specified digit (column) is completed. By generating a read clock, the time required for processing such as arithmetic operations can be kept to the minimum necessary, and the number of microinstructions can also be reduced by providing flexibility in specifying processing digits. It has various advantages such as being able to
第１図は本発明に係るマイクロ命令出力制御方式の一実
施例を示すブロックダイヤグラム、第２図は第１図の動
作を説明するための出力状態図、第３図は第１図のＲＡ
Ｍ内のレジスタのデータを説明するために示す図である
。１１・・・ＲＯＭｌｌ２・・・ＲＡＭｌｌ３・・・アド
レスレ５ジスタ、１９・・・アドレスカウンタ、２３・
・・一致回路、２４・・・クロック発生回路。FIG. 1 is a block diagram showing an embodiment of the microinstruction output control method according to the present invention, FIG. 2 is an output state diagram for explaining the operation of FIG. 1, and FIG. 3 is a block diagram showing the RA of FIG.
FIG. 3 is a diagram shown to explain data in registers in M. FIG. 11... ROMll2... RAMll3... Address register 5 register, 19... Address counter, 23...
... Matching circuit, 24... Clock generation circuit.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4799076AJPS6047612B2 (en) | 1976-04-27 | 1976-04-27 | Microinstruction output control method |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4799076AJPS6047612B2 (en) | 1976-04-27 | 1976-04-27 | Microinstruction output control method |
| Publication Number | Publication Date |
|---|---|
| JPS52130542A JPS52130542A (en) | 1977-11-01 |
| JPS6047612B2true JPS6047612B2 (en) | 1985-10-22 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4799076AExpiredJPS6047612B2 (en) | 1976-04-27 | 1976-04-27 | Microinstruction output control method |
| Country | Link |
|---|---|
| JP (1) | JPS6047612B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559552A (en)* | 1978-10-30 | 1980-05-06 | Omron Tateisi Electronics Co | Electronic computer |
| FR2509892B1 (en)* | 1981-07-16 | 1986-05-09 | Ampex | SELECTIVE COMPLEMENTATION DATA MEMORY AND METHOD OF USING SUCH A MEMORY |
| JPS5926617U (en)* | 1982-08-12 | 1984-02-18 | 山本光学株式会社 | Lenses for goggles, etc. |
| JPS5945548A (en)* | 1982-09-07 | 1984-03-14 | Nec Corp | Method and device for generating address of bit map memory |
| Publication number | Publication date |
|---|---|
| JPS52130542A (en) | 1977-11-01 |
| Publication | Publication Date | Title |
|---|---|---|
| JPH0346850B2 (en) | ||
| JPH05108341A (en) | Micro Processor | |
| JPS6047612B2 (en) | Microinstruction output control method | |
| EP0226991B1 (en) | Data-processing device | |
| US5021990A (en) | Output pulse generating apparatus | |
| EP0256134B1 (en) | Central processing unit | |
| JPS5532270A (en) | Read control circuit for memory unit | |
| US4723258A (en) | Counter circuit | |
| ES457282A1 (en) | IMPROVEMENTS IN PROGRAMMABLE SEQUENTIAL LOGICS. | |
| JPS5932819B2 (en) | address control device | |
| JP2715524B2 (en) | Timer circuit | |
| JPS63251825A (en) | Control system for real time timer | |
| JPS626253B2 (en) | ||
| JPS6111493B2 (en) | ||
| JPS60218146A (en) | Storage device address control system | |
| JPH0792902A (en) | Programmable controller | |
| JPS6238942A (en) | Microprogram controller | |
| JPH0531170B2 (en) | ||
| JPH0158528B2 (en) | ||
| JPH04326426A (en) | Instruction decoding circuit | |
| JPS6127770B2 (en) | ||
| JPH0658629B2 (en) | Data processing device | |
| JPH055133B2 (en) | ||
| JPS6198444A (en) | Control memory system | |
| JPS6131487B2 (en) |