【発明の詳細な説明】〔発明の属する技術分野〕本発明は高度に集積された集積回路を（以下ＩＣという
）を実装し、かつ放熱効率の良好な超小型リードレスチ
ップキャリアに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to an ultra-small leadless chip carrier that mounts highly integrated circuits (hereinafter referred to as ICs) and has good heat dissipation efficiency.
リードレスチップキャリアとしては、従来から文献（“
Ｃｈｉｐ Ｃａｒｒｉｅｒｓ −Ｔｈｅｉｒ Ａｐｐｌ
ｉｃａｔｉｏｎ ａｎｄＦｕｔｕｒｅ Ｄｉｒｅｃｔｉ
ｏｎ” 、Ｔ、ｌ（，５ｔａｆｆｏｒｄ ＩＥＥＥ Ｔ
ｒａｎｓ−ａｃｔｉｏｎ ｏｎ ＣＩＩＭＴ ｖｏｌ
ＣＩＩＭＴ−４，ｎｏ、２ Ｊｕｎｅ １９８１１９８
ペ一ジ第７図）のものが知られている。As a leadless chip carrier, the literature (“
Chip Carriers-Their Appl
cation andFuture Directi
on” ,T,l(,5tafford IEEE T
rans-action on CIIMT vol.
CIIMT-4, no, 2 June 1981198
7) is known.
従来、この種のリードチップキャリアは第１図に示すよ
うにサブストレート１のキャビティ内にチップ２をフェ
イスアップ状態で接着し、チップ２の端子５をワイアポ
ンディングパッド６に接続し、カバー３を接着した構造
のものであった。この場合、ＩＣチップ２のそれぞれの
端子５はポンディングパッド６からサブストレート１内
の配線を経由してサブストレート１の側面に設けられた
それぞれの外部端子４に接続されている。Conventionally, as shown in FIG. 1, this type of lead chip carrier has a chip 2 bonded face-up inside a cavity of a substrate 1, a terminal 5 of the chip 2 connected to a wire bonding pad 6, and a cover 3 It was constructed by gluing together. In this case, each terminal 5 of the IC chip 2 is connected from a bonding pad 6 to each external terminal 4 provided on the side surface of the substrate 1 via wiring within the substrate 1.
このような構造の場合、つぎのような２つの欠点があっ
た。すなわちその１つはサブストレート１の四周の各辺
から外部端子を取り出しているためＩＣチップ２の端子
数が増加するに伴って各辺の外部端子４の数も増加し、
したがって、−辺の長さが増大し、サブストレート１の
形状が大きくなることである。Such a structure has the following two drawbacks. That is, one of them is that external terminals are taken out from each side of the four circumferences of the substrate 1, so as the number of terminals of the IC chip 2 increases, the number of external terminals 4 on each side also increases.
Therefore, the length of the negative side increases and the shape of the substrate 1 becomes larger.
その２としては、ＩＣチップ２がサブストレート１に接
着されているため、ＩＣチップ２の発生する熱の大部分
はサブストレート１の底を伝わり、アップキャリアの接
続される母基板側から放熱される構造である。したがっ
てＩＣチップ２の集積度が上って発熱量が多くなった場
合には、チップ２の冷却が不十分となることがあった。Second, since the IC chip 2 is bonded to the substrate 1, most of the heat generated by the IC chip 2 is transmitted through the bottom of the substrate 1, and is dissipated from the mother board side to which the up carrier is connected. It has a structure that allows Therefore, when the degree of integration of the IC chip 2 increases and the amount of heat generated increases, cooling of the chip 2 may become insufficient.
本発明の目的は、リードレスチップキャリアにおいて外
部接続端子パッドをその底面に格子状に配列し、かつＩ
Ｃチップ本体をカバー側に接着した構造とすることによ
り、多数の端子を有し、かつ発熱量の大きい高度に集積
化されたＩＣチップを収容することのできる高端子密度
で超小型であり、かつ放熱効率のよいリードレスチップ
キャリアを提供することにある。An object of the present invention is to arrange external connection terminal pads in a grid pattern on the bottom surface of a leadless chip carrier, and to
By having a structure in which the C-chip body is bonded to the cover side, it is ultra-compact and has a high terminal density that can accommodate highly integrated IC chips that have a large number of terminals and generate a large amount of heat. Another object of the present invention is to provide a leadless chip carrier with good heat dissipation efficiency.
本発明によるリードレスチップキャリアは、基板表面に
形成されたＩＣチップのリードをボンディング接続する
だめの複数個のポンディングパッドと、裏面に形成され
た格子状配列の端子パッドと、これらのポンディングパ
ッドと端子パッドのそれぞれを接続するための配線およ
びヴイアボール配線とを内部に含むザブストレートと、
上記サブストレートの側面全体を覆い、かつ四辺の側面
において接着されたライザと、上記ザブストレートの表
面を覆いかつ上記ライザの四辺において接着されたカバ
ーと、上記カバー内部において本体をカバーの内面に接
着され、かつリードを上記サブストレート表面のポンデ
ィングパッドに接続されたＩＣチップとから構成される
。The leadless chip carrier according to the present invention has a plurality of bonding pads formed on the surface of the substrate for bonding the leads of the IC chip, terminal pads arranged in a lattice pattern formed on the back surface, and a plurality of bonding pads for bonding the leads of the IC chip formed on the surface of the substrate. a substraight that includes wiring and via ball wiring for connecting each of the pads and the terminal pad;
A riser that covers the entire side surface of the substrate and is bonded to the four sides of the substrate, a cover that covers the surface of the substrate and is bonded to the four sides of the riser, and a main body that is bonded to the inner surface of the cover inside the cover. and an IC chip with leads connected to bonding pads on the surface of the substrate.
本発明について図面を参照して詳細に説明する。The present invention will be explained in detail with reference to the drawings.
第２図は本発明に係る実施例を示す図であり、７はセラ
ミックザブストレート、８はＩＣチップ、９はライザ、
１０は端子パッド、１１はＩＣリード、１２はポンディ
ングパッド、１３はチップ端子、１４はライザ接着剤、
１５はチップ接着剤、１６はヴイアボール配線、１７は
接続配線、１８はカバー、１９はカバー接着剤である。FIG. 2 is a diagram showing an embodiment according to the present invention, in which 7 is a ceramic substrate, 8 is an IC chip, 9 is a riser,
10 is a terminal pad, 11 is an IC lead, 12 is a bonding pad, 13 is a chip terminal, 14 is a riser adhesive,
15 is a chip adhesive, 16 is a via ball wiring, 17 is a connection wiring, 18 is a cover, and 19 is a cover adhesive.
第２図において、セラミックサブストレート７の表面に
ＩＣの端子数と等しい複数個のポンディングパッド１２
が形成されており、このそれぞれのポンディングパッド
にＩＣチップ８のＩＣリード１１がボンディング接続さ
れている。In FIG. 2, a plurality of bonding pads 12 equal to the number of terminals of the IC are provided on the surface of the ceramic substrate 7.
are formed, and the IC leads 11 of the IC chip 8 are bonded to the respective bonding pads.
また、それぞれのポンディングパッド１２にはセラミッ
クザブストレート７の表面に形成された複数個の接続配
線Ｉ７がそれぞれ接続されており、さらに、接続配線１
７のそれぞれは、セラミックサブストレート７内に形成
されたそれぞれのヴイアボール配線１６を経由してセラ
ミックサブストレート７の裏面に形成された端子パッド
１０にそれぞれ接続されている。Further, a plurality of connection wirings I7 formed on the surface of the ceramic substrate 7 are connected to each of the bonding pads 12, and furthermore, a plurality of connection wirings I7 are connected to each of the bonding pads 12.
7 are respectively connected to terminal pads 10 formed on the back surface of the ceramic substrate 7 via respective via ball wirings 16 formed within the ceramic substrate 7.
第３図は上記セラミックサブストレート７の表面の配線
を示す図であり、第４図は同じく裏面の端子パッドの配
線を示すもので、第３図のようにポンディングパッド１
２はそれぞれ接続配線１７を介してヴイアホール配線１
６に接続され、さらにヴイアホール配線１６のそれぞれ
はサブストレート７内を貫通して裏面の端子パッド１０
のそれぞれに接続される。3 is a diagram showing the wiring on the front surface of the ceramic substrate 7, and FIG. 4 is a diagram showing the wiring of the terminal pad on the back surface.As shown in FIG.
2 is connected to the via hole wiring 1 via the connection wiring 17, respectively.
6, and each of the via hole wirings 16 passes through the substrate 7 and connects to the terminal pad 10 on the back side.
connected to each of the
以上の説明より明らかなようにＩＣチ・ノブ８の全端子
は、サブストレート７の裏面の格子状に配列された端子
バンド−０に外部接続のために取り出されているので、
多数の端子を高密度に取り出すことができる。As is clear from the above explanation, all the terminals of the IC chip knob 8 are taken out for external connection to the terminal band 0 arranged in a grid on the back side of the substrate 7.
A large number of terminals can be taken out at high density.
この理由について以下に説明する。まず、第１図に示す
ような従来のチップキャリアでは、外部端子４はチップ
キャリアの四辺に配置されているため、例えば８０ビン
の端子を持つＩＣチップを収容し、かつ端子４の各々の
間隔を１ｍｍにとると、サブストレート１の一辺は最低
でも０（＋ １ ） Ｘ １ ｍｍ＝２１ｍｍの長さが必要で
ある。この場合の端子密度ば８０ビン／２１″″′Ｘ
２１” ＝ ０．１８ピン／ｍｍ”となり、一般的なＩ
Ｃチップの端子密度より低い値のものとなる。The reason for this will be explained below. First, in the conventional chip carrier shown in FIG. 1, the external terminals 4 are arranged on the four sides of the chip carrier. If 1 mm is taken, then one side of the substrate 1 must have a minimum length of 0 (+ 1 ) x 1 mm = 21 mm. In this case, the terminal density is 80 bins/21'''''X
21" = 0.18 pin/mm", which is the general I
The terminal density is lower than that of the C chip.
これに対して、本発明に係るチップキャリアでは、第２
図に示すように外部端子パッド１０ば格子状に配列され
ているので端子１０のそれぞれの間隔を従来のものと同
様に１ｍｍにとると、格子状配列の一辺の寸法は（ＥＴ１区ツー１ピア Ｘ ｌｍｍ＝ ８ｍｍとなり、
最も外側のパッドとサブストレートの縁との間隔を両側
で１．５ｍｍずつ取ったとしても、ザブストレートの一
辺の大きさは１１ｍｍでよいことになり、したがって端
子密度は８０ピン／１１１１１″Ｘｌｌ″″、＝０．６６ピン／
ｍｍ”となり、従来のチップキャリアに比べて３倍以上
の高密度に端子を形成することができる。On the other hand, in the chip carrier according to the present invention, the second
As shown in the figure, the external terminal pads 10 are arranged in a lattice pattern, so if the interval between the terminals 10 is set to 1 mm as in the conventional case, the dimension of one side of the lattice pattern is (ET 1 section to 1 peer). X lmm=8mm,
Even if the distance between the outermost pad and the edge of the substrate is 1.5mm on each side, the size of one side of the substrate needs to be 11mm, so the terminal density is 80 pins/11111"Xll" ″, = 0.66 pin/
mm", making it possible to form terminals at a density more than three times that of conventional chip carriers.
第５図は、本実施例を用いたＩＣチップのリードの形状
を示す図である。従来の場合ＩＣチップ８のリード１１
はＩＣチップをサブストレート上に固定した後に、例え
ば金ワイアを用いてＩＣチップのそれぞれの端子１３お
よびサブストレートの端子パッドのそれぞれを順次ボン
ディング接続していたが、本実施例の場合はあらかじめ
ＩＣチップ８のそれぞれの端子１３に接続されている。FIG. 5 is a diagram showing the shape of the leads of the IC chip using this example. In the conventional case, lead 11 of IC chip 8
In this example, each terminal 13 of the IC chip and each terminal pad of the substrate were sequentially bonded using, for example, gold wire after the IC chip was fixed on the substrate. It is connected to each terminal 13 of the chip 8.
リード１１は写真に用いる３５ｍｍフィルムと同様なス
プロケットホールを有するフィルム上に銅箔をはりつけ
、これをフォトリンゲラフン−により露光、現像ならび
にエツチングすることによって得られる。このようにし
て一工程でフィルム上に形成されたリード１１ば、金メ
ッキを施された後、周知のＴＡＢ（Ｔａｐｅ Ａｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術により、ＩＣチ・７
プ８上のそれぞれの端子１３に一括ボンディング接続さ
れた後に、リード１１を支えていたフィルムを切り離し
て、第５図に示すようなＴＡＢリード付きのＩＣチップ
が得られる。The lead 11 is obtained by gluing a copper foil onto a film having sprocket holes similar to 35 mm film used in photography, and exposing, developing, and etching the copper foil using a photoringerfon. The leads 11 formed on the film in one step in this way are gold plated and then processed using the well-known TAB (Tape Auto).
IC chip 7
After the leads 11 are collectively bonded and connected to the respective terminals 13 on the tab 8, the film supporting the leads 11 is separated to obtain an IC chip with TAB leads as shown in FIG.
第６図は本実施例に用いられるライザを示す図である。FIG. 6 is a diagram showing a riser used in this embodiment.
第７図は本実施例に用いられるカバーを天地転倒させて
示した説明図で、４分の１断面をあられしている。カバ
ー１８の下面には、ＩＣチップ８の本体を接着するだめ
の接着剤１５があらかじめ塗布されている。この接着剤
には定められた温度を一定時間印加することにより固化
するような熱伝導性の良好な樹脂接着剤が使用されてい
る。−例として銀フィラー導伝性エポキシ系接着剤を使
用し、約１５０℃の温度を３０分間印加して固化するも
のがある。FIG. 7 is an explanatory view showing the cover used in this embodiment turned upside down, and a quarter cross section is shown. An adhesive 15 for bonding the main body of the IC chip 8 is applied in advance to the lower surface of the cover 18. This adhesive uses a resin adhesive with good thermal conductivity that solidifies by applying a predetermined temperature for a certain period of time. - For example, a silver filler conductive epoxy adhesive is used and solidified by applying a temperature of about 150° C. for 30 minutes.
さて、再び第２図を参照すると、第２図に示すように本
発明に係るチップキャリアでは、ＩＣチップ８のリード
１１ばセラミックザブストレート７上のそれぞれのボン
ディングパソド１２にボンディングされ、さらにＩＣチ
ップ８の本体ば、カバー１８の下面に固着されて、ライ
ザ９の内部におさめられる。このような構造は以下に述
べるような工法を用いることによって可能となっている
。すなわち、＋ｌ） セラミックサブストレート７の四辺を覆うよう
にライザ９をかぶせセラミックサブストレート７の四辺
の側面を接着剤１４にて接着する。この接着は、例えば
周知のろうイ」けにより行うことができる。セラミック
サブストレート７の形成に際しては、あらかじめ四辺の
側面にタングステンペーストの印刷を施した後適当な温
度で焼成し、その後、ニッケルメッキ処理をする。Now, referring to FIG. 2 again, in the chip carrier according to the present invention, as shown in FIG. The main body of the chip 8 is fixed to the lower surface of the cover 18 and housed inside the riser 9. Such a structure is made possible by using the construction method described below. That is, +l) The riser 9 is placed so as to cover the four sides of the ceramic substrate 7, and the four sides of the ceramic substrate 7 are bonded with the adhesive 14. This adhesion can be performed, for example, by a well-known soldering method. When forming the ceramic substrate 7, tungsten paste is first printed on the four sides, then fired at an appropriate temperature, and then nickel plated.
このようにして処理したセラミックサブストレート７の
四辺の外側面を覆うように前記ライザ９をかぶせ、この
合わせ部分に治具を用いて銀ろうまたは銀銅ろうにて所
定の温度と時間にてセラミックザブストレート７とライ
ザ９との接着が完了する。The above-mentioned riser 9 is placed so as to cover the outer surfaces of the four sides of the ceramic substrate 7 treated in this way, and the mating portion is heated with silver solder or silver-copper solder at a predetermined temperature and time using a jig. The adhesion between the substrate straight 7 and the riser 9 is completed.
（り セラミックサブストレート７の上に上記のような
あらかじめリード１１の全てが接続されたＩＣチップ８
をフェースダウンの状態で置き、リード１１とポンディ
ングパッド１２のそれぞれの位置を合わせる。(The IC chip 8 has all of the leads 11 connected in advance to the ceramic substrate 7.
is placed face down, and the respective positions of the lead 11 and the bonding pad 12 are aligned.
（３１１Ｃリード１１とポンディングパッド１２を一括
ボンディングする。(The 311C lead 11 and the bonding pad 12 are bonded together.
（４）カバー１８のチップ接着剤１５をＩ’Ｃチップ８
の実装面に乗せ、接着剤１５とＩＣチップ本体とを接触
させる。(4) Apply the chip adhesive 15 of the cover 18 to the I'C chip 8.
The IC chip body is placed on the mounting surface of the IC chip, and the adhesive 15 is brought into contact with the IC chip body.
（５） これを例えば約１５０℃の温度で３０分印加し
て、接着剤Ｉ５を固化しカバー１８とＩＣチップ８の接
着を行う。(5) This is applied at a temperature of, for example, about 150° C. for 30 minutes to solidify the adhesive I5 and bond the cover 18 and the IC chip 8 together.
（６） ライザ９とカバー１８との接触部にエポキシ系
接着剤を塗布し、例えば約１５０°Ｃの温度で９０分間
印加し相互の接着を行う。本実施例ではライザ９とカバ
ー１８との接着をエポキシ系接着剤にて行っているが、
ライザ９およびカバー１８の材質をセラミックサブスト
レート７と熱膨張係数がほぼ同一で、高熱特性に優れた
銅タングステンまたは銅モリブデンなどの金属材料のも
のを用いれば溶接により実現することができる。このよ
うにしてリードレスチップキャリアの組立てが完了する
。(6) Apply an epoxy adhesive to the contact portion between the riser 9 and the cover 18, and apply the adhesive at a temperature of, for example, about 150° C. for 90 minutes to bond them together. In this embodiment, the riser 9 and cover 18 are bonded using epoxy adhesive.
If the material of the riser 9 and the cover 18 is a metal material such as copper tungsten or copper molybdenum, which has almost the same coefficient of thermal expansion as the ceramic substrate 7 and has excellent high thermal properties, it can be realized by welding. In this way, assembly of the leadless chip carrier is completed.
本発明には、以上説明したようにリードレスチップキャ
リアにおいてサブストレートの裏面に外部接続端子パッ
ドを格子状に配列し、かつＩＣチップ本体を熱伝導性の
良好なカバー側に接着した構造を取ることにより、端子
密度が増大しかつ放熱効率が向上するので、超高集積化
されたＩＣチップを超小型のキャリアに実装できるとい
う効果がある。As explained above, the present invention has a structure in which external connection terminal pads are arranged in a grid pattern on the back surface of the substrate in a leadless chip carrier, and the IC chip body is bonded to the cover side with good thermal conductivity. This increases terminal density and improves heat dissipation efficiency, which has the effect of allowing ultra-highly integrated IC chips to be mounted on ultra-small carriers.
第１図は従来のチップキャリアを示す斜視図。第２図は本発明実施例のリードレスチップキャリアの断
面図。第３図は本実施例のサブストレートの表面図。第４図は第３図のサブストレート裏面図。第５図は本実施例によるＩＣチップのリード接続状態図
。第６図は本実施例のリードレスチップキャリアのライザ
の斜視図。第７図は本実施例によるリードレスチップキャリアのカ
バーの天地転倒した場合の斜視図。■・・・従来型のサブストレート、２・・・ＩＣチップ
、３・・・従来型のカバー、４・・・従来型の外部端子
、５・・・チップ端子、６・・・従来型のポンディング
パッド、７・・・セラミックサブストレート、８・・・
ＩＣチップ、９・・・ライザ、１０・・・端子バッド、
１１・・・ＩＣリード、１２・・・ポンディングパッド
、１３・・・チップ端子、１４・・・ライザ接着剤、１
５・・・チップ接着剤、１Ｇ・・・ヴイアボール配＆Ｌ
１７・・・接続配線、１８・・・カバー、１９・・・
カバー接着剤。特許出願人 日本電気株式会社代理人 弁理士 井 出 直 孝１６蔦 ３ 図FIG. 1 is a perspective view showing a conventional chip carrier. FIG. 2 is a sectional view of a leadless chip carrier according to an embodiment of the present invention. FIG. 3 is a surface view of the substrate of this example. Figure 4 is a back view of the substrate in Figure 3. FIG. 5 is a diagram showing the lead connection state of the IC chip according to this embodiment. FIG. 6 is a perspective view of the riser of the leadless chip carrier of this embodiment. FIG. 7 is a perspective view of the cover of the leadless chip carrier according to this embodiment when it is turned upside down. ■... Conventional substrate, 2... IC chip, 3... Conventional cover, 4... Conventional external terminal, 5... Chip terminal, 6... Conventional type Ponding pad, 7... Ceramic substrate, 8...
IC chip, 9...riser, 10...terminal pad,
11... IC lead, 12... Bonding pad, 13... Chip terminal, 14... Riser adhesive, 1
5...Chip adhesive, 1G...Viaball arrangement &L
17... Connection wiring, 18... Cover, 19...
cover adhesive. Patent applicant NEC Corporation Representative Patent attorney Nao Takashi Ide 16 Tsuta 3 Figure
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7381384AJPS60217641A (en) | 1984-04-12 | 1984-04-12 | Integrated circuit device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7381384AJPS60217641A (en) | 1984-04-12 | 1984-04-12 | Integrated circuit device |
| Publication Number | Publication Date |
|---|---|
| JPS60217641Atrue JPS60217641A (en) | 1985-10-31 |
| JPH0357619B2 JPH0357619B2 (en) | 1991-09-02 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7381384AGrantedJPS60217641A (en) | 1984-04-12 | 1984-04-12 | Integrated circuit device |
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| US7291910B2 (en) | 1990-09-24 | 2007-11-06 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
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