【発明の詳細な説明】〔発明の技術分野〕本発明は制御信号電圧によって発振周波数を変えること
の出来る電圧制御発振器に係り、特に制御信号がディジ
タル信号である電圧制御発振器に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a voltage controlled oscillator whose oscillation frequency can be changed by a control signal voltage, and particularly to a voltage controlled oscillator whose control signal is a digital signal.
従来、ＮＴＳＣ信号をディジタ次化するサンプリング信
号の周波数及び位相を、サブキャリア周波数である力２
−バースト信号に位相同期するためのディジタル形位相
同期回路の中の電圧制御水晶発振器や、温度補償水晶発
振器の高精度化のためのディジタル制御形の水晶発振器
は、ディジタル制御信号をディジタルアナログ変換して
得たアナログ信号電圧によって発振周波数が変化するア
ナログ形の電圧制御水晶発振器を用いるのが一般的であ
った。これに対して、ディジタルアナログ変換せずに、
ディジタル制御信号で直接に発振周波数を変えることの
出来るディジタル形電圧制御水晶発振器が宇野武彦他著
「ｓｗ−ｃアレイを用いたディジタル制御ＣＭＯ８水晶
発振回路」（昭和５８年度電子通信学会総合全国大会
講演番号６４９）で提案されている０このディジタル形
電圧制御水晶発振器の概略の回路図を第１図に示す。第
１図においてＣＭＯ８インバータ１０の入力と出力の間
に水晶振動子１１及び抵抗１２が並列に接続され、ＣＭ
Ｏ８インバータ１００入力端子にはコンデンサ１３，１
４．ノ５，１６の一方の端子が、出力端子にはコンタク
ｆｚｖ、１ｇ、１９，２゜の一方の端子が接続されてい
る。コンデンサ１：Ｉ、１４．１５の他方の端子はＣＭ
ＯＳスイッチ２１，２２．２３を介して接地され、コン
タクｆｌｌ、１８．１９の他方の端子線ＣＭＯＳスイッ
チ２４，２５．２６を介して接地され、コンデンサ１６
．２０の他方の端子は直接に接地されている。そして、
ＣＭＯＳスイッチ２１゜２２．２３はそれぞれ制御入力
端子Ｊ ７ ＊ Ｊ ８ ＊２９から入力されるディジ
タル信号によってＣＭＯＳインバータ３０，３１．３２
を介して駆動され、ＣＭＯＳスイッチ２４，２５．２６
はそれぞれ制御入力端子３Ｂ、３４．３５から入力され
るディジタル信号によってＣＭＯＳインバータ３６，３
７．３８を介して駆動される。ＣＭＯＳインバータ１０
の出力はＣＭＯＳインバータ３９を介して出力される。Conventionally, the frequency and phase of a sampling signal for digitizing an NTSC signal are set to 2, which is the subcarrier frequency.
- Voltage-controlled crystal oscillators in digital phase-locked circuits for phase synchronization with burst signals and digitally-controlled crystal oscillators for increasing the accuracy of temperature-compensated crystal oscillators convert digital control signals into digital-to-analog converters. It was common to use an analog type voltage-controlled crystal oscillator whose oscillation frequency changes depending on the analog signal voltage obtained from the oscillator. On the other hand, without digital-to-analog conversion,
A digital voltage-controlled crystal oscillator whose oscillation frequency can be directly changed by a digital control signal was introduced in Takehiko Uno et al.'s ``Digital Controlled CMO8 Crystal Oscillator Circuit Using SW-C Array'' (1983 National Conference of the Institute of Electronics and Communication Engineers).
A schematic circuit diagram of this digital voltage controlled crystal oscillator proposed in Lecture No. 649) is shown in FIG. In FIG. 1, a crystal oscillator 11 and a resistor 12 are connected in parallel between the input and output of a CMO8 inverter 10,
A capacitor 13,1 is connected to the O8 inverter 100 input terminal.
4. One terminal of contacts fzv, 1g, 19, 2° is connected to the output terminal. Capacitor 1: I, the other terminal of 14.15 is CM
It is grounded through the OS switches 21, 22.23, the other terminal line of the contactors flll and 18.19 is grounded through the CMOS switch 24, 25.26, and the capacitor 16
．． The other terminal of 20 is directly grounded. and,
The CMOS switches 21, 22, and 23 respectively control the CMOS inverters 30, 31, and 32 by digital signals input from the control input terminals J7*J8*29.
is driven through the CMOS switches 24, 25, 26
are CMOS inverters 36 and 3 by digital signals input from control input terminals 3B and 34.35, respectively.
Driven through 7.38. CMOS inverter 10
The output is outputted via the CMOS inverter 39.
このように接続された従来のディジタル形電圧制御水晶
発振器は制御入力端子２ｆｉ、２Ｂ、２９．３Ｂ、３４
．３５より入力されるディジタル信号によってＣＭＯＳ
スイッチ２１，２２．２Ｂ、２４．２６．２６を開閉し
て、ＣＭＯＳインバータ１０の入力及び出力と接地間の
コンデンサの容量を変えることによって発振周波数を変
えている。すなわち、例えはコンタクｆｌＪＩの容量を
Ｃ０とし、コンタクｆｌ？の容量をＣＯ／２１コンデン
サー４の容量を００４１コンデ７ｆ１ｇの容量を００／
２ｊ。The conventional digital voltage controlled crystal oscillator connected in this way has control input terminals 2fi, 2B, 29.3B, 34
．． CMOS by the digital signal input from 35
The oscillation frequency is changed by opening and closing the switches 21, 22.2B, 24, 26, and 26 to change the capacitance of the capacitor between the input and output of the CMOS inverter 10 and ground. That is, for example, if the capacity of contact flJI is C0, contact fl? The capacity of CO/21 The capacity of capacitor 4 is 0041 The capacity of condenser 7f1g is 00/
2j.
コンデンサー５の容量をＣＯ／２４．コンデンサ１９の
容量を ”／’２ｓとすれば制御入力端子２７の入力を
最上位桁として順に制御入力端子３３゜２Ｂ、３４，２
９．３６をそれぞれ第２乃至第６位の桁とするディジタ
ル符号を制御入力端子に加えれば入力されたディジタル
符号によって、インバーター０の出力の発振周波数がデ
ィジタル的に変化することになる。しかしながら、第１
図の従来のディジタル形電圧制御発振器には次の様な欠
点がある０発振周波数を変化させるために切換えるコン
デンサー３，１４，１５及び１１，１８．１９Ｃ）容量
紘上記ノ！ ５ Ｋ ｃＯ／２ｎ（ｎは０，１，２．・
・・）であるがｎが大きくなるとコンデンサの容量に要
求される精度が非常に厳しくなる。逆に言えばコンデン
サの容量の誤差によって制御信号に対する発振周波数の
直線性が決定され、この直線性を良くすることは容易で
ないという欠点がある。The capacitance of capacitor 5 is CO/24. If the capacitance of the capacitor 19 is ``/'2s, the input of the control input terminal 27 is the most significant digit, and the input terminals 33゜2B, 34, 2 are input in order.
If a digital code with 9.36 as the second to sixth digits is applied to the control input terminal, the oscillation frequency of the output of inverter 0 will be changed digitally depending on the input digital code. However, the first
The conventional digital type voltage controlled oscillator shown in the figure has the following drawbacks: Capacitors 3, 14, 15 and 11, 18.19C) Capacitors 3, 14, 15 and 11, 18.19C) Capacitors 3, 14, 15 and 11, 18. 5 K cO/2n (n is 0, 1, 2.・
) However, as n becomes larger, the precision required for the capacitance of the capacitor becomes extremely strict. Conversely, there is a drawback that the linearity of the oscillation frequency with respect to the control signal is determined by the error in the capacitance of the capacitor, and it is not easy to improve this linearity.
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは制御信号に対する直線性の良いデ
ィジタル形電圧制御発振器を提供することにある。The present invention has been made in consideration of these circumstances, and its purpose is to provide a digital voltage controlled oscillator that exhibits good linearity with respect to control signals.
本発明線、水晶発振回路の発振周波数を変化させるため
の容量素子をスイッチング素子により選択的に発振回路
に接続可能にし、このスイッチング素子を、発振周波数
を可変制御するためのディジタル制御信号に応じたパル
ス信号列によって時分割で開閉制御することＫより制御
信号に対する直線性のよいディジタル形電圧制御発振器
を得るものである。In the present invention, a capacitive element for changing the oscillation frequency of a crystal oscillation circuit can be selectively connected to the oscillation circuit by a switching element, and the switching element can be connected to the oscillation circuit in response to a digital control signal for variable control of the oscillation frequency. By controlling the opening and closing in a time-division manner using a pulse signal train, a digital voltage controlled oscillator with good linearity with respect to the control signal can be obtained.
このような本発明によれば、周波数を変化させるための
コンデンサが少なくて済み、また精度もあまり必要とし
ないのでＩＣ化するのに適しているという利点がある。According to the present invention, the number of capacitors for changing the frequency is small, and accuracy is not required, so it is suitable for IC implementation.
また、コンデンサの容量を水晶発振器の出力を用いて時
分割で変化させることができるので直線性は発振周波数
の安定度によって決まるので、水晶発振器の場合は非常
に良いという利点もある。In addition, since the capacitance of the capacitor can be changed in a time division manner using the output of the crystal oscillator, linearity is determined by the stability of the oscillation frequency, so a crystal oscillator has the advantage of being very good.
以下、図面を参照して本発明の一実施例を説明する。第
２図は本発明の一実施例であるディジタル形電圧制御水
晶発振器の概略の回路図であり、４０はＣＭＯＳインバ
ータ、４１は水晶振動子である。第２図のディジタル形
電圧制御水晶発振器は従来例の第１図のディジタル形電
圧制御水晶発振器と同様にＣＭＯＳインバータ４０の入
力と出力との間に並列に接続された水晶振動子４ノと抵
抗４２、及び０ＭＯ８インバータ４０の入力に一方の端
子が接続され、他方の端子がＣＭＯＳスイッチ４３を介
して接地されているコンタクｆ４４及び他方の端子が直
接に接地されているコンデンサ４５と０ＭＯ８インバー
タ４０の出力と接地間に接続されたコンデンサ４６とに
よって構成されている。この水晶発振器の発振周波数は
ＣＭＯＳスイッチ４３をバイナリレートマルチプライヤ
４８からＣＭＯＳインバータ４７を介して供給される駆
動信号により開閉し、コンデンサ４４をＣＭＯＳインバ
ータ４０の入力と接地間に接続するか切り離すかを制御
することによって変えることができる。バイナリレート
マルチプライヤ４８ｔｄＮピツトのカウンタおよびゲー
ト回路からなり、クロック信号として例えばＣＭＯＳイ
ンバータ４０の出力である水晶発振器の出力が入力端子
に供給されるとともに、制御信号としてＮピントのディ
ジタル信号がＮ本の制御信号線４９を介して制御端子に
供給され、出力としてＮビットのカウンタの１周期間に
前記制御信号に応じて異なった個数のパルス出力を発生
する。Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a schematic circuit diagram of a digital voltage controlled crystal oscillator which is an embodiment of the present invention, in which 40 is a CMOS inverter and 41 is a crystal resonator. The digital voltage controlled crystal oscillator shown in FIG. 2 is similar to the conventional digital voltage controlled crystal oscillator shown in FIG. 42, and a contactor f44 whose one terminal is connected to the input of the 0MO8 inverter 40 and whose other terminal is grounded via the CMOS switch 43, and a capacitor 45 and the 0MO8 inverter 40 whose other terminal is directly grounded. It consists of a capacitor 46 connected between the output and ground. The oscillation frequency of this crystal oscillator is determined by opening and closing the CMOS switch 43 by a drive signal supplied from the binary rate multiplier 48 via the CMOS inverter 47, and by connecting or disconnecting the capacitor 44 between the input of the CMOS inverter 40 and ground. It can be changed by controlling. The binary rate multiplier consists of a counter and a gate circuit of 48 tdN pins, and the output of a crystal oscillator, which is the output of the CMOS inverter 40, is supplied as a clock signal to the input terminal, and the digital signal of N pins is supplied as a control signal to the input terminal. It is supplied to a control terminal via a control signal line 49, and generates a different number of pulse outputs during one cycle of the N-bit counter as an output depending on the control signal.
第３図はこのようなバイナリレートマルチプライヤ４８
の具体的構成の一例を示すものである。図においてフリ
ップフロップ（ＦＦ）ｓｚ１〜５２４ は４ピツトのカ
ウンタを構成しており、入力端子５４より供給されるク
ロック信号をカウントし、その出力をＮＡＮＤゲート５
６１〜６６４に供給している。ＮＡＮＤゲート５６ノ
にはＦＦ５２ノ のＱ＋ 出力が供給され、ＮＡＮＤゲ
ート５６２ にはＦＦ５２１のも 出力およびＦＦ５２
２のＱ！ 出力が供給される。また、ＮＡＮＤゲート５
６３ にはＦＦ５２１の毘 出力、ＦＦ５２２の４２出
力およびＦＦ５２３のＱ、出力が供給され、ＮＡＮＤゲ
ート５６４ にはＦＦ５２１の毘 出力、ＦＦ５２２の
４！ 出力、ＦＦ５２３の＝３ 出力およびＦＦ５２４
のＱ、出力が供給される。一方これらＮＡＮＤゲート５
６１〜５６４ にはそれぞれ制御信号４９を介して４ビ
ツトの制御信号が供給される０ＮＡＮＤゲート５６１〜
５６４ の出力Ｎ、〜Ｎ４はＮＡＮＤゲート５８に供給
され、その出力Ｎ。Figure 3 shows such a binary rate multiplier 48.
This shows an example of a specific configuration. In the figure, flip-flops (FF) sz1 to sz524 constitute a 4-pit counter, which counts the clock signal supplied from the input terminal 54 and sends its output to the NAND gate 5.
61 to 664. NAND gate 56
is supplied with the Q+ output of FF52, and the output of FF521 and the output of FF52 are supplied to the NAND gate 562.
2 Q! Output is supplied. Also, NAND gate 5
63 is supplied with the output of FF521, the 42 output of FF522, and the Q output of FF523, and the NAND gate 564 is supplied with the output of FF521 and the 4! output of FF522. Output, FF523=3 Output and FF524
Q, the output is supplied. On the other hand, these NAND gates 5
0NAND gates 561 to 564 are supplied with a 4-bit control signal via the control signal 49, respectively.
The outputs N, ~N4 of 564 are supplied to a NAND gate 58, whose output N.
は出力端子６０に出力される。なお、ここでは４ピツト
構成を示したが、同様の構成によりＮビット構成をとる
こともできる。is output to the output terminal 60. Although a 4-pit configuration is shown here, an N-bit configuration can also be adopted using a similar configuration.
次に第４図の動作波形図を参照してこのバイナリレート
マルチプライヤの動作を説明する。Next, the operation of this binary rate multiplier will be explained with reference to the operational waveform diagram of FIG.
入力端子６４に第２図（ａ）に示すような周期Ｔ。A period T as shown in FIG. 2(a) is applied to the input terminal 64.
（７）りｏツクパルスが供給されると、カウンタを構成
するＦＦ６２１〜５２４ の各出力Ｑ、〜Ｑ４は第２図
（ｂ）の如くなる。一方、制御信号として例えば“００
１１＃（＝３）の信号がＮＡＮＤゲート６６１〜６６４
に供給されたとすると、ＮＡＮＤゲ−）５６１〜５６
４ の各出力Ｎ、〜Ｎ、は第２図（ｃ）の如くなる。そ
の結果、ＮＡＮＤゲート５８の出力Ｎ、はＭ２図（ｄ）
の如くなり、結局カウント１周期Ｔｏ （＝２” Ｔ、
）に３個のパルス出力（パルス幅Ｔｔ）が発生する。(7) When the low clock pulse is supplied, the outputs Q, -Q4 of the FFs 621 to 524 forming the counter become as shown in FIG. 2(b). On the other hand, as a control signal, for example, “00
11# (=3) signal is sent to NAND gates 661 to 664
NAND game) 561-56
4, each output N, .about.N, is as shown in FIG. 2(c). As a result, the output N of the NAND gate 58 is shown in Fig. M2 (d).
As a result, one count period To (=2” T,
), three pulse outputs (pulse width Tt) are generated.
また仮に制御信号として例えば“００１０”（＝２）が
ＮＡＮＤゲート５６１〜６６４ に供給されたとすると
、ＮＡＮＤゲート５６４ の出力Ｎ４ は常に１″とな
るため、ＮＡＮＤグー ） ６ Ｊｕｌ：２個のパルス
を発生することになる。このように、バイナリレートマ
ルチプ２イヤｔｉ１カウント周期’ｒｅ （＝２ＮＴ１
）に制御信号に応じた異なる個数のパルスを発生する
。If, for example, "0010" (=2) is supplied as a control signal to the NAND gates 561 to 664, the output N4 of the NAND gate 564 will always be 1", so the Thus, the binary rate multiple 2year ti1 count period 're (=2NT1
) generates a different number of pulses depending on the control signal.
第２図に戻ってＣＭＯ８スイッチ４３祉バイナリレート
マルチプライヤ４８の出力によって開閉される。今、バ
イナリレートマルチプライヤ４８から１周期Ｔ０ にｎ
個のパルスが発生したとするとＣＭＯＳスイッチ４３は
１周期Ｔ、にｎＴ１期間だけスイッチを閉成し、コンデ
ンサ４４をＣＭＯＳインバータ４０の入力と接地間に接
続する。この場合、コンタクｆ４４が接続されるｎＴＩ
の期間と、コンタク？４４が接続されない’ｒ、−ｎ’
ｒ、の期間で発振器の発振周波数の変動が問題となるが
、水晶振動子４１の通過帯域は非常に狭いので２Ｎ が
水晶振動子４１のＱより小さければＣＭＯＳスイッチ４
３の開閉による周波数の変動は補間されて平均の周波数
で発振することになる。すなわち、コンタクｆ４４のＴ容量をＣ０とするとＣｏＸｆ の容量を常時ＣＭＯＳイ
ンバータ４ｏの入力と接地間に接続したと等価になる。Returning to FIG. 2, the CMO8 switch 43 is opened and closed by the output of the binary rate multiplier 48. Now, from the binary rate multiplier 48 to one period T0 n
Assuming that , pulses are generated, the CMOS switch 43 closes for a period of nT1 in one cycle T, and the capacitor 44 is connected between the input of the CMOS inverter 40 and ground. In this case, the nTI to which contact f44 is connected
period and contact? 44 is not connected 'r, -n'
Fluctuations in the oscillation frequency of the oscillator during the period r become a problem, but since the passband of the crystal resonator 41 is very narrow, if 2N is smaller than the Q of the crystal resonator 41, the CMOS switch 4
Frequency fluctuations due to the opening and closing of No. 3 are interpolated, resulting in oscillation at the average frequency. That is, if the T capacitance of the contactor f44 is C0, it is equivalent to connecting the capacitance of CoXf between the input of the CMOS inverter 4o and the ground at all times.
従って、制御信号の符号を変えることＫよって１周期Ｔ
、に対するスイッチ閉成時間ｎＴ１０割合工！を変える
ことにより、Ｏディジタル的に発振周波数を変えることが出来る。発振
器の出力はＣＭＯＳインバータ４０の出力をインバータ
５０を介して出力する。制御信号に対する発振周波数の
直線性は時分割でＣＭＯＳスイッチ４３を開閉するので
バイオリレートマルチプライヤ４８のクロック信号の変
動に依存するが、バイナリレートマルチプライヤ４８の
クロックは水晶発振器の出力であるＣＭＯＳインバータ
４０の出力であるので非常に安定で、従って直線性も非
常に良い。また、周波数を変化させるためのコンデンサ
４４は容量の精度は直線性に無関係で、更に第１図の場
合と異なり１個で良い。Therefore, by changing the sign of the control signal K, one period T
Switch closing time nT10 ratio for ,! By changing O, the oscillation frequency can be changed digitally. The output of the oscillator is the output of the CMOS inverter 40 via the inverter 50. The linearity of the oscillation frequency with respect to the control signal depends on the fluctuation of the clock signal of the biorelate multiplier 48 since the CMOS switch 43 is opened and closed in a time-division manner, but the clock of the binary rate multiplier 48 is a CMOS inverter that is the output of a crystal oscillator. 40, it is very stable and therefore has very good linearity. Further, the precision of the capacitance of the capacitor 44 for changing the frequency is unrelated to the linearity, and unlike the case of FIG. 1, only one capacitor 44 is required.
以上説明したように、本発明の一実施例である第２囚の
ディジタル形電圧制御水晶発振器では、水晶発振器自身
の出力をクロック信号とするバイナリレートマルチプラ
イヤを制御信号によって制御して、その出力で水晶発振
器の発振周波数を変化させるコンデンサの接続を開閉す
ることにより、制御信号に対する発振周波数の直線性が
非常によいと言う利点がある。また、周波数を変化させ
るだめのコンデンサの数を少なく出来、ＩＣ化に適して
いるという利点もある０尚、本発明は上記実施例に限定されるものではない。上
記実施例ではＣＭＯＳインバータを使った水晶発振器に
ついて説明したが、他の形の水晶発振回路を使った水晶
発振器にも適用出来ることは勿論であり、水晶振動子で
はなく、他の振動子やＬＣ共振回路を使った発振器に４
適用出来る。また、第２図の実施例ではコンデンサ４４
およびＣＭＯＳスイッチ４３を発振器の入力側だけに設
けたが特性の対称性を得るために第５図に示すように出
力側にも設け、バイナリレートマルチプライヤ４８から
の信号で同時に開閉してもよい。また実施例ではバイナ
リレートマルチグライヤを１個だけ使用したが、第６図
に示すようにバイオリレートマルチプライヤを２個使っ
て上位桁と下位桁とで２個のＣＭＯＳスイッチ４３．４
３’と２個のコンデンサ４４゜４４′でコンデンサの容
量に重みをつけて行っても良いことは勿論である。更に
また第２図の実施例ではバイナリレートマルチプライヤ
は水晶発振器自身の出力をクロック信号として入力した
が別の安定なりロック発振器からのクロック信号を入力
することもできる。また第２図の実施例ではコンデンサ
の接続を開閉するためにディジタル制御信号に応じた個
数のパルスを発生するバイナリレートマルチプライヤを
用いた場合を示したが、ディジタル制御信号に応じてパ
ルス幅の異なるパルスを発生するような回路を用するこ
ともできる。第７図はそのよう々回路の一例を示すも゛
ので、クロック信号をカウントするカクンタ６１、ディ
ジタル制御信号がプリセットされるレジスタ６２、カク
ンタ６Ｉとレジスタ６２のカクント値の一致を検出する
一致検出回路６３、カウンタ６ノのカクント値がオール
０”００００” Ｋなったことを検出する検出回路６４
およびこの検出回路６４の出力にょリセットされ、一致
検出回路６３の出力によりリセットされるンリップフロ
ップ（ＦＦ）回路６５から構成されている。カウンタ６
ノが” ｏ ｏ ｏ ｏ”のときにＦＦ回路６５がセッ
トされ、その後カウンタ６ノがカウントアツプし、その
値がレジスタ６２にプリセットされている値、例えば“
００１１”に一致したときにＦＦ回路６５がリセットさ
れる。クロック信号の周期をＴ、とすると、この場合Ｆ
Ｆ回路６６から発生するパルスのパルス幅は３Ｔ、とな
る。同様にレジスタ６２にプリセットされる値が００１
０”であればＦＦ回路６５の出力パルス幅は２Ｔ。As explained above, in the second digital type voltage controlled crystal oscillator which is an embodiment of the present invention, the binary rate multiplier which uses the output of the crystal oscillator itself as a clock signal is controlled by the control signal, and its output By opening and closing the connection of the capacitor that changes the oscillation frequency of the crystal oscillator, there is an advantage that the linearity of the oscillation frequency with respect to the control signal is very good. Further, there is an advantage that the number of capacitors for changing the frequency can be reduced, making it suitable for IC implementation.The present invention is not limited to the above-mentioned embodiments. In the above embodiment, a crystal oscillator using a CMOS inverter was explained, but it is of course applicable to a crystal oscillator using other types of crystal oscillation circuits. 4 for an oscillator using a resonant circuit
Can be applied. In the embodiment shown in FIG. 2, the capacitor 44
Although the CMOS switch 43 is provided only on the input side of the oscillator, in order to obtain symmetry of characteristics, it may also be provided on the output side as shown in FIG. 5 and opened and closed simultaneously by the signal from the binary rate multiplier 48. . In addition, although only one binary rate multiplier was used in the embodiment, two CMOS switches 43.
Of course, the capacitance of the capacitor 3' and the two capacitors 44 and 44' may be weighted. Furthermore, although in the embodiment of FIG. 2 the binary rate multiplier inputs the output of the crystal oscillator itself as the clock signal, it may also input the clock signal from another stable lock oscillator. Furthermore, in the embodiment shown in Fig. 2, a binary rate multiplier that generates the number of pulses according to the digital control signal is used to open and close the connection of the capacitor. It is also possible to use circuits that generate different pulses. FIG. 7 shows an example of such a circuit, which includes a kakunta 61 that counts clock signals, a register 62 to which digital control signals are preset, and a coincidence detection circuit that detects a match between the kakunta values of the kakunta 6I and the register 62. 63. Detection circuit 64 that detects that the kakunto value of counter 6 has become all 0"0000"K.
and an flip-flop (FF) circuit 65 which is reset by the output of the detection circuit 64 and reset by the output of the coincidence detection circuit 63. counter 6
When the value is "o o o o", the FF circuit 65 is set, and then the counter 6 counts up, and the value becomes the value preset in the register 62, for example, "
0011'', the FF circuit 65 is reset.If the period of the clock signal is T, in this case, F
The pulse width of the pulse generated from the F circuit 66 is 3T. Similarly, the value preset in register 62 is 001.
0'', the output pulse width of the FF circuit 65 is 2T.
となり、ディジタル制御信号に応じて出力パルス幅が異
なることになる。従ってバイナリレートマルチプライヤ
を用いた場合と同様な作用をなすことは明らかであり、
第２図の実施例のみならず、第５図、第６図の実施例の
バイナリレートマルチプライヤに代えて用いることもで
きる。要するに、本発明はその要旨を逸脱しない範囲で
種々変形して実施することができる。Therefore, the output pulse width differs depending on the digital control signal. Therefore, it is clear that it has the same effect as using a binary rate multiplier,
It can be used in place of the binary rate multiplier not only in the embodiment shown in FIG. 2 but also in the embodiments shown in FIGS. 5 and 6. In short, the present invention can be implemented with various modifications without departing from the gist thereof.
第１図は従来のディジタル形電圧制御水晶発振器の回路
図、第２図は本発明の一実施例を示す図、第３図はバイ
ナリレートマルチプライヤの一例を示す図、第４図はそ
の動作波形図、第５図および第６図はそれぞれ本発明の
他の実施例を示す図、第７図はディジタル制御信号に応
じたパルス幅の出力を発生する回路を示す図である０１０．３０，３１．３２，３６，３７．３Ｂ。３９．４０，４７．５０・・・ＣＭＯＳインバータ、Ｉ
Ｉ 、４１°°・水晶振動子、１２．４２・・・抵抗、
１３〜１６．１７〜２０，４４，４５．４６・・・コン
デンサ、２１，２２，２３，２４，２５゜２６＊ ４３
・・・ＣＭＯＳスイッチ、４８・°・バイナリレートマ
ルチプライヤ。代理人 弁理士 則 近 憲 佑 （ほか１名）第１図第２図１（→−ト第５図ｑグ第６図第７図Figure 1 is a circuit diagram of a conventional digital voltage controlled crystal oscillator, Figure 2 is a diagram showing an embodiment of the present invention, Figure 3 is a diagram showing an example of a binary rate multiplier, and Figure 4 is its operation. Waveform diagrams, FIGS. 5 and 6 are diagrams showing other embodiments of the present invention, respectively, and FIG. 7 is a diagram showing a circuit that generates an output with a pulse width according to a digital control signal.0 10.30 , 31.32, 36, 37.3B. 39.40, 47.50...CMOS inverter, I
I, 41°°・Crystal oscillator, 12.42...Resistance,
13~16.17~20,44,45.46...Capacitor, 21,22,23,24,25°26*43
...CMOS switch, 48° binary rate multiplier. Agent Patent Attorney Kensuke Chika (and 1 other person) Figure 1 Figure 2 Figure 1 (→-Figure 5 q Figure 6 Figure 7
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057309AJPS60201724A (en) | 1984-03-27 | 1984-03-27 | Digital voltage controlled oscillator |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057309AJPS60201724A (en) | 1984-03-27 | 1984-03-27 | Digital voltage controlled oscillator |
| Publication Number | Publication Date |
|---|---|
| JPS60201724Atrue JPS60201724A (en) | 1985-10-12 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057309APendingJPS60201724A (en) | 1984-03-27 | 1984-03-27 | Digital voltage controlled oscillator |
| Country | Link |
|---|---|
| JP (1) | JPS60201724A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816894A (en)* | 1987-01-29 | 1989-03-28 | Seiko Instruments & Electronics Ltd. | Semiconductor variable capacitance element |
| JPH02203606A (en)* | 1988-06-30 | 1990-08-13 | Fujitsu Ltd | Voltage controlled oscillator |
| EP1517434A1 (en)* | 2003-09-19 | 2005-03-23 | Siemens Aktiengesellschaft | Frequency-stabilized oscillator circuit |
| JP2016129415A (en)* | 2010-05-28 | 2016-07-14 | マーベル ワールド トレード リミテッド | Method and device for drift compensation in pll |
| EP3217555A1 (en)* | 2016-03-07 | 2017-09-13 | Nxp B.V. | Data conversion |
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