【発明の詳細な説明】〔発明の利用分野〕本発明は各種装置の制御方法に係シ、特に複数の制御ユ
ニットから成る制御回路あるいは制御機構に関する。以
下の説明は論理回路によって行なうが、同様の考えは流
体制御装置、機構的な制御装置にも適用できる。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a method of controlling various devices, and particularly to a control circuit or control mechanism comprising a plurality of control units. Although the following explanation will be based on logic circuits, similar ideas can be applied to fluid control devices and mechanical control devices.
一般に装置を複数の機能ブロックで構成し、各ブロック
の機能やブロック間の結合を変えて多機能なものとする
ことができる。このとき各ブロックを正しいタイミング
で制御することが必要である。画像データの処理を例に
とって第１図を用いて説明する。図中、引用符号１は被
処理画像データを格納するメモリ、２は処理後画像デー
タを格納するメモリ、３．４は演算処理ブロックで、た
とえば順次切出した２次元局部データに対する係数行列
との積和処理や、 像処理などを行なうものである。画
像データの処理の途中の１ステツプをとると、例えば第
１図（ａ）のように画像メモリ１のデータを順次読出し
て演算処理ブロック３．４で加工し、その結果を画像メ
モリ２に格納するような処理がある。また別のステップ
の例では第１図（ｂ）のように画像メモリ２のデータを
順次読出して演算処理ブロック３で加工しその結果を画
像メモリ１に格納する。これらの処理を行なうためには
、画像メモリに対してはＸ１Ｙの２次元のアドレス値を
発生して供給したシ、演算回路に対しては初期値のセッ
トや出力値をサンプルホールドするなどの制御をタイミ
ングを正確に合わせる必要がある。各ブロックでは入出
力の間に遅延があり、後のブロックはどこの遅延を累積
した分だけ制御のタイミングを遅らせる必要がある。In general, a device is composed of a plurality of functional blocks, and by changing the functions of each block and the connections between the blocks, it is possible to make the device multifunctional. At this time, it is necessary to control each block at the correct timing. The processing of image data will be explained using FIG. 1 as an example. In the figure, reference numeral 1 is a memory for storing image data to be processed, 2 is a memory for storing processed image data, and 3.4 is an arithmetic processing block, for example, a multiplication of sequentially extracted two-dimensional local data with a coefficient matrix. It performs sum processing, image processing, etc. If one step is taken in the middle of image data processing, for example, as shown in FIG. There is a process to do this. In another example of steps, as shown in FIG. 1(b), the data in the image memory 2 is sequentially read out and processed in the arithmetic processing block 3, and the results are stored in the image memory 1. In order to perform these processes, it is necessary to generate and supply two-dimensional X1Y address values to the image memory, and control such as setting initial values and sample-holding output values to the arithmetic circuit. It is necessary to adjust the timing accurately. Each block has a delay between input and output, and subsequent blocks must delay control timing by the cumulative amount of delay.
このようにタイミングずれの制御のために第２図のよう
な装置の構成が考えられる。すなわち制御対象１．２．
３．４に対して、アドレスの制御ユニット５．６や演算
処理ブロックに対して細かい動作ステップを指示する制
御ユニット７．８などを有し、さらにこれらに起動のタ
イミングを与える上位制御ユニット９が有る構成となっ
ている。In order to control the timing deviation in this way, a device configuration as shown in FIG. 2 can be considered. That is, the controlled object 1.2.
3.4, it has an address control unit 5.6, a control unit 7.8 that instructs detailed operation steps to the arithmetic processing blocks, and an upper control unit 9 that gives startup timing to these. It has a certain configuration.
この上位制御ユニットを限定したシーケンスに対して専
用回路で構成することは可能であるが、機能の追加変更
が困難であシ装置毎に設計の手間を要する。Although it is possible to configure this upper control unit with a dedicated circuit for a limited sequence, it is difficult to add and change functions, and it requires time and effort to design each device.
マイクロプログラムによる制御の方法や、プログラマブ
ルシーケンサなどマイクロコンピュータを用いた方法な
ど、柔軟にシーケンスを組むことのできる方式があるが
、これらの方式では例えば画像処理のように制御対象自
身が高速の専用回路であるときには、クロック単位での
こまかなタイミングを制御することは困難である。There are methods that allow flexible sequence creation, such as control methods using microprograms and methods using microcomputers such as programmable sequencers, but in these methods, the control target itself is a high-speed dedicated circuit, such as in image processing. When this is the case, it is difficult to precisely control timing on a clock-by-clock basis.
本発明の目的は、多様なシーケンスを電子的に切換えて
共通に処理でき、かつ高速のクロック単位でのタイミン
グ制御もできる方式を提供し、さらにこの制御の方式を
実現する汎用の制御ユニットの構成方式を提供すること
にある。An object of the present invention is to provide a method that can electronically switch various sequences and process them in common, and also perform timing control in high-speed clock units, and furthermore, to provide a configuration of a general-purpose control unit that realizes this control method. The goal is to provide a method.
上記目的を達成するため本発明では、制御対象毎に設け
た複数の制御ユニットを直接結合し、タイミング共通信
号のやりとりによって高速の制御を実現することとした
。制御ユニットの内、あるものが起動元となシタイミン
グ共通信号を出力し、またあるものはタイミング共通信
号を入力し、それをもとに制御を行なう。これらの入出
力の切換や、制御上の周期、遅延などの設定は上位制御
ユニットから行なって多様な制御を実現することができ
る。In order to achieve the above object, the present invention directly connects a plurality of control units provided for each controlled object, and realizes high-speed control by exchanging common timing signals. Some of the control units output a timing common signal that is a starting source, and some input a timing common signal and perform control based on it. Switching of these inputs and outputs, and setting of control cycles, delays, etc., can be performed from a higher-level control unit to realize a variety of controls.
以下本発明の一実施例を第３図の装置構成図で説明する
。An embodiment of the present invention will be described below with reference to the apparatus configuration diagram shown in FIG.
図中１０−１．１０−３は装置を構成する被制御ブロッ
クであシ、本実施例では具体的には１０−１．１０−３
はデーターメモリであり一１１〇−２は演算処理ブロッ
クであるが、本発明の応用はこのような被制御ブロック
の種類、構成に限定されないのはもちろんのことである
。データメモリ１０−１は入力信号線１１−１からデー
タを取込み、記憶する。記憶されたデータを信号線１１
−２により外部に送り出すこともでき、あるいは演算処
理ブロック１０−２で加工して信号線１１−３によりデ
ータメモリ１０−３に送ることもできる。又データメモ
ＩＪＩＯ−３のデータを信号線１１−４により再び演算
処理ブロック１０−２で加工し、信号線１１−３によシ
データメモリ１〇−１に戻すこともできる。これらの信
号線１１−１〜１１−４はディジタル化した信号を表わ
す複数のビットに対応した本数の信号線とする。各プロ
、りには入力信号を切換えるための選択回路１０１−１
．１０１−２．１０１−３と出力レジスタ１０２−１．
１０２−２．１０２−３があり一上記の信号線と接続し
ている。選択回路の切換えは上位制御ユニット１４から
制御データバス１５を通じて指示される。。In the figure, 10-1 and 10-3 are controlled blocks constituting the device, and in this embodiment, specifically 10-1.10-3
is a data memory and 1110-2 is an arithmetic processing block, but it goes without saying that the application of the present invention is not limited to the type and configuration of such controlled blocks. Data memory 10-1 takes in data from input signal line 11-1 and stores it. The stored data is transferred to the signal line 11
-2, or it can be processed by the arithmetic processing block 10-2 and sent to the data memory 10-3 via the signal line 11-3. Further, the data in the data memory IJIO-3 can be processed again by the arithmetic processing block 10-2 via the signal line 11-4 and returned to the data memory 10-1 via the signal line 11-3. The number of signal lines 11-1 to 11-4 corresponds to a plurality of bits representing a digitized signal. A selection circuit 101-1 for switching input signals for each processor
．． 101-2.101-3 and output register 102-1.
102-2 and 102-3 are connected to the above signal line. Switching of the selection circuit is instructed from the higher-level control unit 14 via the control data bus 15. .
データメモリには記憶針１０３−１．１０３−３があり
、上記のような動作をするためには、メモリアドレス１
２−１．１２−３と書込みストローブ１３−１．１３−
３を必要とする。The data memory has memory hands 103-1 and 103-3, and in order to perform the above operation, memory address 1 must be set.
2-1.12-3 and write strobe 13-1.13-
Requires 3.
演算処理ブロックの例として周囲平均処理と微分処理と
を考えることとする。入力データを２（（ｊ＝１．２、
・・・、Ｎ）とすると周囲平均処理での出力はであり、微分処理での出力はＶｉ＝ （”ｉ＋１Ｚｉ ）である。そのため加減算器（ＡＬＵ）１０４、データラ
ッチ１０５．１０６、除算器１０７データ選択回路（Ｍ
ＰＸ）１０８があり、上位制御ユニット１４からの指示
に従って機能を切換る。すなわち周囲平均処理では加減
算器１０４を加算モードに、データ選択回路１０Ｂは加
減算器の出力を選択する。まずサイクルスタートパルス
１６によってデータラッチをＯにクリアする。入力信号
とデータラッチの内容は加減算器１０４で加算されその
結果はデータ選択器１０８を経由して戻り、次のクロッ
クでデータラッチ１０５に取込まれる。Let us consider surrounding average processing and differential processing as examples of arithmetic processing blocks. The input data is 2((j=1.2,
..., N), the output in the surrounding average processing is , and the output in the differential processing is Vi = ("i+1Zi). Therefore, the adder/subtracter (ALU) 104, data latch 105, 106, and divider 107 Data selection circuit (M
PX) 108, which switches functions according to instructions from the host control unit 14. That is, in the surrounding average processing, the adder/subtracter 104 is placed in the addition mode, and the data selection circuit 10B selects the output of the adder/subtracter. First, the data latch is cleared to O by the cycle start pulse 16. The input signal and the contents of the data latch are added by the adder/subtractor 104, and the result is returned via the data selector 108 and taken into the data latch 105 at the next clock.
以後このデータラッチの値と入力とが順次加算されに回
目の加算が行なわれると再びサイクルスタートパルス１
６によってデータラッチ１０５はＯとなシ同時に加算結
果はデータラッチ１０６に取込まれる。データ２ツチの
内容は除算回路１０７で除算を行ない商を出力ラッチパ
ルス１７−２のタイミングで出力ラッチ１０２−２に取
込まれる。After that, the value of this data latch and the input are sequentially added, and when the second addition is performed, the cycle start pulse 1 is generated again.
6, the data latch 105 becomes O, and at the same time, the addition result is taken into the data latch 106. The contents of the data 2 are divided by a division circuit 107, and the quotient is taken into the output latch 102-2 at the timing of the output latch pulse 17-2.
一方微分処理では加減算器１０４は減算モードとし、デ
ータ選択回路１０８は入力データを選択する。またデー
タラッチ１０５はとのときにはサイクルスタートパルス
１６によってデータを取込む。こうすると、データラッ
チ１０５にいつも１サイクル前の入力データが保持され
、加減算器１０４によって差分値がまり、結果は１サイ
クル毎にデータラッチ１０６に取込まれさらに除算回路
１０７で除算後出力ラッチパルス１７−２のタイミング
で出力ラッチ１０２−２に取込まれる。On the other hand, in the differential processing, the adder/subtractor 104 is set in subtraction mode, and the data selection circuit 108 selects input data. Further, the data latch 105 takes in data in response to the cycle start pulse 16 when the data latch 105 is activated. In this way, the data latch 105 always holds the input data from one cycle before, the adder/subtractor 104 adds the difference value, the result is taken into the data latch 106 every cycle, and the division circuit 107 divides the output latch pulse. The signal is taken into the output latch 102-2 at timing 17-2.
データメモリ１０−１．１０−３に夫々設けられた出力
ラッチ１０２−１．１０２−３に用いるラッチパルスが
１７−１．１７−３である。データメモリ１０−１は１
クロツクで読み書き可。The latch pulse 17-1.17-3 is used for the output latch 102-1.102-3 provided in the data memory 10-1.10-3, respectively. Data memory 10-1 is 1
Can be read and written with a clock.
１０−３は２クロツクで読み書き可とする。10-3 can be read and written in two clocks.
以上に述べたような処理を行なうためメモリアドレス信
号１２−１．１２−３、書込みストローブ１３−１．１
３−３．サイクルスタートパルス１６、出力ラッチパル
ス１７−１．１７−２．１７−３などの制御信号を必要
とするが、これらは各回路での遅延段数に応じて発生さ
せることが必要である。たとえばデータメモリ１０３−
１にアドレスを与えてから演算処理ブロックに至るには
、データラッチ１０２−１を通るため１クロツクの遅延
があり、また演算処理ブロックでは周囲平均処理の際に
は先頭のデータ入力からに段でデータラッチ１０７に結
果が取込まれさらに除算回路の動作のため２クロツクの
遅らせて出力ラッチ１０２−２に取込まれる。一方デー
タメモリ１０３−３ではアドレスを与えてＯから２クロ
ツク後に出力ラッチ１０２−３に読出しデータを取込む
。In order to perform the processing described above, memory address signals 12-1.12-3 and write strobes 13-1.1 are used.
3-3. Control signals such as a cycle start pulse 16 and an output latch pulse 17-1, 17-2, 17-3 are required, and these must be generated in accordance with the number of delay stages in each circuit. For example, data memory 103-
There is a one-clock delay from when the address is given to 1 to the arithmetic processing block because it passes through the data latch 102-1, and in the arithmetic processing block, there is a step from the first data input when performing surrounding average processing. The result is taken into the data latch 107, and is then taken into the output latch 102-2 with a delay of two clocks for the operation of the division circuit. On the other hand, in data memory 103-3, an address is given and two clocks after O, read data is taken into output latch 102-3.
演算処理ユニットでは入力信号間隔の２クロツクに１回
制御パルスを必要とし、先頭入力データ到着後２クロツ
クでデータラッチ１０５まで、４クロツクでデータラッ
チ１０６まで、６クロツクで出力ラッチ１０２−２まで
結果が現われる。The arithmetic processing unit requires a control pulse once every two clocks of the input signal interval, and after the arrival of the first input data, the result is sent to the data latch 105 in two clocks, to the data latch 106 in four clocks, and to the output latch 102-2 in six clocks. appears.
上記のよう表タイミングで必要な信号を発生させる必要
があシ、さらに上記以外にも多種の処理を行なわせるた
めには自由にタイミング関係を切換える必要があること
がわかる。It can be seen that it is necessary to generate the necessary signals at regular timings as described above, and furthermore, it is necessary to freely switch the timing relationship in order to perform various types of processing other than those described above.
本発明によるとの実施例においてはデータメモリ１０１
−１．１０１−３、演算処理ブロック１０２−２に対し
て１個づつの制御ユニッ）２０−１．２０−３．２０−
２を設は上記のタイミング信号を発生する。In an embodiment according to the invention data memory 101
-1.101-3, one control unit for each calculation processing block 102-2) 20-1.20-3.20-
2 generates the above timing signal.
時間の最小単位を刻む基本り・ロックはクロック発生回
路１８からクロック信号線１９を通じて各制御ブロック
や演算処理ブロックに供給される。A basic clock that ticks the minimum unit of time is supplied from a clock generation circuit 18 to each control block and arithmetic processing block through a clock signal line 19.
制御ユニット間で必要なタイミングの関係を持つために
タイミング共通信号線２３を設ける。そしてこの実施例
では各制御ユニットのタイミング出力端子２１−１．２
１−２．２１−３およびタイミング入力端子２２−１．
２２−２．２２−３は全てこのタイミング共通信号線２
３に接続する。A timing common signal line 23 is provided to maintain the necessary timing relationship between the control units. In this embodiment, the timing output terminal 21-1.2 of each control unit
1-2.21-3 and timing input terminal 22-1.
22-2 and 22-3 are all this timing common signal line 2
Connect to 3.
出力が１本の信号線に結合させるため、各制御ユニット
のタイミング出力端子２には上位制御ユニット１４から
指示できるスイッチが内側にあるようにする。とのスイ
ッチは電子的ガ論理回路では、−たとえばオープンコレ
クタの形を取ればよい。そして処理の流れに応じて、デ
ータの源となるブロックに対応する制御ユニットが起動
元となりマスタモードとしてタイミング出力端子からタ
イミング信号を出力する。他の制御ユニットはタイミン
グ出力端子は断状態としスレーブモードで動作すればよ
い。In order to connect the output to one signal line, the timing output terminal 2 of each control unit is provided with a switch inside thereof which can be instructed by the higher-level control unit 14. In electronic logic circuits, the switch may take the form of an open collector, for example. Then, in accordance with the flow of processing, the control unit corresponding to the block serving as the data source becomes the activation source and outputs a timing signal from the timing output terminal in master mode. The other control units may operate in slave mode with their timing output terminals turned off.
次に制御ユニット２０の一構成方法を第４図に示す、２
０１は可変遅延回路であり、タイミング入力端子から入
ったタイミング信号を指定されたクロック数だけ遅延さ
せるものである。２０２は遅延クロック数レジスタで制
御データ信号線１５の入力からつながり上位制御ユニッ
トから仕置の値を設定できる。２０３はＯ検出回路であ
り、２０２のレジスタの値が０１すなわち遅延なしの指
定を検出するものであり、検出した際には信号選択回路
２０４を入力端子２２側に切換えるとともに７リツプフ
ロツプ２０５を強制リセットし動作を抑制する。遅延の
指定がＯでないときには２２端子から信号が入るとＪＫ
フリップフロッグ２０５がＯＮとカリ、またカウンタ２
０６がクリア入力によって０となる。フリップフロップ
２０５がＯＮであるのでカウンタ２０６はカウント可状
態であシクロツク入力によってカウントを行なう。２０
７は比較器でありカウンタ２０６の値とレジスタ２０２
に指定された値とを比較し等しくなることを検出する。Next, one configuration method of the control unit 20 is shown in FIG.
01 is a variable delay circuit that delays a timing signal input from a timing input terminal by a specified number of clocks. 202 is a delay clock number register which is connected to the input of the control data signal line 15 and can set a finishing value from the upper control unit. 203 is an O detection circuit, which detects that the value of the register 202 is 01, that is, no delay is specified, and when detected, switches the signal selection circuit 204 to the input terminal 22 side and forcibly resets the 7 lip-flop 205. and suppress the movement. When the delay specification is not O, if a signal is input from terminal 22, it will be JK.
Flip frog 205 is ON and Cali, counter 2 again
06 becomes 0 by clear input. Since the flip-flop 205 is ON, the counter 206 is in a counting enabled state and counts according to the clock input. 20
7 is a comparator that compares the value of the counter 206 and the register 202.
Compares with the value specified in and detects equality.
この検出出力は遅延された信号としてデータ選択器２０
４を経由して出ていくとともにフリップフロップ２０５
をＯＦＦにさせカウンタ２０６の動作を停止させる。This detection output is sent to the data selector 20 as a delayed signal.
4 and goes out via flip-flop 205
is turned off to stop the operation of the counter 206.
２１０制御信号発生部である。遅延したタイミング信号
はＪＫフリップフロップ２１１をＯＮにし、論理 素子
２１２を経てカウンタ２１３をクリアする。以後カウン
タ２１３は基本クロック信号１９によってカウントを行
う。その出力値は、レジスタ２１４に指定された値と比
較器２１５で比較され等しくなったとき、タイミング出
力信号を送り出す。さらにレジスタ２１６に指定された
サイクル長と比較器２１７で比較され、等しい場合は、
出力制御指定レジスタ２１８の出力値と基本クロックに
よってゲート回路２１９でゲートをかけられて出力され
書込みストローブ１３あるいはサイクルスタートパルス
１６として利用される。また比較器２１７の出力は論理
刺ゲート２１２を経てカウンタ２１３をＯに戻し再びサ
イクルを繰返す。210 control signal generation section. The delayed timing signal turns on the JK flip-flop 211, passes through the logic element 212, and clears the counter 213. Thereafter, the counter 213 performs counting using the basic clock signal 19. The output value is compared with the value specified in the register 214 by a comparator 215, and when they are equal, a timing output signal is sent out. Furthermore, the cycle length specified in the register 216 is compared with the comparator 217, and if they are equal,
It is gated by a gate circuit 219 according to the output value of the output control designation register 218 and the basic clock, and is output and used as the write strobe 13 or the cycle start pulse 16. Further, the output of the comparator 217 passes through the logic gate 212, returns the counter 213 to O, and repeats the cycle again.
カウンタ２１３がＯＮで比較器２１７の出力が出たとき
は、論理積ゲート２２０を経て、カウンタ２２１を１カ
ウントアツプさせる。なおりウンタ２２１は遅延タイミ
ング信号によシ初期値を指定するレジスタ・２２２の内
容をロードしており、カウンタ２１３の１サイクル毎に
１カウント進むことになる。カウンタ２１３の値が最終
値としてレジスタ２２３にセットされた値と比較器２２
４で比較し、等しくなるとサイクル最軽を示す信号と論
理積がとれるタイミングにＪ、にフリップフロップ２１
１をリセットしカウントを停止する。また同時にリピー
ト指示レジスタ２２６に指定されたリピート指示がＯＮ
であるとゲート２２７を通りさらにゲート２２８で起動
コマンド指定レジスタ２２９の出力と論理和をとり、タ
イミング共通信号線への出力指示レジスタ２３０からの
信号によって制御されるスイッチ２３１を経由して出力
につながる。カウンタ２１３の内容は加算指定レジスタ
２４０がＯＮのときゲート２４１を通シ加算器２４２で
カウンタ２２１の内容と加算される。When the counter 213 is ON and the output of the comparator 217 is output, the counter 221 is incremented by 1 through the AND gate 220. The counter 221 is loaded with the contents of a register 222 that specifies an initial value based on the delayed timing signal, and advances by one count every cycle of the counter 213. The value of the counter 213 is the final value set in the register 223 and the comparator 22
4, and when they are equal, the flip-flop 21 is connected to J at the timing when it can be ANDed with the signal indicating the lightest cycle.
1 and stop counting. At the same time, the repeat instruction specified in the repeat instruction register 226 is turned ON.
If so, it passes through a gate 227 and is logically summed with the output of the start command specification register 229 at a gate 228, and is connected to the output via a switch 231 controlled by a signal from an output instruction register 230 to the timing common signal line. . The contents of the counter 213 are added to the contents of the counter 221 by the adder 242 through the gate 241 when the addition designation register 240 is ON.
これは前述の周囲平均処理のときに行なわれる。This is done during the above-mentioned surrounding averaging process.
レジスタ２４０がＯＦＦのときはカウンタ２２１の内容
が結果としてメモリアドレス１２として出力される。When register 240 is OFF, the contents of counter 221 are output as memory address 12 as a result.
以上説明したように、タイミング関係を規定する数値、
出力の制御などが全て上位制御ユニット１４から制御デ
ータバスを通じてセットされるようになっているため、
制御ユニットの置かれた所、処理の内容に応じてタイミ
ングの制御を変更することができる。As explained above, the numerical values that define the timing relationship,
Since all output control etc. are set from the upper control unit 14 through the control data bus,
Timing control can be changed depending on the location of the control unit and the content of the process.
制御ユニットの概略の設定方法は以下のようになる。可
変遅延回路２０１の遅延は起動元ブロックと被制御対象
ブロックとの間の遅延に合わせる。The general setting method for the control unit is as follows. The delay of the variable delay circuit 201 is adjusted to the delay between the activation source block and the controlled target block.
レジスタ２１６に指定するサイクル長は動作する処理ユ
ニット間で共通にするのが通常の使い方で、従ってカウ
ンタ２２１は同じレートでカウンタを進め乙。起動コマ
ンド指定レジスタ２２９以外のレジスタ２０２．２１４
．２１６．２１８．２２２、２２３．２２６．２３０．
２４０の設定を全て制御ユニットで行なった後、起動元
と々る制御ユニットに起動コマンドを送る。以後は基本
クロックを駆動源として全ての回路が動作を開始する。Normally, the cycle length specified in the register 216 is the same among operating processing units, so the counter 221 advances at the same rate. Registers 202 and 214 other than startup command specification register 229
．． 216.218.222, 223.226.230.
After all the settings of 240 are made by the control unit, a start command is sent to the start source Totoru control unit. After that, all the circuits start operating using the basic clock as the driving source.
もし処理を繰返し折々いたいときにはリピート指定レジ
スタ２２６のリピート指定をＯＮにしておけば申分々く
繰返し動作を行なう。リピート指定がＯＦＦのときには
Ｊ、にフリップフロップ２１１が全てＯＦＦに戻ったと
きに処理は終了となる。このため最後尾の制御ユニット
のＪ、にフリップフロップ２１１の値を読取ることによ
って上位制御ユニットは処理の終了を知ることができる
。第４図には含まれていないが、Ｊ、にフリップフロッ
プ２１１のに入力を割込み発生パルスとして用いること
も可能である。If the process is to be repeated from time to time, if the repeat designation of the repeat designation register 226 is turned ON, the repeated operation can be performed satisfactorily. When the repeat designation is OFF, the process ends when all the flip-flops 211 return to OFF. Therefore, by reading the value of the flip-flop 211 in J of the last control unit, the upper control unit can know the end of the process. Although not included in FIG. 4, it is also possible to use the input to the flip-flop 211 as an interrupt generation pulse.
以上述べたごとく、本発明によれば、複数の制御ユニッ
トを用いて、多様でかつ高速性を要する処理を統一的に
実現するととができる。また本発明における制御ユニッ
トは共通化されており汎用性があるため集積回路とする
ととにより装置の小型化低コスト化が達成できる。As described above, according to the present invention, a variety of processes that require high speed can be uniformly realized using a plurality of control units. Furthermore, since the control unit in the present invention is shared and has versatility, it is possible to achieve miniaturization and cost reduction of the device by using an integrated circuit.
第１図は装置における処理の流れの多様性を例示した図
、第２図は従来の制御の方式と構成を示す図、第３図は
本発明の主な実施例を示す図、第４図は第３図の実施例
における制御ユニットの詳細な構成例を示す図である。符号の説明１０・・・被制御処理ブロック、１４・・・上位制御ユ
ニット、２０・・・制御ユニット、２３・・・タイミン
グ共通信号線Fig. 1 is a diagram illustrating the diversity of processing flows in the device, Fig. 2 is a diagram illustrating the conventional control system and configuration, Fig. 3 is a diagram illustrating the main embodiment of the present invention, and Fig. 4 4 is a diagram showing a detailed configuration example of a control unit in the embodiment of FIG. 3. FIG. Explanation of symbols 10...Controlled processing block, 14...Upper control unit, 20...Control unit, 23...Timing common signal line
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246278AJPS60140455A (en) | 1983-12-28 | 1983-12-28 | Plural processing block controller |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246278AJPS60140455A (en) | 1983-12-28 | 1983-12-28 | Plural processing block controller |
| Publication Number | Publication Date |
|---|---|
| JPS60140455Atrue JPS60140455A (en) | 1985-07-25 |
| JPH0560136B2 JPH0560136B2 (en) | 1993-09-01 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246278AGrantedJPS60140455A (en) | 1983-12-28 | 1983-12-28 | Plural processing block controller |
| Country | Link |
|---|---|
| JP (1) | JPS60140455A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118479A (en)* | 1985-11-19 | 1987-05-29 | Sony Corp | Information processing system |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118479A (en)* | 1985-11-19 | 1987-05-29 | Sony Corp | Information processing system |
| Publication number | Publication date |
|---|---|
| JPH0560136B2 (en) | 1993-09-01 |
| Publication | Publication Date | Title |
|---|---|---|
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| JPH0477349B2 (en) |