【発明の詳細な説明】（（） 発明の技術分野本発明はデータ伝送方式に関し、特に、単一または複数
のサブシステムが接続された複数のパケット交換装置と
、少なくとも１台の監視装置とが環状のデータ伝送路に
接続され、該パケット交換装置に接続されたサブシステ
ムは該環状データ伝送路を伝送されるフレームにょシ他
のサブシステムとの間で情報を授受するよう構成された
データハイウェイシステムに訃けるデータ伝送方式に関
ＴるＯ（ロ） 従来技術と問題点データハイウェイシステムは、一般的に、第１図に示す
ようｌこ１台の監視装置ｓｖと検数台のパケット交換装
置ＰＸ０〜ＰＸｎとをデータ伝送路Ｌｉこて環状ζこ接
続し、パケット交倹装置ＰＸ、〜ＰＸｎには少ガくとも
１台のサブシステムＳ８０〜ＳＳｎが接続されサブシス
テムは所望のサブシステムの間でパケット交換装置及び
データ伝送路を介してデータの授受を行うよう構成され
ている。DETAILED DESCRIPTION OF THE INVENTION (() Technical Field of the Invention The present invention relates to a data transmission system, and in particular, to a data transmission system in which a plurality of packet switching devices to which a single or a plurality of subsystems are connected and at least one monitoring device are connected. A data highway is connected to a circular data transmission path, and a subsystem connected to the packet switching device is configured to exchange information between frames transmitted through the circular data transmission path and other subsystems. (b) Conventional technology and problems A data highway system generally consists of packet exchange between a single monitoring device sv and a counting device, as shown in Figure 1. The devices PX0 to PXn are connected to each other by a data transmission line Li, and at least one subsystem S80 to SSn is connected to the packet switching devices PX, to PXn, and the subsystem is a desired subsystem. It is configured to exchange data between the two via a packet switching device and a data transmission path.
第１図に示すデータハイウェイシステムにおいてサブシ
ステムＳＳｚからサブシステムＳＳ！ｉこデータ伝送す
る場合を例１ことり、データ授受の様子を説明すると、
まず、サブシステムＳＳｌ より発信されるデータはパ
ケット交換装置ＰＸＩのもつ二個のバッファ・メモリー
の一方に格納される。In the data highway system shown in FIG. 1, subsystem SSz to subsystem SS! Example 1: When transmitting i-data, let us explain how the data is exchanged.
First, data sent from the subsystem SS1 is stored in one of the two buffer memories of the packet switching device PXI.
そして一方のバッファ・メモリが一杯になると、パケッ
ト交換装置Ｐ Ｘ １は他方のノ（ソファ・メモリにデ
ータを格納しながら伝送路上のフレーム内の空きパケッ
トを検出し、バッファ・メモリの内容を空きパケットに
伝送し、データ伝送路上（こ送出する。このパケット上
のデータがデータ伝送路上を環状ζこ周回するのである
。一方、受信側の〕くケラト交換装置Ｐ Ｘ ｓは常時
、自装置内のサブシステム宛のパケットを監視し、自装
置内のサブシステム宛のパケットが到着すると受信可能
ガ場合は、パケットを受信した旨をパケットに書込み、
又受信が不可能である場合は受信不可能である旨をパケ
ットに書込み、何れもそのパケットをデータ伝送路に送
出する。受信可能な場合は、データをパケット交換装置
ＰＸｓのバッファ・メモリに格納しサブシステム５Ｓａ
ｉこ一定の伝送制御手順に従いデータを送出する。受信
側パケット交換装置Ｐ Ｘ ｓから送出された受信情報
の記入がなされたパケットがデータ伝送路を一巡して送
信側パケット交換装置ＰＸ＋ｊこ戻ってくると送信側パ
ケット交換装置ＰＸ□は受信の可否を読取シ、受信可の
場合は次の送信データをパケット化し送出し、受信否の
場合はサブシステムＳＳ＋に受信不可を通知する。これ
を繰返しながらサブシステムＳ８１は最終データまで送
信する。最終データを受信したパケット交換装置ＰＸｓ
は、最終データをサブシステム側に送出した後、当該最
終データに対する応答をサブシステムＳＳ、から受取る
と、その応答をデータ伝送路を介し、送信側パケット交
換装置置Ｐ Ｘ ＋を経由し、送信サブシステムをこ送
出し通信を終了する。When one buffer memory becomes full, the packet switching device P The data on this packet circulates around the data transmission path in a circular pattern.On the other hand, the receiving side Kerato exchange device P The device monitors packets addressed to the subsystem within its own device, and when a packet addressed to the subsystem within its own device arrives and is receivable, it writes a message indicating that the packet has been received into the packet.
If reception is not possible, a message to the effect that reception is not possible is written in the packet, and the packet is sent to the data transmission path. If the data can be received, the data is stored in the buffer memory of the packet switching device PXs and sent to subsystem 5Sa.
Data is transmitted according to a fixed transmission control procedure. When the packet sent from the receiving packet switching device P If it is receivable, it packetizes and sends the next transmission data, and if it is not receivable, it notifies subsystem SS+ that it is not receivable. While repeating this, the subsystem S81 transmits up to the final data. Packet switching device PXs that received the final data
After sending the final data to the subsystem side, when receiving a response to the final data from the subsystem SS, the response is transmitted via the data transmission path and the transmitting side packet switching device P Sends the subsystem and ends communication.
この種のデータハイウェイシステムでは、フレーム上の
パケットの数よシもサブシステムの数の方がはるかに多
いのが普通である。送信側ノ（ケラト交換装置では、送
信データが発生すると、空バケットの検出を行なう。常
時、送信データが発生するサブシステムに接続されたパ
ケット交換装置では、常（こ空パケットの検出を行なう
こと（こなる。In this type of data highway system, the number of subsystems typically far outweighs the number of packets on a frame. On the sending side, the packet switching equipment connected to the subsystem where transmission data is generated always detects empty packets when transmission data is generated. (Konaru.
データハイウェイシステムに優先制御の概念がない場合
、パケットの数が一定であるため、サブシステムが増加
すればするほど空パケットの検出が困難ｆこなる欠点が
ある。If the data highway system does not have the concept of priority control, the number of packets is constant, so the disadvantage is that the more subsystems there are, the more difficult it becomes to detect empty packets.
（−う 発明の目的本発明の目的とするところは、上記欠点を除去するため
ｌこ、データノ・イウェイシステムに優先制御の概念を
取り入れ、効率の良いデータノ・イウエイ方式を提供す
ることにある。(-U) OBJECT OF THE INVENTION An object of the present invention is to provide an efficient data-way system by incorporating the concept of priority control into the data-way system in order to eliminate the above-mentioned drawbacks.
に）発明の構成上記目的を達成するために本発明は、単一または複数の
サブシステムが接Ｈされた複数のノくケラト交換装置と
、少なくとも１台の監視装置とが環状のデータ伝送路に
接続され、該パケット交換装置に接続されたサブシステ
ムは該環状データ伝送路を伝送されるフレームによシ他
のサブシステムとの間で情報を授受するよう構成された
データハイウェイシステムにおいて、上記フレーム内の
各パケット毎にその優先順位を指示する優先順位情報保
持部をもうけるとともに、あらかじめ定められた一定時
間内にサブシステムから発出すれるパケット送出要求信
号を計数するパケット送出要求信号計数回路と到着した
パケットの優先順位情報と上記パケット送出要求信号計
数回路の計数値とを比較する回路とを上記パケット交換
装置置に具備し、上記サブシステムから上記環状データ
伝送路へ情報を送出Ｔるとき、空パケツト到着毎に当該
パケットの優先順位情報とそのときの上記計数値とを比
較し、該比較結果にもとづき当該窒バケットの使用の可
否を決定するよう構成したことを特徴とする。B) Structure of the Invention In order to achieve the above object, the present invention provides a data transmission line in which a plurality of nokerat exchange devices connected to a single or a plurality of subsystems and at least one monitoring device are connected to a circular data transmission path. In the data highway system, the subsystem connected to the packet switching device exchanges information with other subsystems using frames transmitted through the circular data transmission path. A packet transmission request signal counting circuit includes a priority information holding unit that indicates the priority of each packet in a frame, and counts packet transmission request signals issued from the subsystem within a predetermined period of time. When transmitting information from the subsystem to the circular data transmission path, the packet switching device is equipped with a circuit that compares the priority information of the arrived packet with the count value of the packet sending request signal counting circuit. The present invention is characterized in that each time an empty packet arrives, the priority information of the packet is compared with the count value at that time, and based on the comparison result, it is determined whether or not the bucket can be used.
（ホ）発明の実施例以下、本発明を図面を用いて詳細に説明する。(E) Examples of the inventionHereinafter, the present invention will be explained in detail using the drawings.
実施例（こ先き立ってデータ伝送路上に送出される伝送
信号構成フレームｌこついて説明する。フレームは第２
図に示すようになっている。図からも明うカな様にフレ
ームは、フレームヘッダ部と複数のパケット÷。〜÷ｎ
とから成る。フレームへ、ンダ部にけ同期フラグがあり
、各）くケラト交換装置は一定周期毎に到着する同期フ
ラグとの間で同期確立がなされている時に、ノクケット
内のデータの授受が可能である。ノくケラトはサブシス
テムがデータの授受を行なう、データの嚇位である。第
３図にパケットの詳細を示す。ノ（ケラトは制御部（Ｃ
ＴＬ）、宛先アドレス５（ＤＡ）、発信アト°レス部（
ＯＡ）、応答部（ＲＥＳ）、有効データ長（ＬＮＧ）、
データ部（ＤＡＴＡ）、チェック部（ＬＲＣ）から成り
、データ部を除くと各部は８ピツトで構成される。パケ
ットヘッダ部はノくケラトの性格が表示されている。宛
先アドレスは送信先のサブシステムのアドレスを表示し
、発信アドレスＰｉ ＸＡ 惰Ｘのサブシステムのアド
レスを表示する。Embodiment (First, we will explain the transmission signal configuration frame that is sent out on the data transmission path.The frame is the second
It is as shown in the figure. As is clear from the figure, a frame consists of a frame header and multiple packets ÷. 〜÷n
It consists of There is a synchronization flag in the frame and in the end part, and when synchronization is established with the synchronization flag that arrives at each fixed cycle, each frame exchange device can exchange data in the packet. Nokukerato is a data control position where subsystems exchange data. Figure 3 shows details of the packet. (Kerato is the control part (C
TL), destination address 5 (DA), originating address part (
OA), response section (RES), effective data length (LNG),
It consists of a data section (DATA) and a check section (LRC), and each section except the data section consists of 8 pits. The packet header section displays Nokukerato's personality. The destination address indicates the address of the destination subsystem, and indicates the address of the subsystem of the originating address Pi XA X.
応答部は受信側サブシステムの受信状況を発行元に通知
する。有効データ長は送信データの有効データ長を表示
する。データ部は送信サブシステムが伝送したいデータ
を書込むエリアである。゛チェック部はデー月こ対Ｔる
水平ノくリテイを表示する。The response unit notifies the issuer of the reception status of the receiving subsystem. Effective data length indicates the effective data length of the transmission data. The data section is an area in which the transmitting subsystem writes data that it wants to transmit.゛The check section displays the horizontal balance between the date and month.
第４図は制御部の詳細を示す。ＰはビットＯ〜６に対す
るパリティビット、Ｎ、Ｕは未使用、ＵＳＥはパケット
の使用／未使用を示すビット、Ｓ■は監視装置を通過し
たか否かを示すビット、ＣＮＴＩＴＹＰｌｄ組合せによ
シパケットの種類を示すビット、ＲＴＲは丹送パケット
か否かを示すビットである。第５図は発信アドレス部の
詳細である。Ｐはピッ）Ｏ〜６のパリティビットである
。ＰＲは優先順位を示すピッ）、ＤＡは送信先のサブシ
ステムのアドレスを示す。第６図は本発明シこよるノ（
ケラト９換装置を示すブロック図である。１は環状デー
タ伝送路であり、このデータ伝送路上に第６図に示すバ
ケツ１５５換装置が複数台接続されている。前記と同様
にサブシステムＳＳ＋の送信データをパケット交換装置
ＰＸｒ を介して伝送路船こ送出し、パケット交換装置
ＰＸｓを経てサブシステムＳＳ、に転送するとして説明
する。サブシステム２４より送出された送信データは）
ζケラト交換１ｔｐｘ、のサブシステム対応部内のレシ
ーノ（２３を経て二個ある送信バッファメモリ２１の一
方に格納され、そのバッファメモリ２１の一方が一杯ｌ
こなるとチャネル制卿回路１９は共通制御回路１８に対
して、パケット送信要求信号を送出しながら、他方のバ
ッファメモリ２１１こ、サブシステム２４の送信データ
を引続き格納する。）くケラト送出要求を受けた共通制
御回路１８は、ノくケラト送出要求信号計数回路１５の
カウンタを計数すると共に、データバッファレジスタ８
を通過する空パケットの検出を行なう。ノくケラト送出
要求信号計数回路１５は、タイミング作成回路１２から
の計数開始、終了タイミングによって一定時間内のパケ
ット送出要求信号を計数する回路である。FIG. 4 shows details of the control section. P is a parity bit for bits 0 to 6, N and U are unused, USE is a bit that indicates whether the packet is used or not, S is a bit that indicates whether or not it has passed through a monitoring device, The bit indicating the type, RTR, is a bit indicating whether or not it is a danshu packet. FIG. 5 shows details of the originating address section. P is a parity bit of 0 to 6. PR indicates the priority level, and DA indicates the address of the destination subsystem. Figure 6 shows how the present invention is developed (
FIG. 2 is a block diagram showing a kerato9 exchange device. 1 is a circular data transmission path, and a plurality of bucket changing devices 155 shown in FIG. 6 are connected to this data transmission path. In the same way as described above, the explanation will be made assuming that the transmission data of the subsystem SS+ is sent out to the transmission line via the packet switching device PXr and transferred to the subsystem SS via the packet switching device PXs. The transmission data sent from the subsystem 24)
ζkerato exchange 1tpx, is stored in one of the two transmission buffer memories 21 via the resino (23) in the subsystem corresponding section, and when one of the buffer memories 21 is full
In this case, the channel control circuit 19 sends a packet transmission request signal to the common control circuit 18, while the other buffer memory 211 continues to store the transmission data of the subsystem 24. ) The common control circuit 18 that has received the request for sending out a message counts the counter of the request signal counting circuit 15 and also controls the data buffer register 8.
Detects empty packets passing through. The nokkerat transmission request signal counting circuit 15 is a circuit that counts packet transmission request signals within a certain period of time based on the counting start and end timings from the timing generation circuit 12.
空パケットの検出は、パケット内の制御部のＵＳＥビッ
トを判定することにより可能である。Empty packets can be detected by determining the USE bit of the control section within the packet.
父、パケットの宛先アドンス内の優先順位部には、該パ
ケットの優先順位が書込まれている。パケット交換装置
にはサブシステム対応毎に、サブシステムのパケット送
出要求信号計数回路１５があり、この計数回路のデコー
ド値と到着パケットの優先１陳位とを、比較回路１７１
こより比較する。The priority of the packet is written in the priority part of the destination address of the packet. The packet switching device has a subsystem packet transmission request signal counting circuit 15 for each subsystem, and a comparing circuit 171 compares the decoded value of this counting circuit with the priority 1 rank of the arriving packet.
Compare from here.
比較の結果、パケット送出要求信号計数回路１５のデコ
ード値がパケットの優先順位よりも、大きいか又は等し
いときは該パケットは空パケットの時使用が可能であり
、比較結果が小さい時は該パケットが空きパケットであ
っても使用できない。As a result of the comparison, if the decoded value of the packet sending request signal counting circuit 15 is greater than or equal to the priority of the packet, the packet can be used when it is an empty packet, and if the comparison result is small, the packet can be used. Even empty packets cannot be used.
この様な空きパケット検出方法Ｉこより、空きパケット
が検出されると、共通制御回路Ｉ８は＄３図に示す様な
パケット形式ζこ整えながら、一杯になった送信バッフ
ァメモリ２１の内容をマルチプレクサ回路９を介して伝
送路ｌこ送出する。伝送路上にある複数のパケット交換
製鎖は伝送路上を通過するパケットの宛先アドレスを常
時監視している。According to such an empty packet detection method I, when an empty packet is detected, the common control circuit I8 transfers the contents of the full transmission buffer memory 21 to the multiplexer circuit while arranging the packet format as shown in Figure 3. The signal is sent out over the transmission line via 9. A plurality of packet switching chains on a transmission path constantly monitor the destination addresses of packets passing on the transmission path.
具体的に受信側をパケット交倹装置ｐＸｓ、サブシステ
ムＳＳ、として説明を続ける。第６図を今度は受信側の
パケット交換装置Ｐ Ｘ ｓ として説明すると、伝送
路１からのデータは、中継器２１こ入りここでデータ成
分とクロック成分に分離され、データ成分は直列データ
から並列データに変換するレジスタ３１こ入力され、一
方のクロック成分はタイミング作成回路１２１こ入シ、
各回路で必要なタイミング、クロックを作成し各回路に
供給Ｔる。Specifically, the explanation will be continued assuming that the receiving side is a packet exchanger pXs and a subsystem SS. If we explain Fig. 6 as a packet switching device PXs on the receiving side, data from transmission line 1 enters repeater 21, where it is separated into a data component and a clock component, and the data component is converted from serial data to parallel data. One clock component is input to the register 31 that converts it into data, and one clock component is input to the timing generation circuit 121.
The timing and clock necessary for each circuit are created and supplied to each circuit.
パケット送信要求信号計数回路１５のインターフ１ルタ
イマもここで作成される。データ同期検出回路１１ば、
一定周期毎に到着するフレームヘッダの同期フラグの検
出を行なっている。到着パケットが使用中であり、かつ
宛先アドレスとサブシステムアドレス設定回路１４のア
ドレスが比較回路１６１こよる比較の結果一致した時、
共通制御回路１８は、受信バッファメモリ２０に到着パ
ケットのデータ内容を書込む。チャネル制御回路１９は
受信バッファメモリ２０４こデータが格納されると、ド
ライバ回路２２を介してサブシステム２４に送出Ｔる。The interference timer of the packet transmission request signal counting circuit 15 is also created here. Data synchronization detection circuit 11b,
The synchronization flag of frame headers that arrive at regular intervals is detected. When the arriving packet is in use and the destination address and the address of the subsystem address setting circuit 14 match as a result of comparison by the comparison circuit 161,
The common control circuit 18 writes the data contents of the arriving packet into the reception buffer memory 20. When the data is stored in the reception buffer memory 204, the channel control circuit 19 sends the data to the subsystem 24 via the driver circuit 22.
応答回路１３は共通制御回路１８、チャネル制御回路Ｊ
９の指示により、パケット内の応答部に受信状態を書込
む。パケットはデータバッファ回路４．６．７．８．マ
ルチプレクス回路５゜９を通過し、並列／直列変換回路
１０を通シ、中継器２を介して再び伝送路１に送出され
る。The response circuit 13 includes a common control circuit 18 and a channel control circuit J.
According to the instruction 9, the reception status is written in the response section within the packet. The packet is transferred to the data buffer circuit 4.6.7.8. The signal passes through the multiplex circuit 5.9, passes through the parallel/serial conversion circuit 10, and is sent out to the transmission line 1 again via the repeater 2.
（へ）発明の詳細な説明のごとく、本発明ではサブシステムからのパケッ
ト送出要求回数を計数することｔこよシ自動的にサブシ
ステムの優先順位を決めるため、送信データが多いサブ
システムは、優先順位カ高くなり、空バケットの検出が
容易になり、空パケツト待ちの時間が短縮する効果を有
する。(f) As described in the detailed description of the invention, in the present invention, the number of packet transmission requests from subsystems is counted and the priority order of subsystems is automatically determined. This has the effect of increasing the ranking, making it easier to detect empty buckets, and shortening the waiting time for empty packets.
第１図１寸データハイウェイシステムの概要を示す図、
第２図は１データハイウエイシステムｌこ使用するフレ
ームの概要を示す図、第３図はフレーム内のパケットの
概要を示す図、第４図はパケ・ト内のｉ！Ｉ制御部を示
す図、第５図はパケット内の宛先アドレスの概要を示す
図、第６図は本発明による実施例のパケット交換装置の
ブロック図である。Figure 1 is a diagram showing an overview of the 1 inch data highway system.
FIG. 2 is a diagram showing an overview of frames used in one data highway system, FIG. 3 is a diagram showing an overview of packets within a frame, and FIG. 4 is an overview of i! FIG. 5 is a diagram showing an outline of a destination address in a packet, and FIG. 6 is a block diagram of a packet switching device according to an embodiment of the present invention.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20696582AJPS5997249A (en) | 1982-11-26 | 1982-11-26 | Circular data highway system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20696582AJPS5997249A (en) | 1982-11-26 | 1982-11-26 | Circular data highway system |
| Publication Number | Publication Date |
|---|---|
| JPS5997249Atrue JPS5997249A (en) | 1984-06-05 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20696582APendingJPS5997249A (en) | 1982-11-26 | 1982-11-26 | Circular data highway system |
| Country | Link |
|---|---|
| JP (1) | JPS5997249A (en) |
| Publication | Publication Date | Title |
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