JPS5943830B2 - Pressure contact type semiconductor device - Google Patents

Description

Translated fromJapanese

【発明の詳細な説明】（１）発明の技術分野本発明は加圧接触型の大容量半導体装置に係り、特に一
主面のエミッタ領域が溝により複数に分割された構造を
有する、大容量トランジスタ、ゲートターンオフサイリ
スタ（ＧＴＯ）、高周波サイリスタ等の圧接型半導体装
置に関するものである。Detailed Description of the Invention (1) Technical Field of the Invention The present invention relates to a pressurized contact type large-capacity semiconductor device, and particularly to a large-capacity semiconductor device having a structure in which an emitter region on one principal surface is divided into a plurality of regions by grooves. The present invention relates to pressure contact type semiconductor devices such as transistors, gate turn-off thyristors (GTO), and high-frequency thyristors.

（２）従来技術一般にメサ型のトランジスタ、サイリス
タ、ＧＴＯなどの半導体装置は大電流用として多く用い
られている。(2) Prior Art In general, semiconductor devices such as mesa transistors, thyristors, and GTOs are often used for large current applications.

このうち特にＧＴＯはゲート信号によつてターンオン及
びターンオフできる為、最近多く用いられつつある。Ｇ
ＴＯは通常、第１エミッタ層（アノード）、第１ベース
層、第２ベース層（ゲート）、第２エミッタ層（カソー
ド）の４層から形成され、かつ、第２エミッタ層を溝に
より複数個に分割した多数のエレメントにより構成して
いる。そして外部への電極の取り出し方法としては、加
圧接触による接続方法が用いられている。このように加
圧接触により多数のエレメントを外部に接続させようと
する場合、半導体基板の反り等により多数のカソード電
極との加圧接触が均一に行なわれず、接触不良が発生す
ることを防止しなければならない。この問題は二層配線
構造を利用することにより、一応解決することができる
。その一例のＧＴＯを第１図に示す。ＧＴＯ基板１１は
Ｐ型第１エミッタ層１１１、Ｎ型第１ベース層１１２、
Ｐ型第２ベース層１１３、Ｎ型第２エミッタ層１１４か
らなり、第２エミッタ層１１４はメサエツチングによる
溝で複数個に分割されている。基板裏面はアノード電極
１４を介して支持板１５に固定される。基板表面には、
第１層金属によりカソード電極１２とその周辺を取り囲
むゲート電極１３を形成し、その表面を例えばポリイミ
ド樹脂層１６でおおつた後、これにコンタクトホールを
あけてカソード電極１２を共通接続する共通電極ＩＴを
第２層金属により形成しており、その表面を金属スタン
プ１８で圧接するようになつている。（３）従来技術の
問題点上記のような二層配線構造を用いた場合でも、加圧接触
による接続を行つた場合、ＧＴＯ基板に製造途中で発生
する反り等は吸収しきれず、部分的圧力の増大によるゲ
ート・カソード間の特性の劣下やゲート・カソード間の
電気的短絡という問題が生じる。Among these, GTO in particular has been increasingly used recently because it can be turned on and off by a gate signal. G
TO is usually formed of four layers: a first emitter layer (anode), a first base layer, a second base layer (gate), and a second emitter layer (cathode), and a plurality of second emitter layers are formed by grooves. It is composed of a large number of elements divided into As a method for taking out the electrodes to the outside, a connection method using pressure contact is used. When attempting to connect a large number of elements to the outside through pressurized contact in this way, it is necessary to prevent contact failure from occurring due to uneven pressurizing contact with the large number of cathode electrodes due to warping of the semiconductor substrate, etc. There must be. This problem can be solved to some extent by using a two-layer wiring structure. An example of such a GTO is shown in FIG. The GTO substrate 11 includes a P-type first emitter layer 111, an N-type first base layer 112,
It consists of a P-type second base layer 113 and an N-type second emitter layer 114, and the second emitter layer 114 is divided into a plurality of layers by grooves formed by mesa etching. The back surface of the substrate is fixed to a support plate 15 via an anode electrode 14. On the surface of the board,
A common electrode IT is formed by forming a cathode electrode 12 and a gate electrode 13 surrounding the periphery of the cathode electrode 12 using a first layer metal, and covering the surface with, for example, a polyimide resin layer 16, and then making a contact hole in this to commonly connect the cathode electrodes 12. is formed of a second layer of metal, and its surface is pressed into contact with a metal stamp 18. (3) Problems with the conventional technology Even when using the above-mentioned two-layer wiring structure, when connections are made by pressure contact, warping that occurs on the GTO board during manufacturing cannot be fully absorbed, and partial pressure Problems arise due to the increase in gate-cathode characteristics and electrical short circuit between the gate and cathode.

また高速スイッチング特性を得るために、分割される各
エミッタ領域の幅を１００μｍ程度まで狭くすることが
望ましいが、その場合、第１層金属によりカソード電極
１２とゲート電極１３を同時に形成することが難しく、
ゲート・力ソート間の短絡事故が発生し易い。（４）発
明の目的本発明は、分割エミツタ構造を有し、かつ加圧接触によ
る電気的接続を行う構造の半導体装置において、二層配
線構造を改良して上記した問題を解決し、信頼性の向上
を図ることを目的とする。In addition, in order to obtain high-speed switching characteristics, it is desirable to reduce the width of each divided emitter region to about 100 μm, but in that case, it is difficult to form the cathode electrode 12 and gate electrode 13 at the same time using the first layer metal. ,
Short circuit accidents between the gate and force sorting are likely to occur. (4) Purpose of the Invention The present invention solves the above-mentioned problems by improving the two-layer wiring structure in a semiconductor device having a split emitter structure and electrical connection by pressure contact, thereby improving reliability. The purpose is to improve the

（５）発明の概要本発明は、溝により分割された複数の
エミツタ領域に第１の電極、溝底部に第２の電極を設け
、第１の電極を金属ポストで圧接する構造において、第
２の電極は第１層金属により構成し、第１の電極はこの
第２の電極が形成された素子基板上に絶縁体層を介して
、各エミツタ領域を共通接続する第２金属により共通電
極として構成することにより、上記目的を達成する。(5) Summary of the Invention The present invention provides a structure in which a first electrode is provided in a plurality of emitter regions divided by grooves, a second electrode is provided at the bottom of the groove, and the first electrode is pressed against a metal post. The electrode is made of a first metal layer, and the first electrode is formed as a common electrode by a second metal that commonly connects each emitter region via an insulating layer on the element substrate on which the second electrode is formed. By configuring this, the above purpose is achieved.

（６）発明の実施例本発明の一実施例であるＧＴＯを第２図に示す。(6) Examples of the inventionFIG. 2 shows a GTO which is an embodiment of the present invention.

ＧＴＯ基板２１は第１エミツタ層２１１、第１ベース層
２１２、第２ベース層２１３、第２エミツタ層２１４か
らなり、第２エミツタ層２１４が弗硝酸等によるエツチ
ングで形成した溝により複数に分割されていることは従
来と同様である。このように複数に分割された第２エミ
ツタ層２１４と第２ベース層２１３の接合部は熱酸化膜
２２により保護される。ＧＴＯ基板２１の裏面には屁な
どの金属の真空蒸着によりアノード電極２３が形成され
、この状態で陽極支持板２４に合金化させる。その後熱
酸化膜２２には化学蝕刻により溝部および第２エミツタ
層２１４部に電極取り出し用コンタクトホールが形成さ
れ、Ａｔなどの第１層金属を蒸着した後化学蝕刻等によ
り溝部の第２ベース層２１３にのみゲート電極２５が形
成される。しかる後この表面に絶縁体層としてポリイミ
ド樹脂層２６を第２エミツタ層２１４上において５μｍ
〜１５μｍ位になるよう形成する。そして第２エミツタ
層２１４上のみポリイミド樹脂層２６を選択的に化学蝕
刻してコンタクトホールを形成し、Ａｔなどの第２層金
属によりカソード共通電極２７を真空蒸着等により形成
する。２８は金属スタンプである。The GTO substrate 21 is composed of a first emitter layer 211, a first base layer 212, a second base layer 213, and a second emitter layer 214. This is the same as before. The junction between the second emitter layer 214 and the second base layer 213, which are thus divided into a plurality of parts, is protected by the thermal oxide film 22. An anode electrode 23 is formed on the back surface of the GTO substrate 21 by vacuum deposition of a metal such as fart, and in this state is alloyed with an anode support plate 24. Thereafter, a contact hole for taking out an electrode is formed in the groove part and the second emitter layer 214 part of the thermal oxide film 22 by chemical etching, and after a first layer metal such as At is evaporated, the second base layer 213 in the groove part is formed by chemical etching. A gate electrode 25 is formed only in the area. Thereafter, a polyimide resin layer 26 is placed on the second emitter layer 214 to a thickness of 5 μm as an insulating layer.
It is formed to have a thickness of about 15 μm. Then, a contact hole is formed by selectively chemically etching the polyimide resin layer 26 only on the second emitter layer 214, and a cathode common electrode 27 is formed from a second layer metal such as At by vacuum evaporation or the like. 28 is a metal stamp.

このように構成されたＧＴＯにおいては、カソード電極
が共通電極として第２層金属により形成されるため工程
が簡単であり、またゲート電極と個別のカソード電極を
第１層金属により構成する従来のものに比べ、カソード
領域幅が狭いものであつてもゲート・カソード間短絡事
故の発生が確実に防止される。In the GTO constructed in this way, the process is simple because the cathode electrode is formed of the second layer metal as a common electrode, and the process is simple, and the process is simpler than the conventional one in which the gate electrode and individual cathode electrodes are formed of the first layer metal. Compared to this, even if the cathode region width is narrow, the occurrence of a short circuit accident between the gate and the cathode can be reliably prevented.

またカソード共通電極２７は主電流が流れる部分で他の
領域より５〜１５μｍ低い位置にあり、しかも単層構造
であるため、基板の反り等による部分的圧力の増大を充
分に吸収でき、金属スタンプ２８の加圧接触時における
カソード・ゲート間特性の劣下及びカソード・ゲート間
の電気的短絡を防止することができる。尚、上記実施例
においては絶縁体層としてポリイミドを使用したがシリ
コーンゴム、酸化物系ガラス、エポキシ樹脂等の絶縁体
でも良い。In addition, the cathode common electrode 27 is located at a position 5 to 15 μm lower than other areas where the main current flows, and has a single layer structure, so it can sufficiently absorb local pressure increases due to substrate warping, etc. It is possible to prevent the deterioration of the characteristics between the cathode and the gate and the electrical short circuit between the cathode and the gate at the time of pressurized contact of 28. Although polyimide is used as the insulator layer in the above embodiments, insulators such as silicone rubber, oxide glass, epoxy resin, etc. may also be used.

又夫々の電極はＡｔに限定されず他の金属でも良く、二
種以上の金属の組合せも可能である。さらに上記実施例
ではＧＴＯに゛ついて説明したが、同様の基本構造をも
つトランジスタやサイリスタなどに本発明を適用できる
ことはいうまでもない。（７）発明の効果分割エミツタ構造を有する圧接型半導体装置において、
素子基板の反り等による特性劣化が防止され、またカソ
ード電極を第２層金属による共通電極とすることにより
、ゲート・カソード間の短絡を確実に防止して信頼性向
上が図られる。Further, each electrode is not limited to At, but may be made of other metals, and a combination of two or more metals is also possible. Furthermore, although the above embodiments have been described with reference to a GTO, it goes without saying that the present invention can be applied to transistors, thyristors, etc. having the same basic structure. (7) Effects of the invention In a pressure contact type semiconductor device having a split emitter structure,
Characteristic deterioration due to warping of the element substrate is prevented, and by using the cathode electrode as a common electrode made of the second layer metal, short circuits between the gate and the cathode are reliably prevented and reliability is improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の二層配線を用いたＧＴＯの断面図、第２
図は本発明の一実施例のＧＴＯの断面図である。２１・・・・・・ＧＴＯ基板、２１４・・・・・・第２
エミツタ領域（分割エミツタ領域）、２２・・・・・・
熱酸化膜、２３・・・・・・アノード電極、２４・・・
・・・支持板、２５・・・・・・ゲート電極（第２の電
極）、２６・・・・・・ポリイミド樹脂層、２７・・・
・・・カソード共通電極（第１の電極）、２８・・・・
・・金属スタンプ。Figure 1 is a cross-sectional view of a GTO using conventional two-layer wiring;
The figure is a sectional view of a GTO according to an embodiment of the present invention. 21...GTO board, 214...2nd
Emitter area (divided emitter area), 22...
Thermal oxide film, 23... Anode electrode, 24...
... Support plate, 25 ... Gate electrode (second electrode), 26 ... Polyimide resin layer, 27 ...
...Cathode common electrode (first electrode), 28...
...Metal stamp.

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]１ 一方の主面に溝により分割された複数のエミッタ領
域が設けられた半導体素子基板の各エミツタ領域に第１
の電極、溝底部に第２の電極が設けられ、かつ第１の電
極に圧接する金属スタンプが設けられる圧接型半導体装
置において、前記第２の電極は第１層金属により構成さ
れ、前記第１の電極はこの第２の電極が形成された素子
基板上に絶縁体層を介して、各エミッタ領域を共通接続
する第２層金属により共通電極として構成されているこ
とを特徴とする圧接型半導体装置。1 A semiconductor element substrate is provided with a plurality of emitter regions divided by grooves on one main surface, and a first emitter region is provided in each emitter region.
In a press-contact type semiconductor device in which a second electrode is provided at the bottom of the groove, and a metal stamp is provided in pressure contact with the first electrode, the second electrode is made of a first layer metal, and The electrode is configured as a common electrode by a second layer metal that commonly connects each emitter region via an insulating layer on the element substrate on which the second electrode is formed. Device.