JPS5923631A - Clock supply system - Google Patents

Abstract

PURPOSE:To reduce considerably the number of coaxial lines, etc. necessary for propagation and to supply a clock with good quality, by supplying an original oscillation waveform signal and a start signal to respective units in a device, and allowing each unit to generate and distribute a clock to a necessary part. CONSTITUTION:The original oscillation waveform signal an original oscillator 101 is sent to repsecitve units 105 in the device through a buffer circuit 103 and also supplied to a start signal generator 102 as well. The generator 102, on the other hand, generates the start signal synchronizing with the original oscillation waveform signal and the generated signal is sent to the respective units 105 through a buffer circuit 104. Each unit 105 generates the necessary clock by the clock generator 107 of the clock generator and distributor 100 on the basis of the original oscillation waveform signal and start signal.

Description

Translated fromJapanese

【発明の詳細な説明】発明の対象本発明は、電子装置におけるクロック供給方式従来の電
子装置においては、各ユニットで必要とするクロックを
１個所で集中的に作成し、それを必要とするユニットへ
分配する方式となってｌＱる。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention The present invention relates to a clock supply system for electronic devices.In conventional electronic devices, the clocks required by each unit are centrally created in one place, and the The method is to distribute the data to lQ.

第１図において、従来技術による多相（８（廿ツクロッ
クを有する電子装置のクロック供給方式を説明する。Referring to FIG. 1, a prior art clock supply system for an electronic device having a multi-phase clock will be described.

装置内の中心を占める位置にマスタークロック分配器ｌ
がある。ここでは、原発振器手で発生した周波数ｆｃ　
の原発振波形信号とスター）［号ＳＴ　Ａ　ｉ”からク
ロック発生器５で多相（８相）のクロックを作成する。Master clock distributor l located in the center of the device
There is. Here, the frequency fc generated by the original oscillator
The clock generator 5 generates a multi-phase (8-phase) clock from the original oscillation waveform signal and the star) [STA i''.

そして、クロックをバッファ回路６を介して装置内の各
ユニッ目０へ送出する。Then, the clock is sent to each unit 0 in the device via the buffer circuit 6.

バッファ回路６は各ユニットニ対応させて設けられる。Buffer circuits 6 are provided corresponding to each unit.

各ユニット１０では、ユニット内分配器１１において、
マスタークロック分配器ｌかも送られてくるクロックを
バッファ回路【２で愛情し、可変遅延素子１３を通して
位相補正したのら、バッファ回路１４を介してユニット
内の回路ブロック１５へ分配する。In each unit 10, in the intra-unit distributor 11,
The clock sent from the master clock distributor 1 is received by the buffer circuit 2, and after phase correction is performed through the variable delay element 13, the clock is distributed to the circuit block 15 in the unit via the buffer circuit 14.

各回路ブロック１５はバッファ回路１６を介してクロッ
クを取り込み、使用する。Each circuit block 15 takes in a clock via a buffer circuit 16 and uses it.

この様な従来のクロック供給方式にお−へては、装置内
でのユニッ）１０間の物理的拡がりが太きいと、マスタ
ー分配器ｌと各ユニット内分配器１１との間の電気長が
長くなり、同軸ケーブルあるいはツイスト、ペア線等に
よる分布定数駆動が会費である。従って、（クロック相
数×ユニット数）の多数の布線及びバッファ回路６が必
要となりコスト上昇を招きやすい。また、ユニツ）１０
間及びクロック間の位相ずれ（スキュー）が大きくなり
、個個のユニット１０内で上列のように可変遅延素子１
３を用いて位相合せ全数多く行わねばならず、とｉＬも
コストの上昇を招く要因となる。In such a conventional clock supply system, if the physical spread between the units (10) within the device is large, the electrical length between the master distributor l and the distributor 11 within each unit becomes The cost is distributed constant drive using coaxial cables, twisted wires, paired wires, etc. Therefore, a large number of wiring lines and buffer circuits 6 ((number of clock phases x number of units)) are required, which tends to increase costs. Also, Units) 10
The phase shift (skew) between clocks and clocks becomes large, and within each unit 10, the variable delay elements 1
3, and iL also becomes a factor that increases the cost.

発明の目的本発明の目的は、前記の如き従来の問題点を除去し、装
置内の各部ヘクロックを簡単に精度良く供給可能で、コ
スト的にも有利な１ｉＬいクロック供給方式を提供する
ことにある。OBJECTS OF THE INVENTION It is an object of the present invention to provide a 1iL clock supply system that can easily and accurately supply clocks to each part of a device and is advantageous in terms of cost, by eliminating the above-mentioned conventional problems. be.

本発明にあっては、装置内の各ユニットへは、原発振波
形信号と同期化のためのスタート信号のみを伝送し、各
ユニット内で原発振波形信号とスタート信号から必要な
りロックを作成し、必要部分へ分配する。In the present invention, only the original oscillation waveform signal and a start signal for synchronization are transmitted to each unit in the device, and locks are created as necessary from the original oscillation waveform signal and the start signal within each unit. , distribute it to the necessary parts.

発明の実施例第２図は、本発明の一実施例を示すブロック図である。Examples of the inventionFIG. 2 is a block diagram showing one embodiment of the present invention.

１０１は原発振器、１０２はスタート信号発生器、１０
８　、１０４はバッファ回路である。これらは電子装置
内の１個所（二乗中設置されるが、装置内υ洛ユニット
１０５のクロック作成分配器１０６との電気的距離が可
及的に等長となるような位置（装置の中央など）に配置
するのが良い。これは、原発振器１０１で発生した原発
振波形信号、ｈ−よびスタート信号発生器１０２で発生
したスタート信号を、全ユニットに対し可能な限り位相
差を小さくして供給するためである。101 is the original oscillator, 102 is the start signal generator, 10
8 and 104 are buffer circuits. These are installed in one place in the electronic device (although they are installed during the squaring, the electrical distance from the clock generation/distributor 106 of the υraku unit 105 in the device is as equal as possible (such as the center of the device). ).This means that the original oscillation waveform signal generated by the original oscillator 101, h-, and the start signal generated by the start signal generator 102 are arranged with as little phase difference as possible for all units. This is to supply.

原発振器１０１かもの原価波形信号目１、バッファ回路
１０Ｂを介し、装置内の各ユニツｌ−１０５へ送られる
とともに、スタート信号発生器１０２へも供給される。The first cost waveform signal from the original oscillator 101 is sent to each unit 1-105 in the device via the buffer circuit 10B, and is also supplied to the start signal generator 102.

スタート信号発生器１０２からは原価波形信号と同期し
たスタート信号が発生し、これはバッファ回路１０４を
通じて各ユニット１０５へ送られる。The start signal generator 102 generates a start signal synchronized with the cost waveform signal, and this signal is sent to each unit 105 through the buffer circuit 104.

各ユニット１０５は、内部のクロック作成分配器ＬＯＧ
のクロック発生器１０７で原発振波形信号とスタート信
号から必要なりロックを作成する。このクロック発生器
１０７は例えば第８図に示すように、／リアル人力／パ
ラレル出力の８ビツト・シフトレジスタ２００と、同期
化用のフリップフロッグ２０１より構成される。原発振
波形信号（ｆｃ）はシフトレジスタ２００とフリップフ
ロッグＺＵＩＬ／）ＣＫ　（クロック）端子（二人力さ
れ、スタート信号（ｓ　’ｒＡ　Ｔ　）はフリップフロ
ップ２０１＋／）Ｄ（データ）端子に人力される。フリ
ップフロップ２０１の出力はシフトレジスタ２００の８
１（シリアル人力）端子に人力さ扛、ソフトレジスタ２
００の第２ビツト出力（’ｒｌ）ハフ！Ｊツアー７ｏツ
フＺＵＩＬ／）ＩＬ（ＩＪ上セツト端子に人力される。Each unit 105 has an internal clock generation/distribution device LOG.
A clock generator 107 generates a necessary lock from the original oscillation waveform signal and the start signal. For example, as shown in FIG. 8, this clock generator 107 is composed of an 8-bit shift register 200 with parallel output and a flip-flop 201 for synchronization. The original oscillation waveform signal (fc) is input to the shift register 200 and the flip-flop ZUIL/)CK (clock) terminal, and the start signal (s'rA T ) is input to the flip-flop 201+/)D (data) terminal. . The output of the flip-flop 201 is the output of the shift register 200.
1 (serial manual input) Manual input to terminal, soft register 2
00 second bit output ('rl) huff! J tour 7otsufu ZUIL/) IL (manual input to IJ upper set terminal).

このクロックツへ生器１０７の動作タイミング図は第４
図に示す如くであり、８相のクロック（′ｒＯ〜Ｔ７）
がシフトレジスタ２００の出力から得られる。The operation timing diagram of this clock generator 107 is shown in the fourth diagram.
As shown in the figure, the 8-phase clock ('rO~T7)
is obtained from the output of shift register 200.

ずなわら、スタート信号（Ｓ　Ｔ　Ａ　ｉ’　）を受け
ると、原発振波形信号（ｆｃ）の仄のエツジからシフト
レジスタ２００のパラレル出力（ｉ’ｏ　）にパルスが
発生する。同様に、原発振波形信号（ｆｃ櫂各エツジで
、シフトレジスタ２Ｊ００のパラレル出力（’ｌ’＋〜
Ｔ７　）に次々にパルスが発生する。各相のクロックパ
ルスのパルス幅は、フリップフロッグ２０１のＩｔ　ｉ
４子に接続するシフトレジスタ２００の出力を変更すれ
ば変えることができる。このｌ＋ｌＪでは、シフトレジ
スタ２００の第２ビツト出力（Ｔ＋　）を７リツプフロ
ンプ２．０１のＩｔ端子に接続して（−するので、図示
のようなパルス幅のクロックが得られる仁とになる。When the start signal (STA i') is received, a pulse is generated at the parallel output (i'o) of the shift register 200 from the other edge of the original oscillation waveform signal (fc). Similarly, at each edge of the original oscillation waveform signal (fc paddle), the parallel output of shift register 2J00 ('l'+~
T7), pulses are generated one after another. The pulse width of the clock pulse of each phase is the It i of the flip-flop 201.
This can be changed by changing the output of the shift register 200 connected to the four children. In this l+lJ, the second bit output (T+) of the shift register 200 is connected (-) to the It terminal of the 7-lip flop 2.01, so that a clock having the pulse width as shown in the figure can be obtained.

な、Ｅ？、最初のクロックパルス’Ｉ’ｏがも最後のク
ロックパルス゛Ｉ’７の立ち上り迄を７ゾンーリ“イク
ルト呼び、仄のマソンザイクル金起動する。揚台には、
ｔＩ）びスタート信号（Ｓ　ＴＡ　’ｒ　）を送出ずれ
ｔＪ：艮い。What, E? , the first clock pulse 'I'o also calls 7 cycles until the rise of the last clock pulse 'I'7, and the second clock pulse starts. On the platform,
tI) and the start signal (STA'r) are sent. tJ: Disappearance.

スタート信号（Ｓ　’１’　Ａ　’ｌ’　）が送られて
米ない場合（二ハ、第４図の破線で下す如く、７ングル
°マ／ンサイクルとなる。If the start signal (S '1' A 'l') is sent but there is no signal (2C), there will be a 7 degree man/man cycle as shown by the broken line in Figure 4.

第１図に戻って、クロック発生器１０７で生成したクロ
ックは、相毎にバッファ回路１０８を介しで、ユニット
内の各回路ブロック１０９へ分配される。Returning to FIG. 1, the clock generated by the clock generator 107 is distributed to each circuit block 109 in the unit via the buffer circuit 108 for each phase.

各回路ブロック１０９は、クロック作成分配器１０６よ
り与えられるクロックをバッファ回路１１０で取り込み
、使用する。Each circuit block 109 takes in the clock given from the clock generator/distributor 106 through a buffer circuit 110 and uses it.

発明の効果以」二に詳述した如く、本発明によれは、原発掘波形信
号とスタート信号の２つの信号のみを各ユニットに供給
するだけでよいため、その伝搬に必要な同軸線やツイス
トペア線の本数、およびバッファ回路の級を大幅（＝減
らずことができる。また、従来のように多数の位相補１
頁用の素子を用いること／２（、位相のパラツギの少な
いクロック全供給できる。このように、本発明（二よれ
ばコストとクロック品質の両面を改善でき、その効果は
大きい。Effects of the Invention As detailed in Section 2, according to the present invention, it is only necessary to supply two signals, the original excavation waveform signal and the start signal, to each unit. The number of lines and the class of buffer circuits can be significantly reduced.
By using the page element/2, it is possible to supply all the clocks with little phase fluctuation.In this way, according to the present invention (2), both cost and clock quality can be improved, and the effect is great.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来例を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第８図はクロック発生器の一
例を示す回路図、第４図は第３図のクロック発生器の動
作タイミング図である。１０１・・・原発損益、１０２・・・スタートイ百号発
生器、１０８　、１０４　、１０８　、１１０・・・バ
ッファ回路、１０５・・・ユニット、１０７・・・クロ
ック発生器、１０９・・・回路ブロック。Fig. 1 is a block diagram showing a conventional example, Fig. 2 is a block diagram showing an embodiment of the present invention, Fig. 8 is a circuit diagram showing an example of a clock generator, and Fig. 4 is a clock generator shown in Fig. 3. FIG. 4 is an operation timing diagram of the device. 101...Nuclear power plant profit and loss, 102...Star Toy No. 100 generator, 108, 104, 108, 110...Buffer circuit, 105...Unit, 107...Clock generator, 109...Circuit block.

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]［１１電子装置において、原発振器で発生した原発振波
形信号と、スタート信号発生器で発生した同期用のスタ
ート信号とを、該電子装置内の各ユニットへ供給し、該
各ユニットにおいて該原発振波形１Δ号および該スター
ト信号から自ユニット内で必要とするクロックを作成し
必要部へ分配することを特徴とするクロック供給方式。[11 In an electronic device, an original oscillation waveform signal generated by an original oscillator and a start signal for synchronization generated by a start signal generator are supplied to each unit in the electronic device, and each unit outputs the original oscillation waveform signal. A clock supply method characterized in that a clock required within the own unit is created from the waveform 1Δ and the start signal and distributed to necessary parts.