JPS59103352A - Mos semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To isolate a group of FETs by FET by arranging a conductive layer on an insulating film having the same thickness as that of a gate insulating film and by giving a potential to forbid forming of channels on a surface of an Si substrate under said insulating film. CONSTITUTION:Band shaped SiO2 12, polysilicon 13 laminated body and SiO2 14, polysilicon 15 laminated body are arranged in a lattice on a P type Si substrate 11. On the surface of the substrate where the laminated bodies do not exist, an N-layer 16 for a source and a drain is formed and an N layer 7 is selectively formed on the surface by ion implantation in the part where an oxidized film 14 comes in contact with the substrate 11, thereby composing a depression type FET. The films 12 and 14 have the same thickness as those of the films 13 and 15 and the films 13 and 15 include impurities of high concentration. By this constitution, an FET for isolation is formed with using the layer 13 as a gate among the crosswise rows of memory cells (FETs) of serial connection with using the layer 15 as a gate. If the layer 13 is constantly grounded, the FET of isolation keeps ''OFF'' condition and functions for isolation. This constitution enables isolation of groups within a small area without bad influence upon the characteristics of a group of FETs.

Description

Translated fromJapanese

【発明の詳細な説明】（技術分野）この発明は、高集積度のＭＯ８型半導体集積回路装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a highly integrated MO8 type semiconductor integrated circuit device.

（従来技術）局部酸化（ＬＯＧＯ８）　　技術をシリコンｒ−トＭＯ
Ｓトランジスタに利用することによシ、半導体集積回路
（ＩＣ）装置をよｐ高集積密度で製造することが可能と
なっている。(Conventional technology) Local oxidation (LOGO8) technology applied to silicon r-to MO
By utilizing it in S transistors, it has become possible to manufacture semiconductor integrated circuit (IC) devices with higher integration density.

このＬＯＣＯ８技術では、厚いフィールド酸化膜下に反
転層が生じやすくなるので、この厚い酸化膜直下に、基
板と同じ導電型で高濃度の不純物領域をイオン注入によ
シ拡散形成して、アクティブ素子間の分離を完全にする
ことが不可欠である。In this LOCO8 technology, an inversion layer is likely to be formed under a thick field oxide film, so a high concentration impurity region of the same conductivity type as the substrate is formed by ion implantation and diffused directly under the thick field oxide film to form an active element. It is essential that the separation between

しかし、素子分離のためのこの高濃度の不純物領域は、
製造工程中、外方拡散されてＭＯＳ）ランジスタのＰ−
）領域に侵入してＰ−）幅を狭めるので、ダート幅の狭
いトランジスタの電流駆動能力が悪化するとともに、閾
値電圧（ＶＴＲ）が高くなる欠点を有している。However, this highly concentrated impurity region for element isolation is
During the manufacturing process, the P-
) region and narrow the P-) width, the current driving ability of the transistor with a narrow dirt width deteriorates and the threshold voltage (VTR) increases.

また、ＬＯＣＯ８技術では、膜厚の厚い酸化膜を用いる
ため、加工精度上、通常３μ以下の幅にすることは不可
能である。したがって、素子の微細化にともない、半導
体集積回路装置内に占める素子分離領域の面積比率は上
昇し、無視できないものとなって、高集積化を妨げると
いう欠点を有している。Furthermore, in the LOCO8 technology, since a thick oxide film is used, it is usually impossible to reduce the width to less than 3 μm due to processing accuracy. Therefore, as elements become finer, the area ratio of element isolation regions within a semiconductor integrated circuit device increases and becomes non-negligible, resulting in a drawback that high integration is hindered.

（発明の目的）この発明は隣接するＭＯＳトランジスタまたは１’ｖｌ
Ｏ８）ランソフタ群の分離をトランジスタによって行う
ものであシ、その目的は前記分離をＭＯＳトランジスタ
の特性に悪影響を与えることなく小面積領域で行えるよ
うにしたＭＯ８Ｏ８型体導体集積回路装置全提供ことで
ある。(Object of the Invention) This invention is directed to adjacent MOS transistors or 1'vl
O8) The run softer group is separated by a transistor, and the purpose is to provide an entire MO8O8 type conductor integrated circuit device in which the separation can be performed in a small area without adversely affecting the characteristics of the MOS transistor. be.

（実施例）以下この発明の実施例を図面を参照して説明する。実施
例は、この発明を半導体ＭＯ８ＲＯＭ（読出し専用メモ
リ）装置に適用した場合について説明する。(Example) Examples of the present invention will be described below with reference to the drawings. In the embodiment, a case will be described in which the present invention is applied to a semiconductor MO8ROM (read only memory) device.

第１図は多段結合されたＮチャンネルシリコンゲートＭ
ＯＳ）ランマスクからなるアンド型マスクＲＯＭのメモ
リ素子部の回路図である。このマスクＲＯＭＵマトリッ
クス状に構成されたビット線Ｙ１〜Ｙ４とワード線Ｘｔ
　−Ｘ４を有する。ビット線Ｙ１〜Ｙ４の各々には、そ
れぞれメモリセルとして慟ぐ複数のＭＯＳ　）ランマス
クＱが直列接続される。ワード線Ｘｌ−Ｘ４の各々は、
このＭＯＳ）ランマスクＱのうち同一行上に位置するＭ
ＯＳ）ランマスクＱのケ゛−トを共通に接続する。前記
ビット線ｙｘ−Ｙ、の間には素子分離領域ＩＳＩ〜ＩＳ
４が配置される。この素子分離領域ＩＳ１〜ＩＳ４は、
この実施例では、後述する如く通常のＭＯＳ）ランジス
タ構造を有し、そのダートに対応する導体は・ｎに接地
電位に固定され前記ＭＯ８）ランジスタ構造を常にカッ
トオン状態に保持シテいる。Figure 1 shows multistage coupled N-channel silicon gates M.
FIG. 2 is a circuit diagram of a memory element portion of an AND type mask ROM including an OS) run mask. Bit lines Y1 to Y4 and word lines Xt configured in this mask ROMU matrix
- has X4. A plurality of MOS run masks Q each serving as a memory cell are connected in series to each of the bit lines Y1 to Y4. Each of the word lines Xl-X4 is
M located on the same row of this MOS) run mask Q
OS) Connect the cases of run mask Q in common. Element isolation regions ISI to IS are provided between the bit lines yx and Y.
4 is placed. These element isolation regions IS1 to IS4 are
This embodiment has a normal MOS (MOS) transistor structure as described later, and the conductor corresponding to the dart is fixed at the ground potential to keep the MO8) transistor structure in a cut-on state at all times.

なお、前記メモリセルとして働くＭＯＳ）ランジスタＱ
については、マスクＲＯＭとして書込まれるデータに従
ってエンハンスメント型Ｅとデプレッション型りの２種
類がある。すなわち、第１図のマスクＲＯＭは、ワード
ｆｍ　Ｘｓ〜Ｘ４のいずれか１本だけを接地電位、他の
すべてのワード線を正電位にして、接地電位になってい
るワード線と、ヒラ）線との交点に当るトランジスタが
エンハンスメント型の場合はビット線の両端が電気的に
導通であることにより、逆に前記トランジスタがデプレ
ッション型の場合はビット線の両端が電気的に導通であ
ることにより、前記トランジスタがエンハンスメント型
であるかデプレッション型であるかを区別してデータを
読出すものである。Note that the transistor Q (MOS) serving as the memory cell
There are two types, enhancement type E and depletion type, depending on the data written as a mask ROM. In other words, the mask ROM in FIG. If the transistor corresponding to the intersection with Data is read by distinguishing whether the transistor is an enhancement type or a depletion type.

第２図ないし第５図は、第１図のマスクＲＯＭの具体的
な構造をＮチャンネルシリコンゲートＭＯＳを例にとり
示す図で、第２図は第１図の■−■線の断面に相当する
図、第３図は第１図の■−ＩＩＩ線の断面に相当する図
、第４図は第１図の■−■線の断面に相当する図、第５
図は全体の構造を斜めに見た場合の図である。2 to 5 are diagrams showing the specific structure of the mask ROM in FIG. 1 using an N-channel silicon gate MOS as an example, and FIG. 2 corresponds to the cross section taken along the line ■-■ in FIG. 1. Figure 3 is a diagram corresponding to the cross section taken along the line ■-III in Figure 1, Figure 4 is a diagram corresponding to the cross section taken along the line ■-■ in Figure 1, and Figure 5 is a diagram corresponding to the cross section taken along the line ■--■ in Figure 1.
The figure shows the overall structure viewed diagonally.

これらの図において、１１はＰ型シリコン基板で、その
表面上には、帯状のシリコン酸化膜１２と、その上の第
１層目のポリシリコン１３が複数本横方向に所定間隔に
並んで縦方向に形成される。In these figures, reference numeral 11 denotes a P-type silicon substrate, on the surface of which a band-shaped silicon oxide film 12 and a plurality of first layer polysilicon layers 13 are arranged vertically and laterally at predetermined intervals. formed in the direction.

また、シリコン基板１１の表面上には、帯状のシリコン
酸化膜１４と、その上の第２層目のポリシリコン１５が
縦方向に所定間隔に並んで横方向に形成される。すなわ
ち、シリコン基板１１の表面上には、第１図の素子分断
１領域ＩＳＩ〜ＩＳ４を形成するシリコン酸化膜（絶縁
膜）１２および第１層月ポリシリコン（導電層）１３と
、シリコン酸化膜１４および第２層目ポリシリコン１５
が、この第２層目ポリシリコン１５および酸化膜１４を
上にして格子状に形成される。一方、このシリコン酸化
膜とポリシリコンが設けられていないシリコン基板１１
の表面部には、ＭＯＳ）ランマスクのソースおよびドレ
インを形成するためのＮ型不純物拡散領域１６がセルフ
ァラインによ多形成される。また、前記シリコン酸化膜
１４が直接シリコン基板１１に接している領域において
は、ＭＯＳトランジスタをデプレッション型にするため
のＮ型不純物注入領域１７がイオンインシランチージョ
ンによってシリコン基板１１の表面部に選択的に形成さ
れている。なお、前記第１層目および第２層目のポリシ
リコン１３．１５は不純物を高磯度に含んでおり、しか
も同−ｊ炊厚である、。また、シリコン酸化膜１２と１
４も同一膜厚である。Further, on the surface of the silicon substrate 11, a band-shaped silicon oxide film 14 and a second layer of polysilicon 15 thereon are formed in the horizontal direction and lined up at predetermined intervals in the vertical direction. That is, on the surface of the silicon substrate 11, a silicon oxide film (insulating film) 12 and a first layer polysilicon (conductive layer) 13 forming the element isolation 1 regions ISI to IS4 in FIG. 14 and second layer polysilicon 15
is formed in a lattice shape with the second layer polysilicon 15 and oxide film 14 facing upward. On the other hand, a silicon substrate 11 on which this silicon oxide film and polysilicon are not provided
N-type impurity diffusion regions 16 for forming the source and drain of the MOS (MOS) run mask are formed on the surface of the self-alignment line. In addition, in the region where the silicon oxide film 14 is in direct contact with the silicon substrate 11, an N-type impurity implantation region 17 for making the MOS transistor into a depression type is selectively implanted into the surface portion of the silicon substrate 11 by ion insilation. is formed. The polysilicon layers 13 and 15 of the first and second layers contain a high degree of impurity and have the same thickness. In addition, silicon oxide films 12 and 1
4 also has the same film thickness.

このように構成された装置においては、シリコン基板１
１に直接液しているシリコン酸化膜１４の部分およびそ
の上の第２層目のポリシリコン１５の部分を各ダートと
して、メモリセルとして働くｉｂ列接続された複数のＭ
ＯＳ）ランマスク（以下ＭＯ３）ランマスク回路という
）が縦方向に形成され、さらにこのＭＯＳ）ランマスク
回路が横方向に複数組構成されることになる。また、そ
のＭＯＳ）ランマスク回路相互間に、シリコン酸化膜１
２および第１層目のぼりシリコン１３全ケ９−トとして
分離用のＭＯＳ）ランジスタが構成されることになる。In the device configured in this way, the silicon substrate 1
The part of the silicon oxide film 14 directly injected into the first layer and the part of the second layer of polysilicon 15 thereon are used as each dirt, and a plurality of M
OS) run masks (hereinafter referred to as MO3 run mask circuits) are formed in the vertical direction, and a plurality of MOS) run mask circuits are formed in the horizontal direction. In addition, a silicon oxide film 1 is provided between the MOS) run mask circuits.
An isolation MOS (MOS) transistor is constituted by all of the silicon layers 13 and 2 of the first layer.

この分離用ＭＯ８）ランマスクのゲートを構成する前記
第１層目ポリシリコン１３は常に接地％位（シリコン酸
化膜１２下のシリコン基板１１表面にチャンネルが形成
されるのを禁止する電位）に固定される。したがって、
分離用ＭＯ３）ランジスタはカットオフ状態に保持され
、その両側の前記ＭＯ８）ランマスタ回路間の分離の役
を果すことになる。The first layer polysilicon 13 constituting the gate of this isolation MO8) run mask is always fixed at the ground level (a potential that prohibits the formation of a channel on the surface of the silicon substrate 11 under the silicon oxide film 12). Ru. therefore,
The isolation MO3) transistor is held in a cut-off state and serves as an isolation between the MO8) run master circuits on either side of it.

しかして、上記の装置によれば、素子間分離領域の幅は
第１層目のポリシリコン１３の幅と同一であシ、これは
従来技術に比べて％程度で済む。According to the above device, the width of the element isolation region is the same as the width of the first layer polysilicon 13, which is only about % of the width of the conventional technique.

また、素子間分離のための厚い酸化膜直下の高限度Ｐ型
領域が存在しないため、前記ＭＯ８）ランマスク回路の
各ＭＯＳトランジスタの単位ダート幅当シの電流駆動能
力は、ケ゛−ト幅の狭いＭＯＳトランジスタでも低下せ
ず、閾値電圧も高くならない。In addition, since there is no high-limit P-type region directly under the thick oxide film for isolation between elements, the current drive capability per unit dart width of each MOS transistor in the MO8) run mask circuit is lower than that of a narrow gate width. Even in MOS transistors, the voltage does not drop and the threshold voltage does not increase.

そして、電流駆動能力の高いＭＯＳ）ランマスクが形成
されることによｐ１第２層目のポリシリコン１５で形成
されるＭＯＳトランジスタの幅は第１層目のポリシリコ
ン１３の分離可能限界の幅を持たせれば充分である。し
たがって、第２図でメモリセル１個の横幅は第１層目の
ポリシリコン１３の最小ゲートピッチに等しくなる。こ
れは、３μり゛−ト級の集積回路では約５μで済むこと
になる。一方、従来技術での限界は約７．５μであった
。By forming a MOS (MOS) run mask with high current drive capability, the width of the MOS transistor formed from the second layer of polysilicon 15 is equal to the width of the separable limit of the first layer of polysilicon 13. It is enough to have it. Therefore, in FIG. 2, the width of one memory cell is equal to the minimum gate pitch of the first layer of polysilicon 13. This means that for a 3 micron integrated circuit, approximately 5 microns is enough. On the other hand, the limit in the prior art was about 7.5μ.

また、第１層目のポリシリコンエ３によって形成される
ＭＯＳ）ランマスクは、同一半導体集積回路装置内の他
の部分では、回路動作用のＭＯＳトランジスタとして使
用することが可能である。Further, the MOS run mask formed by the first layer polysilicon layer 3 can be used as a MOS transistor for circuit operation in other parts of the same semiconductor integrated circuit device.

したがって、同一フォトマスクで回路動作用ＭＯＳトラ
ンジスタの形成と素子分離領域の形成が可能であるから
、上記装置は、従来技術に比べて製造工程が増加するこ
とはない。Therefore, since it is possible to form a MOS transistor for circuit operation and an element isolation region using the same photomask, the above-mentioned device does not require an increase in manufacturing steps compared to the prior art.

（変形例）なお、以上の実施例は２層ポリシリコン構造を有するＭ
ＯＳ半導体集積回路装置に関してであるが、単層ポリシ
リコン構造のＭＯＳ半導体集積回路装置であってもトラ
ンジスタ分離を目的とするトランジスタの電位が常にカ
ットオフ電位に保持されていればその機能を果すことに
なり、小面Ｓｔでトランジスタ分野が可能となる。(Modified example) The above embodiment is based on M having a two-layer polysilicon structure.
Regarding OS semiconductor integrated circuit devices, even a MOS semiconductor integrated circuit device with a single-layer polysilicon structure can perform its function as long as the potential of the transistor intended for transistor isolation is always maintained at the cutoff potential. Therefore, the field of transistors becomes possible with a small surface St.

（発明の効果）以上詳述したようにこの発明の装置は、第１と第２のＭ
ＯＳ）ランジスタまたはＭＯＳ）ランジスタ群間のシリ
コン基板表面に絶縁膜と導電層とを重ねて形成して、そ
れによるトランジスタで第１と第２のＭＯＳ）ランマス
クまたはＭＯＳトランジスタ群間の分離を行うようにし
たので、その分離を第１および第２のＭＯＳ）ランマス
タ丑たｉｄＭＯ８）ランマスタ群の特性に悪影響を与え
ることなく小面積領域で行うことができる。(Effects of the Invention) As detailed above, the device of the present invention has the first and second M
An insulating film and a conductive layer are stacked on the surface of the silicon substrate between groups of OS) transistors or MOS) transistors, and the resulting transistors provide isolation between the first and second MOS) run masks or MOS transistor groups. Therefore, the separation can be performed in a small area without adversely affecting the characteristics of the first and second MOS run masters and id MO8) run master group.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図ないし第５図はこの発明のＩＶＩＯ８型半導体集
積回路装置の実施例を説明するための図で、第１図はア
ンド型マスクＲＯＭのメモリ素子部の回路図、第２図な
いし第４−図はその回路図を具体化した場合の構造を示
す断面図、第５図は同斜視図である。Ｑ・・・ＭＯＳ）ランジスタ、ＩＳＩ〜ＩＳＡ・・・素
子分離領域、１１・・・Ｐ型シリコン基板、１２・・・
シリコン酸化ｆＭ、ｘ３・・・ポリシリコン、１４・・
・シリコン酸化膜、１５・・・ポリシリコン、１６・・
・Ｎ型不純物拡散領域。特許出願人　沖電気工業株式会社手続補正書　　　　７・昭和５８年１月Ｉ、１日特許庁長官若杉和夫　殿１、事件の表示昭和５７年　特　許　願第　２１２６４２　　号２、発
明の名称ＭＯ８型半導体集積回路装餘３．補正をする者事件との関係　　　　　特　許　出願人（０２９）沖電
気工業株式会社４、代理人５、補正命令の日付　　昭和　　年　　月　　日　（自
発）６、補正の対象明細書の特許請求の範囲、発明の詳細な説明および図面
の簡単な説明の各欄７、補正の内容別紙の通り補正の内容１）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。２）明細書３頁１８行「アンド型」を「ナンド型」と訂
正する。３）同５頁１行および２行「導通」ヲ「非導通」と訂正
する。４）同７頁１９行「ことになる。」ヲ［ことになる。ま
た、前記第１層目のポリシリコン１３下゛のシリコン酸
化膜１２は、第２層目のポリシリコン１５とシリコン基
板１１にはさまれるシリコン酸化膜１４と同程度に薄い
膜厚で形成することにより、前記シリコン酸化膜１２の
下のシリコン基板１１と、前記シリコン酸化膜１２との
界面に、チャンネルが形成されるか否かを、前記第１層
目のポリシリコン１３の電位により制御できる−ため、
前記シリコン酸化膜１２の下に高濃度Ｐ形部分を必要と
しない。」と訂正する。５）同８頁３行「厚い」を削除する。６）同９頁１４行「分野」ヲ「分離」と訂正する。７）同９頁１８行１表面に絶縁膜」ヲ「表面に、ＭＯＳ
）ランジスタのダート絶縁膜とほぼ同一の膜厚を有する
絶縁膜」と訂正する。８）同１０頁ε行「アンド型」を「ナンド型」と訂正す
る。２、特許請求の範囲れ、その絶縁膜下のシリコン基板表面にチャンネ集積回
路装置。1 to 5 are diagrams for explaining an embodiment of the IVIO8 type semiconductor integrated circuit device of the present invention, in which FIG. 1 is a circuit diagram of a memory element portion of an AND type mask ROM, and FIGS. - The figure is a sectional view showing the structure when the circuit diagram is realized, and FIG. 5 is a perspective view of the same. Q...MOS) transistor, ISI~ISA...element isolation region, 11...P-type silicon substrate, 12...
Silicon oxide fM, x3...Polysilicon, 14...
・Silicon oxide film, 15...Polysilicon, 16...
・N-type impurity diffusion region. Patent Applicant Oki Electric Industry Co., Ltd. Procedural Amendment 7 January 1, 1980 Kazuo Wakasugi, Commissioner of the Japan Patent Office 1 Indication of Case 1982 Patent Application No. 212642 2 Title of Invention MO8 type semiconductor Integrated circuit equipment 3. Relationship with the case of the person making the amendment Patent Applicant (029) Oki Electric Industry Co., Ltd. 4, Agent 5, Date of amendment order Showa year, month, day (spontaneous) 6, Claims of the specification to be amended, Contents of the amendment 1) "2. Scope of Claims" of the specification will be corrected as shown in the attached sheet in each column 7 of the detailed description of the invention and the brief description of the drawings. 2) On page 3 of the specification, line 18, "AND type" is corrected to "NAND type". 3) On page 5, lines 1 and 2, "conducting" is corrected to "non-conducting." 4) Page 7, line 19, “Kono naru.” wo [Kono naru. Furthermore, the silicon oxide film 12 under the first layer of polysilicon 13 is formed to have a thickness as thin as that of the silicon oxide film 14 sandwiched between the second layer of polysilicon 15 and the silicon substrate 11. Thereby, whether or not a channel is formed at the interface between the silicon substrate 11 under the silicon oxide film 12 and the silicon oxide film 12 can be controlled by the potential of the first layer polysilicon 13. −For,
There is no need for a high concentration P type portion under the silicon oxide film 12. ” he corrected. 5) Delete "thick" in line 3 on page 8. 6) On page 9, line 14, ``field'' is corrected to ``separation.'' 7) Page 9, line 18, 1 “Insulating film on the surface” “MOS on the surface”
) An insulating film that has almost the same thickness as the dirt insulating film of a transistor." 8) On page 10, line ε, "AND type" is corrected to "NAND type". 2. The claimed scope is a channel integrated circuit device on the surface of a silicon substrate under the insulating film.

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]シリコン基板表面に形成された第１および第２のＭＯＳ
）ランジスタまたはＭＯＳ）ランソフタ群と、この第１
および第２のＭＯＳ）ランジスタまたはＭＯＳ）ランソ
スタ群間を電気的に離間させる素子分離領域とを具備す
るＭＯ８型半導体集積回路装置において、前記素子分離
領域は、前記＠１と第２のＭＯＳ）ランジスタまたはＭ
ＯＳ）ランソフタ群の間の前記シリコン基板表面に形成
された絶縁膜と、この絶縁膜の表面に形成された導電層
からなり、この導電層は前記絶縁膜下のシリコン基板表
面にチャンネルを形成するのを禁止する固定電源電位に
結合されていることを特徴とするＭＯ８型半導体集積回
路装置。First and second MOS formed on the silicon substrate surface
) transistor or MOS) run softer group and this first
and a second MOS) transistor or an element isolation region for electrically separating a group of MOS) transistors, wherein the element isolation region is a device between the @1 and the second MOS) transistor. or M
OS) Consists of an insulating film formed on the surface of the silicon substrate between the run softer groups, and a conductive layer formed on the surface of this insulating film, and this conductive layer forms a channel on the surface of the silicon substrate under the insulating film. An MO8 type semiconductor integrated circuit device, characterized in that the MO8 type semiconductor integrated circuit device is coupled to a fixed power supply potential that prohibits