JPS5846874B2 - Junction field effect transistor - Google Patents

Description

Translated fromJapanese

【発明の詳細な説明】この発明は、接合型電界効果トランジスタの構造に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the structure of a junction field effect transistor.

従来の縦形の接合型電界効果トランジスタ（以下Ｊ−Ｆ
ＥＴと称する）の構造は、第１図に示す様に、ドレイン
領域となる低比抵抗を有するＮ＋十形板１の上に高比抵
抗を有するＮ−形半導体層２をエピタキシャル成長させ
、とのＮ−形半導体層２０表面領域に、選択的にＰ十形
ゲート領域３及び低比抵抗を有するＮ十形ソース領域４
を拡散形成し、Ｎ−形半導体層２上の絶縁膜５にコンタ
クトホールを設け、ゲート電極６及びソース電極７を形
成した構成からなっている。Conventional vertical junction field effect transistor (hereinafter referred to as J-F
As shown in FIG. 1, the structure of the ET (hereinafter referred to as ET) consists of epitaxially growing an N- type semiconductor layer 2 having a high resistivity on an N+ ten-shaped plate 1 having a low resistivity and serving as a drain region. A P-type gate region 3 and an N-type source region 4 having low specific resistance are selectively formed on the surface region of the N-type semiconductor layer 20.
A contact hole is formed in an insulating film 5 on an N-type semiconductor layer 2, and a gate electrode 6 and a source electrode 7 are formed.

また、図中、８はチャンネル領域であり、選択的に設け
られたＰ十形ゲート領域３に狭１れたＮ−形半導体層２
部分を示す。Further, in the figure, 8 is a channel region, and the N-type semiconductor layer 2 is narrowed in the selectively provided P-shaped gate region 3.
Show parts.

なか、この第１図じ示した従来装置はＮチャンネル形の
Ｊ−ＦＥＴを示している。The conventional device shown in FIG. 1 is an N-channel type J-FET.

この様に構成されたＪ−ＦＥＴの相互コンダクタンスｇ
ｍ（△ＩＤ／△Ｖｏ）は、ゲート・バイアスが零ボルト
の時、ピンチオフ領域にかいて一般に下記〔１〕式の如
くあられされる。Mutual conductance g of J-FET configured in this way
m(ΔID/ΔVo) is generally expressed in the pinch-off region as shown in the following equation [1] when the gate bias is zero volts.

但し、μｎはキャリア移動度、ｑは電子の単位電荷量、
ＮＤはＮ−形半導体層２の不純物濃度、Ｗｇはゲート間
隔、ｌｓはＮ十形ソース領域４のソース長、Ｌはチャン
ネル領域８０チヤンネル長を示す。However, μn is carrier mobility, q is unit charge of electron,
ND is the impurity concentration of the N- type semiconductor layer 2, Wg is the gate interval, ls is the source length of the N-type source region 4, and L is the channel length of the channel region 80.

従って、不純物濃度ＮＤが高いほど、即ち、比抵抗が低
いほど相互コンダクタンスｇｍは大きくなる。Therefore, the higher the impurity concentration ND, that is, the lower the specific resistance, the greater the mutual conductance gm.

また、Ｐ十形ゲート領域３とドレイン領域１との間のゲ
ート、ドレイン間容量Ｃｇｄは、一般に下記ＣＩＤ式の
如くあられされ、Ｐ十形ゲート領域３からＮ−形半導体
層２中へのびる空乏層中りは下記〔■〕式の如くあられ
される。In addition, the gate-drain capacitance Cgd between the P-domain gate region 3 and the drain region 1 is generally expressed as the following CID equation, and the depletion extending from the P-domain gate region 3 into the N-type semiconductor layer 2 The thickness of the layer appears as shown in the formula [■] below.

但し、εは比誘電率、ε０は真空の誘電率、ＡｇはＰ十
形ゲート領域３のゲート長、ＷはＰ＋十形ゲート領域３
ゲート巾、ＡはＰ十形ゲート領域３のゲート拡散面積で
あり、ゲート長１ｇとゲート巾Ｗとの積を示し、πは円
周率、φ１は拡散電位、Ｖｇｄはゲート、ドレイン間電
圧を示す。However, ε is the relative dielectric constant, ε0 is the permittivity of vacuum, Ag is the gate length of the P+decade gate region 3, and W is the P+decade gate region 3.
The gate width, A is the gate diffusion area of the P-shaped gate region 3, and is the product of the gate length 1g and the gate width W, π is the pi, φ1 is the diffusion potential, and Vgd is the voltage between the gate and drain. show.

従って、ゲート、ドレイン間容量Ｃｇｄの大きさは、Ｐ
十形ゲート領域３からＮ−形半導体層２中へほとんど空
乏層がのびていない時に最大となり空乏層がのびてＮ十
形基板１に到達した時に最小となる。Therefore, the size of the gate-drain capacitance Cgd is P
It reaches a maximum when almost no depletion layer extends from the 10-shaped gate region 3 into the N-type semiconductor layer 2, and reaches a minimum when the depletion layer extends and reaches the N-1 substrate 1.

このため、Ｎ−形半導体層２の不純物濃度ＮＤを低くす
るほど、即ち、比抵抗が高いほど小さなゲート、ドレイ
ン間電圧Ｖｇｄによりゲート、ドレイン間容量Ｃｇｄを
小さくすることができる。Therefore, the lower the impurity concentration ND of the N-type semiconductor layer 2, that is, the higher the specific resistance, the smaller the gate-drain capacitance Cgd can be made by reducing the gate-drain voltage Vgd.

ところで、一般に、Ｊ−ＦＥＴＯ高周波特性は相互コン
ダクタンスｇｍが大きく、しかもゲートドレイン間容量
Ｃｇｄ及びゲート、ソース間容量Ｃｇｓが小さいほど優
れているということが知られている。By the way, it is generally known that the high frequency characteristics of J-FETO are better as the mutual conductance gm is larger and the gate-drain capacitance Cgd and the gate-source capacitance Cgs are smaller.

ところが、第１図に示す従来装置において、エピタキシ
ャル成長させたＮ形半導体層２の比抵抗を比較的低くし
たときは、相互コンダクタンスｇｍは大きくなるが、ゲ
ート、ドレイン間容量Ｃｇｄも大きくなり、比抵抗を比
較的高くしたときは、Ｃｇｄは小さくなるがｇｍも小さ
くなってし１う。However, in the conventional device shown in FIG. 1, when the resistivity of the epitaxially grown N-type semiconductor layer 2 is made relatively low, although the mutual conductance gm increases, the gate-drain capacitance Cgd also increases, and the resistivity decreases. When Cgd is made relatively high, gm also becomes small, although Cgd becomes small.

具体的に、例えばＮ形半導体層２の比抵抗を１０（Ω鼾
〕としたとき、相互コンダクタンスｇｍは６０〔ｍＵ〕
程度となり、比抵抗を５０〔Ωα〕としたときｇｍは２
０’（ｍＵ）程度となる。Specifically, for example, when the specific resistance of the N-type semiconductor layer 2 is 10 (Ω), the mutual conductance gm is 60 [mU].
When the specific resistance is 50 [Ωα], gm is 2
It becomes about 0' (mU).

このため、Ｊ−ＦＥＴＯ高周波特性が悪くなるという不
都合が生じた。For this reason, a problem occurred in that the high frequency characteristics of J-FETO deteriorated.

この発明は上記欠点に鑑みなされたものであり、相互コ
ンダクタンスｇｍが大きく、かつ小さなゲート、ドレイ
ン間電圧Ｖｄｇによりゲート、ドレイン間容量Ｃｇｄを
最小の大きさにすることができる高周波特性の優れたＪ
−ＦＥＴを提供することを目的とする。This invention was made in view of the above-mentioned drawbacks, and is a JJ with excellent high-frequency characteristics that can minimize the gate-drain capacitance Cgd by having a large mutual conductance gm and a small gate-drain voltage Vdg.
- Aims to provide FET.

以下図面に基づいてこの発明の詳細な説明する。The present invention will be described in detail below based on the drawings.

第２図はこの発明によるＪ−ＦＥＴの一実施例の構造を
示す断面図である。FIG. 2 is a sectional view showing the structure of an embodiment of the J-FET according to the present invention.

図中、第１図と同一または相当部分には同一符号を付し
である。In the figure, the same or corresponding parts as in FIG. 1 are given the same reference numerals.

この実施例の構造は、ドレイン領域となる低比抵抗を有
するＮ十形基板１の上に、例えば５０〔Ω備〕程度の高
比抵抗を有するＮ−形半導体層２をエピタキシャル成長
し、さらに、とのＮ−形半導体層２の上にこれより比抵
抗の低い、例えば１０〔Ωα〕程度の比抵抗を有するＮ
形半導体層１０をエピタキシャル成長し、このＮ形半導
体層１００表面領域に、選択的にＰ十形ゲート領域３及
び低比抵抗を有するＮ十形ソース領域４を拡散形成した
構成となっている。In the structure of this embodiment, an N-type semiconductor layer 2 having a high specific resistance of, for example, about 50 [Ω] is epitaxially grown on an N-type substrate 1 having a low specific resistance and serving as a drain region. N-type semiconductor layer 2 with a lower resistivity, for example, about 10 [Ωα], is formed on the N-type semiconductor layer 2.
A type semiconductor layer 10 is epitaxially grown, and a P<0> type gate region 3 and an N<0> type source region 4 having a low specific resistance are selectively diffused into the surface region of this N type semiconductor layer 100.

即ち、夫々比抵抗の異なるＮ形の三層基体の中のやや比
抵抗の高いＮ形半導体層１００表面領域に、ゲート及び
ソース領域３．４を形成した構造である。That is, it has a structure in which the gate and source regions 3.4 are formed in the surface region of the N-type semiconductor layer 100 having a slightly high resistivity in the N-type three-layer substrate having different resistivities.

また、図中、６゜７は夫々ゲート電極及びソース電極で
あり、Ｎ形半導体層１０上の絶縁膜５に形成されたコン
タクトホールを介して設けられている。Further, in the figure, reference numerals 6.sup.7 denote a gate electrode and a source electrode, respectively, which are provided through contact holes formed in the insulating film 5 on the N-type semiconductor layer 10.

８はチャンネル領域であり、ソース、ドレイン領域４，
１間の電流通路のＰ十形ゲート領域３に狭１れたＮ形半
導体層１０部分を示す。8 is a channel region, source and drain regions 4,
1 shows a portion of the N-type semiconductor layer 10 narrowed to the P-type gate region 3 of the current path between the two.

この第２図に示した実施例装置はＮチャンネル形のＪ−
ＦＥＴを示している。The embodiment shown in FIG. 2 is an N-channel type J-
FET is shown.

この第２図に示した実施例構造にあ・いて、Ｎ形半導体
層１００層厚をｔとした際に、ゲート間隔の半分（Ｗｇ
／２）を、Ｐ十形ゲート領域３とＮ−形半導体層２との
間のＮ形半導体層１０の距離、即ち厚さ方向の寸法（ｔ
−Ｌ）より小さく形成した場合、ピンチオフがＮ−形半
導体層２より比抵抗の低いＮ形半導体層１０内で起こる
ため、相互コンダクタンスｇｍが大きくｉす、空乏層は
Ｎ形半導体層１０の一部及び比抵抗の高いＮ−形半導体
層２に拡がるため、比較的小さ々ゲート、ドレイン間電
圧Ｖｇｄにより空乏層がＮ十形基板１に到達し、ゲート
、ドレイン間容量Ｃｇｄを最小にすることができる。In the example structure shown in FIG. 2, when the thickness of 100 N-type semiconductor layers is t, half the gate interval (Wg
/2) is the distance of the N-type semiconductor layer 10 between the P-type gate region 3 and the N-type semiconductor layer 2, that is, the dimension in the thickness direction (t
-L), the pinch-off occurs in the N-type semiconductor layer 10, which has a lower resistivity than the N-type semiconductor layer 2, so the mutual conductance gm increases, and the depletion layer becomes a part of the N-type semiconductor layer 10. Since the depletion layer spreads to the N-type semiconductor layer 2 having high resistivity and high resistivity, the depletion layer reaches the N-type substrate 1 due to the relatively small gate-drain voltage Vgd, thereby minimizing the gate-drain capacitance Cgd. Can be done.

また、ゲート間隔の半分（Ｗｇ／２）と上述のＮ形半導
体層１０の距離（ｔ−Ｌ）とをほぼ等しく形成した場合
、Ｐ十形ゲート領域３からＮ形半導体層１０中へのびる
空乏層がＮ−形半導体層２に到達するのとほぼ同時に、
ピンチオフが起こる。Furthermore, when half the gate interval (Wg/2) and the above-mentioned distance (t-L) of the N-type semiconductor layer 10 are formed to be approximately equal, depletion extends from the P-shaped gate region 3 into the N-type semiconductor layer 10. Almost at the same time as the layer reaches the N-type semiconductor layer 2,
A pinch-off occurs.

このため、相互コンダクタンスｇｒｒ１．は、Ｎ形半導
体層１０の不純物濃度により決定されるので、大きくな
る。Therefore, the mutual conductance grr1. is determined by the impurity concentration of the N-type semiconductor layer 10, so it becomes large.

また、ピンチオフ時にすでに空乏層がＮ−形半導体層２
に到達しているため、非常に小さなゲート、ドレイン間
電圧Ｖｇｄにより空乏層をＮ十形基板１に到達せしめ、
ゲート、ドレイン間容量Ｃｇｄを最小にすることができ
る。Moreover, at the time of pinch-off, the depletion layer is already in the N-type semiconductor layer 2.
, the depletion layer is caused to reach the N-type substrate 1 by a very small gate-drain voltage Vgd,
The gate-drain capacitance Cgd can be minimized.

従って、高周波特性の向上が図れ、（Ｗｇ／２）と（１
−Ｌ）とをほぼ等しい距離にした場合が最適値となる。Therefore, the high frequency characteristics can be improved, and (Wg/2) and (1
The optimum value is when the distance between the two distances is approximately the same.

ところが、ゲート間隔の半分（Ｗｇ／２ ）を上述のＮ
形半導体層１０の距離（ｔ−Ｌ）より太きく形成した場
合は、ピンチオフがＮ−形半導体層２内で起こるため、
非常に小さなゲート、ドレイン間電圧Ｖｇｄにより空乏
層をＮ十形基板１に到達せしめ、ゲート、ドレイン間容
量Ｃｇｄを最小にすることができるが、相互コンダクタ
ンスｇｍが非常に小さくなってし捷うので、適当とは言
え。However, half of the gate spacing (Wg/2) is
If it is formed to be thicker than the distance (t-L) of the N-type semiconductor layer 10, pinch-off will occur within the N-type semiconductor layer 2.
Although the depletion layer can be made to reach the N-type substrate 1 by using a very small voltage Vgd between the gate and drain, and the capacitance Cgd between the gate and drain can be minimized, the mutual conductance gm becomes very small. , although it is appropriate.

ない。do not have.

従って、ゲート間隔の半分、即ちチャンネル領域８０チ
ヤンネル巾Ｗｇの半分（Ｗｇ／２）は、Ｎ形半導体層１
０の厚さ方向の寸法（ｔ−Ｌ）と等しいかこれより小さ
くする必要がある。Therefore, half of the gate interval, that is, half (Wg/2) of the channel width Wg of the channel region 80, is the width of the N-type semiconductor layer 1.
It is necessary to make it equal to or smaller than the dimension (t-L) in the thickness direction of 0.

なか、この第２図に示した実施例では、Ｎチャンネル形
のＪ−ＦＥＴについて説明したが、この発明はこれに限
らず、Ｐチャンネル形のＪ−ＦＥＴでもよい。In the embodiment shown in FIG. 2, an N-channel type J-FET has been described, but the present invention is not limited to this, and a P-channel type J-FET may also be used.

以上の様に、この発明によるＪ−ＦＥＴは、低比抵抗を
有する第１導電形の第１半導体層と、この第１半導体層
上に形成され高比抵抗を有する第１導電形の第２半導体
層と、この第２半導体層上に形成されこれよりも低比抵
抗を有する第１導電形の第３半導体層と、この第３半導
体層の表面領域に選択的に設けられ第３半導体層部分に
チャンネル領域を形成する第２導形のゲート領域とを備
え、ゲート領域と第２半導体層との間に有する第３半導
体層の厚さ方向寸法をチャンネル領域のチャンネル巾の
−より小さくならないように形成しまたため、ピンチオフが上記第３半導体層内で起こること
により、相互コンダクタンスｇｍを大きくしかも小さな
ゲート、ドレイン間電圧によりゲート、ドレイン間容量
Ｃｇｄを最小にすることができるので、高周波特性の向
上を図れる効果がある。As described above, the J-FET according to the present invention includes a first semiconductor layer of a first conductivity type having a low specific resistance, and a second semiconductor layer of a first conductivity type having a high specific resistance formed on the first semiconductor layer. a semiconductor layer, a third semiconductor layer of a first conductivity type formed on the second semiconductor layer and having a lower specific resistance than the second semiconductor layer, and a third semiconductor layer selectively provided in a surface region of the third semiconductor layer. a gate region of a second conductivity type forming a channel region in a portion thereof, and the dimension in the thickness direction of a third semiconductor layer between the gate region and the second semiconductor layer is not smaller than - the channel width of the channel region. Since pinch-off occurs in the third semiconductor layer, the mutual conductance gm can be increased, and the gate-drain capacitance Cgd can be minimized by a small gate-drain voltage, which improves high-frequency characteristics. This has the effect of improving performance.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、従来のＪ−ＦＥＴの構造を示す断面図、第２
図は、この発明によるＪ−ＦＥＴの一実施例の構造を示
す断面図である。なか、図中同一部分または相当部分には同一符号を付し
である。１・・・第１半導体層、２・・・第２半導体層、３・・
・ゲート領域、８・・・チャンネル領域、１０・・・第
３半導体装置Figure 1 is a cross-sectional view showing the structure of a conventional J-FET;
The figure is a sectional view showing the structure of an embodiment of a J-FET according to the present invention. Identical or equivalent parts in the figures are designated by the same reference numerals. 1... First semiconductor layer, 2... Second semiconductor layer, 3...
- Gate region, 8... Channel region, 10... Third semiconductor device

Claims (1)

Translated fromJapanese

【特許請求の範囲】１ 低比抵抗を有する第１導電形の第１半導体層、上記
第１半導体層上に形成され高比抵抗を有する第１導電形
の第２半導体層、上記第２半導体層上に形成されこれよ
りも低比抵抗を有する第１導電形の第３半導体層、上記
第３半導体層の表面領域に選択的に設けられ上記第３半
導体層部分にチャンネル領域を形成する第２導電形のゲ
ート領域を備え、上記ゲート領域と第２半導体層との間
に有する第３半導体層の厚さ方向寸法を上記チャンネル
領域のチャンネル巾の−より小さく寿らないようにした
ことを特徴とする接合型電界効果トランジスタ。２ ゲート領域と第２半導体層との間に有する第３半導
体層の厚さ方向寸法をチャンネル領域のチャンネル巾の
−にほぼ等しくなるようにしたことを特徴とする特許請
求の範囲第１項に記載の接合型電界効果トランジスタ。[Scope of Claims] 1. A first semiconductor layer of a first conductivity type having a low specific resistance, a second semiconductor layer of a first conductivity type formed on the first semiconductor layer and having a high specific resistance, and the second semiconductor layer. a third semiconductor layer of a first conductivity type formed on the layer and having a lower resistivity than the third semiconductor layer; a third semiconductor layer selectively provided in a surface region of the third semiconductor layer and forming a channel region in a portion of the third semiconductor layer; The third semiconductor layer has a gate region of two conductivity types, and the third semiconductor layer between the gate region and the second semiconductor layer has a dimension in the thickness direction smaller than the channel width of the channel region so as not to last. Characteristics of junction field effect transistors. 2. Claim 1, characterized in that the thickness direction dimension of the third semiconductor layer between the gate region and the second semiconductor layer is approximately equal to - the channel width of the channel region. The junction field effect transistor described.