【発明の詳細な説明】この発明は、半導体回路がＶ体的に集積配置されること
により、集積度の向上した半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device in which the degree of integration is improved by integrating semiconductor circuits in a V-shaped configuration.
半導体装置において、その集積度を高めることに対する
要望は、近時、加速度的に強くなってきている。しかし
、従来の２次元的（平面的）なＩＣｍ成法では、集積度
を上げるためにはＩＣチップサイズ憂大吉くするしかな
く、その結果、半導体装置の占有面積が増大するととも
に製造時の歩留りが悪く、問題となっていた。Recently, the demand for increasing the degree of integration of semiconductor devices has been increasing at an accelerating pace. However, in the conventional two-dimensional (planar) IC fabrication method, the only way to increase the degree of integration is to increase the IC chip size.As a result, the area occupied by the semiconductor device increases and the manufacturing yield decreases. It was bad and had become a problem.
この発明は、この開動を解決することを目的とする。こ
のような目的は、半導体回路が立体的に集積配置される
ことによって達成される。This invention aims to solve this opening movement. This objective is achieved by three-dimensionally integrating semiconductor circuits.
このようにして、この発明にかかる半導体装置は、必要
なパッドを基板の端縁に臨ませた半導体回路を備えてな
るチップ複数枚が積層され、この積層体の側面において
、前記パッドのうちの互いに接続することを必要とする
もの同士を！［する配線と、前記積層体につくられた集
積回路に必要なパッドとがそれぞれ設けられていること
を特徴と−する。以下、この発明を、その実施例をあら
れす図面に基いて詳しく述べる。In this way, in the semiconductor device according to the present invention, a plurality of chips each comprising a semiconductor circuit with necessary pads facing the edge of the substrate are stacked, and on the side surface of this stack, one of the pads is Things that need to be connected to each other! [The present invention is characterized in that wiring lines and pads necessary for an integrated circuit formed in the laminated body are respectively provided. DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the accompanying drawings.
以下では、この発明の構成の理解を容易とさせるため、
ＭＯＳインバータ２段接続の半導体集積回路をその例に
とる。しかし、より複雑な構成をもつ半導体集積回路に
対しても、同様にしてこの発明を適用することができる
ことは言うまでもなし１゜ここに例示されるＭＯＳイン
ノぐ一タ２段！ＩＩ−続においては、第１図および第２
図に示されるチップ１２が用いられている。チップ１２
は、その基板１１・２１１に１両図の各（ｃ） Ｋ示さ
れている半導体回路すなわちＭＯＳインバータ１２・２
２を備えている。このようなＭＯＳインバータとしては
、たとえば、デプレッション負荷インバータが知られて
いる。図中、ｖＤＤは電源、■□は接地、ＪＮＩ・ＩＮ
２は入力、 ０ＵＴＩ・０ＵＴ２は出力をそれぞれあら
れす。第１図および第２図の各（ａ） Ｋみるように一
各チップト２０半導体回路１２・２２はいずれも、ＶＤ
ＤＩ ■５３１人出力端子などの入出力パッドとなる部
分（この明細書では、これを「パッド」と言うことにす
る）を基板１１・２１の各端縁に臨ませている。回路構
成の都合上、その他のパッドも必要であれば、勿論、そ
れらのパッドも基板の各端縁に臨ませるし、さらに後述
のようにして半導体回路を立体的に集積配置したときに
おいて、上下の各回路を接続するのに必要があればミそ
のような配線のパッドなども基板の端縁に臨ませる。こ
の実施例では必要なパッドのすべてを基板１１・くなれ
ばそれらはＩＩＷＩ端縁に分散して臨ませることＫなる
。Below, in order to facilitate understanding of the structure of this invention,
Let us take as an example a semiconductor integrated circuit in which two stages of MOS inverters are connected. However, it goes without saying that the present invention can be similarly applied to semiconductor integrated circuits with more complicated configurations. In II-Continuation, Figures 1 and 2
A chip 12 shown in the figure is used. chip 12
The substrates 11 and 211 are equipped with semiconductor circuits, namely MOS inverters 12 and 2, shown in (c) K in each figure.
It is equipped with 2. As such a MOS inverter, for example, a depression load inverter is known. In the figure, vDD is the power supply, ■□ is the ground, JNI/IN
2 is the input, and 0UTI and 0UT2 are the outputs. As shown in each (a) K of FIGS. 1 and 2, each chip 20 semiconductor circuit 12, 22 is
DI ■531 Portions serving as input/output pads such as output terminals (in this specification, these will be referred to as "pads") are exposed to each edge of the substrates 11 and 21. If other pads are required due to the circuit configuration, these pads will of course be placed facing each edge of the board, and when semiconductor circuits are integrated in three dimensions as described later, If necessary to connect each circuit, such wiring pads should also be placed on the edge of the board. In this embodiment, if all the necessary pads are placed on the substrate 11, they can be distributed and exposed to the edges of the IIWI.
１１１図（ｂ）および第２図（ｂ）は上記のＭＯＳイン
バータが設けられているチツプト２の拡大縦断面図であ
り、図中、１１・２１はシリコン基板、１３・２３は拡
散部分、１４・２４はシリコン酸化膜。111(b) and FIG. 2(b) are enlarged vertical cross-sectional views of the chip 2 in which the above-mentioned MOS inverter is provided. In the figures, 11 and 21 are silicon substrates, 13 and 23 are diffusion portions, and・24 is a silicon oxide film.
１５・２５は多結晶シリコンなどからなるゲージ電極、
１６・２６はガラスなどからなる表面保護膜、１７・２
７は各パッドまでの配線用金属であって例えばアルミニ
ウムからなる。15 and 25 are gauge electrodes made of polycrystalline silicon, etc.
16.26 is a surface protective film made of glass etc., 17.2
Reference numeral 7 indicates a metal for wiring up to each pad, and is made of aluminum, for example.
上に述ぺた２枚のチツブト２が、それぞれの半導体回路
形成面側を向かい合わせるようにして、第３図のごとく
積層されている。両チップはエポキシ樹脂系・ウレタン
樹脂系・フェノール樹脂系など適宜の有機系接着剤で固
着される。ガラスなど無機系接着剤が用いられてもよい
。図中、３はこのような接着剤層をあられす。チップ同
士の固定は他の手段によってもよい。チップの接層枚数
は実施の動機に応じて適宜に定められる。その際、互い
の半導体回路量における結線の好ましい配線方法を考慮
して、パッドをもつ端縁の向きをそろえたり、重ね合わ
せの順序を定めたりすることは、言うまでもない。The two chips 2 mentioned above are stacked one on top of the other as shown in FIG. 3, with their respective semiconductor circuit forming surfaces facing each other. Both chips are fixed with an appropriate organic adhesive such as epoxy resin, urethane resin, or phenol resin. An inorganic adhesive such as glass may also be used. In the figure, 3 indicates such an adhesive layer. The chips may be fixed to each other by other means. The number of chips in contact is determined as appropriate depending on the motivation for implementation. At that time, it goes without saying that the preferred wiring method for wiring in each semiconductor circuit amount should be taken into consideration to align the directions of the edges with pads and to determine the order of overlapping.
第３図（ａ） において、１２−１２はチップ１−２の
各ＭＯＳインバータをあられしており、それぞれｔＤハ
”／ Ｆ （Ｖ Ｖ 、 ＩＮＩ 、 ＩＮ２
、０ＵＴＩ 、０ＵＴ２ＤＤ ５５のちの）は上のようＫして得られた積層体４の同一側面
に露呈している。第３図中、１１−２１は基板、１３・
２３は拡散部分、１４・２４はシリコン酸化膜、１６・
２６は表面保饅膜、１７・２７は配線用金属である。In FIG. 3(a), 12-12 inverts each MOS inverter of chips 1-2, and each tDha''/F(VV, INI, IN2
, 0UTI , 0UT2DD 55 later) are exposed on the same side of the laminate 4 obtained by K as above. In Fig. 3, 11-21 is the substrate, 13.
23 is a diffusion part, 14.24 is a silicon oxide film, 16.
26 is a surface protective film, and 17 and 27 are wiring metals.
この発明にかかる半導体装電は、上に述べるように構成
されている積層体４のパッド露呈側面に、前記各パッド
のうちの互いＫｌｊｌ続することを必要とするもの同士
を接続する７１％１１ニウムなどの配線が設けられてな
るものである。この実施例では、チツプト２のＶＤＤ同
士、チツプト２のｖｓｓ同士およびチップ１の０ＵＴ１
とチップ２のＩＮ２の３組のパッド間にそれぞれ、第４
図（ａ）、 （ｂ）’にみるように配置１５１・５２・
５３がなされている。そして、これらの配置１により、
積層体４には、第４図（ｃ） ＫみるＭＯＳインバータ
２段接続の半導体集積回路６がつくられている。積層体
４のパッド露呈側面にはまた、この半導体集積回路への
入出力などに必要なアルミニウムなどからなるパッドも
設けられている。この実施例では、ＩＮＩ Ｋ設けら
れたパッド６１およびＯＵＴ！に設けられたパッド６２
がそれであるが、配＄５１・５２の各一部はそれぞれ■
パッドまたはｖｓｓパッドとなるといＤう意味では、いずれも半導体集積回路６に必要なパッド
をも兼ねると言える。The semiconductor device according to the present invention has a 71% 11 pad for connecting the pads that need to be connected to each other among the respective pads on the pad exposed side surface of the stacked body 4 configured as described above. It is formed by wiring made of aluminum or the like. In this embodiment, the VDD of chip 2 is connected to each other, the vss of chip 2 is connected to each other, and 0UT1 of chip 1 is connected to each other.
and between the three sets of IN2 pads of chip 2, respectively.
Arrangements 151, 52, as shown in Figures (a) and (b)'
53 have been done. And with these arrangement 1,
A semiconductor integrated circuit 6 having two stages of MOS inverters connected as shown in FIG. 4(c) is formed in the laminate 4. As shown in FIG. Also provided on the pad-exposed side surface of the stacked body 4 are pads made of aluminum or the like necessary for input/output to the semiconductor integrated circuit. In this embodiment, pad 61 provided with INI K and OUT! pad 62 provided in
However, each part of the distribution of $51 and $52 is
In the sense that it serves as a pad or a vss pad, it can be said that either of them also serves as a pad necessary for the semiconductor integrated circuit 6.
積層体４のパッド露呈側ＷＪＫ上記の配線およびパッド
を設ける方法は、公知の方決、たとえば、プリント配線
方法などＫよる。第３図（ａ） Ｋは、プリン）配置１
１による場合のマスク７があられされている。なお、各
チップのパッドがそのままで、積層体内の半導体集積回
路圧必要なパッドとなり得るものであれば、上記のよう
な後付は工程によるパッドの形成を省略することができ
ることがある。The method for providing the above wiring and pads on the pad exposed side WJK of the laminate 4 is based on a known method such as a printed wiring method. Figure 3 (a) K is pudding) Arrangement 1
The mask 7 in case No. 1 is roughened. Note that if the pads of each chip can be used as they are and can serve as pads that require the pressure of the semiconductor integrated circuit in the stacked body, it may be possible to omit the formation of pads in the post-installation process as described above.
第４図（ａ） 、 （ｂ） において、８はＳｉｎ、な
どからなる表面保饅膜、９は絶縁膜であり、１１・２１
は基板、１３・２３は拡散部分、１４・２４はシリコン
酸化膜、１６・２６は表面保饅膜、１７・２７は配線用
金属、３は接着剤層である。In FIGS. 4(a) and (b), 8 is a surface protection film made of Sin, etc., 9 is an insulating film, and 11 and 21
1 is a substrate, 13 and 23 are diffusion portions, 14 and 24 are silicon oxide films, 16 and 26 are surface protection films, 17 and 27 are wiring metals, and 3 is an adhesive layer.
この発明にかかる半導体装置は、上に述ぺたようＫして
つくられたものであって、必要なパッドを基板の端縁に
臨ませた半導体回路を備えてなるチップＩＩＩＷＩ教が
積層され、この積層体の側［Ｉにおいて、前記パッドの
うちの互いＫｍ続することを必要とするもの同士を接続
する配線と、前記積層体につくられた集積回路に必要な
パッドとがそれぞれ設けられているものであるから、半
導体集積回路が立体的に分散し積層配置され、多層に分
かれた半導体回路の素子間での配線も積層体＠面でなさ
れているから、占有する面積あたりの集積度が向上し、
製造時の歩留りも向上するなど幾多の効果がもたらされ
る。The semiconductor device according to the present invention is manufactured as described above, in which chips IIIW comprising semiconductor circuits with necessary pads facing the edge of the substrate are stacked. On the side of the laminate [I, wiring for connecting the pads that need to be connected to each other by Km and pads necessary for the integrated circuit formed in the laminate are respectively provided. Because semiconductor integrated circuits are distributed three-dimensionally and arranged in layers, and the wiring between the elements of multilayer semiconductor circuits is also done on the laminate @ plane, the degree of integration per occupied area is improved. death,
Many effects are brought about, such as improved yield during manufacturing.
第１図および第２図はこの発明にかかる半導体装置の一
例に用いられるＩＣチップを示す、（ａ）斜視図、伽）
拡大縦断面図、（Ｃ）回路図であり、第３ＷＪは上記二
つのチップを積層したものの、（畠）斜視図（プリント
配線用マスクが併せて図示されている）、伽）拡大縦断
面図、（Ｃ）図（ｂ）と直交方向の同縦断面図であり、
第４図はこの発明にかかる半導体装置をあられす、（ａ
）斜視図、（ｂ）拡大縦断面図、（Ｃ）回路図である。１．２・・・チップ ３・・・接着剤層 ４・・・積層
体６・・・ＭＯＳインバータ２段接続の半導体集積回路
１！、２１・・・基板 １２．２２・・・ＭＯＳインバ
ータ（半導体回路） ５１，５２．５３・・・積層体
１１面の配ＩＩＩ ６１，６２・・・積層体側面のパッ
ド特許用−人 松下電工株式会社代理人 弁理士 松 本 武 彦（Ｃ）′″1 and 2 show an IC chip used in an example of a semiconductor device according to the present invention, (a) perspective view;
The third WJ is an enlarged vertical cross-sectional view, (C) a circuit diagram, and the third WJ is a perspective view (also shown with a mask for printed wiring) of the two chips described above, and (B) an enlarged vertical cross-sectional view. , (C) is the same vertical cross-sectional view in the orthogonal direction as FIG.
FIG. 4 shows a semiconductor device according to the present invention (a
) A perspective view, (b) an enlarged vertical sectional view, and (C) a circuit diagram. 1.2...Chip 3...Adhesive layer 4...Laminated body 6...Semiconductor integrated circuit 1 with two stages of MOS inverters connected! , 21... Substrate 12.22... MOS inverter (semiconductor circuit) 51, 52. 53... Arrangement III on the 11th side of the laminate 61, 62... Pad patent on the side of the laminate - person Matsushita Electric Works Agent Co., Ltd. Patent Attorney Takehiko Matsumoto (C)′″
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20287981AJPS58103149A (en) | 1981-12-15 | 1981-12-15 | Semiconductor device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20287981AJPS58103149A (en) | 1981-12-15 | 1981-12-15 | Semiconductor device |
| Publication Number | Publication Date |
|---|---|
| JPS58103149Atrue JPS58103149A (en) | 1983-06-20 |
| Application Number | Title | Priority Date | Filing Date |
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