【０００１】[0001]
【発明の属する技術分野】本発明は、ポリシリコン（Ｐ
−Ｓｉ）からなる半導体層を有する薄膜トランジスタ装
置及び薄膜トランジスタ装置の製造方法並びにこの薄膜
トランジスタ装置を用いてなる液晶表示装置用アレイ基
板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a thin film transistor device having a semiconductor layer made of -Si), a method of manufacturing the thin film transistor device, and an array substrate for a liquid crystal display device using the thin film transistor device.
【０００２】[0002]
【従来の技術】液晶表示装置の駆動回路に用いる薄膜ト
ランジスタ装置（以下ＴＦＴと略称する。）として、高
移動度であリ、良好な半導体特性を有することから、従
来ポリシリコン（Ｐ−Ｓｉ）からなる半導体層を有する
ポリシリコンＴＦＴが開発されている。2. Description of the Related Art A thin film transistor device (hereinafter abbreviated as TFT) used for a driving circuit of a liquid crystal display device has a high mobility and good semiconductor characteristics. Polysilicon TFTs having different semiconductor layers have been developed.
【０００３】このポリシリコンＴＦＴは、オン状態で比
較的大きなドレイン電圧を与えられた場合、半導体層の
チャネル領域と、その両側の、不純物を高濃度注入し低
抵抗化してなる、ソース・ドレイン領域との接合部分に
電界が集中しやすく、この電界により、加速されたキャ
リアであるホットエレクトロンやホットホールが発生さ
れやすい。このホットエレクトロンやホットホールは、
非常に高いエネルギーを持つため、半導体層及びゲート
配線層間を絶縁するゲート絶縁膜内部に侵入して蓄積さ
れる場合があり、ポリシリコンＴＦＴのしきい値電圧を
変動させ、その安定な動作を妨げたり、あるいはアバラ
ンシェ降下を起こしゲート絶縁膜やソース・ドレイン領
域を破壊する等、ポリシリコンＴＦＴの信頼性、耐久性
を低下させるおそれを有していた。When a relatively large drain voltage is applied in the ON state, the polysilicon TFT has a channel region of a semiconductor layer and a source / drain region on both sides of the channel region, which is formed by implanting impurities at a high concentration to reduce the resistance. The electric field tends to be concentrated at the junction with the substrate, and this electric field tends to generate hot electrons and hot holes, which are accelerated carriers. These hot electrons and hot holes are
Since it has a very high energy, it may penetrate and accumulate inside the gate insulating film that insulates the semiconductor layer and the gate wiring layer, fluctuating the threshold voltage of the polysilicon TFT and hindering its stable operation. In this case, the reliability and durability of the polysilicon TFT may be deteriorated, for example, such that the gate insulating film and the source / drain regions are destroyed due to avalanche drop.
【０００４】そこでこのようなポリシリコンＴＦＴの信
頼性及び耐久性を向上し良好な特性を得るため、一般
に、チャネル領域及びソース・ドレイン領域との間に、
ソース・ドレイン領域よりも不純物濃度が低く、チャネ
ル領域とソース・ドレイン領域の中間の抵抗値を有する
低不純物濃度領域（以下ＬＤＤ領域と略称する。）を形
成し、チャネル領域及びソース・ドレイン領域との接合
部分での電界集中を緩和し、ホットエレクトロンやホッ
トホールの発生を防止するポリシリコンＴＦＴが開発さ
れている。Therefore, in order to improve the reliability and durability of such a polysilicon TFT and obtain good characteristics, a polysilicon TFT is generally provided between a channel region and a source / drain region.
A low impurity concentration region (hereinafter simply referred to as an LDD region) having a lower impurity concentration than the source / drain region and having an intermediate resistance between the channel region and the source / drain region is formed. Polysilicon TFTs have been developed which alleviate the electric field concentration at the junction of the TFT and prevent the generation of hot electrons and hot holes.
【０００５】このＬＤＤ領域において、その長さである
ＬＤＤ長は、特開平５−７２５５５号公報に開示される
ように、０．１〜０．５μｍ程度が望ましいとされる。
これはＬＤＤ領域は、不純物の濃度を、チャネル領域と
ソース・ドレイン領域の中間に設定する事が重要とさ
れ、ＬＤＤ領域を設けない場合に、チャネル領域とソー
ス・ドレイン領域との接合部分に形成されるキャリアに
対する接触障壁を低下させ、電界集中を緩和させるもの
である事から、ＬＤＤ領域が断面方向に長いと、ポリシ
リコンＴＦＴの直列抵抗成分を下げるてしまうため、な
るべく短い方が好ましいとされることによる。[0005] In this LDD region, the length of the LDD, which is the length, is desirably about 0.1 to 0.5 µm as disclosed in Japanese Patent Application Laid-Open No. 5-72555.
This is because it is important to set the impurity concentration of the LDD region between the channel region and the source / drain region. If no LDD region is provided, the LDD region is formed at the junction between the channel region and the source / drain region. Since the LDD region is long in the cross-sectional direction, the series resistance component of the polysilicon TFT is reduced, and thus it is preferable that the LDD region be as short as possible. It depends.
【０００６】具体的には特願平７−２４９８３５号公報
に開示される様に、ソース・ドレイン領域の抵抗値は、
ポリシリコンＴＦＴのオン状態でのチャネル領域の抵抗
値の２％以下である事が望ましい。この様な抵抗値を得
るには、ポリシリコンＴＦＴそのものの電解効果移動度
やサイズにもよるが、ポリシリコンＴＦＴのオン状態で
のチャネルの抵抗値は５０ｋΩ程度なので、ソース・ド
レイン領域の抵抗値は、１ｋΩ以下が良い。ＬＤＤ領域
の電気抵抗率が０．１Ωｍ程度とすると、ＬＤＤ長は
０．５μｍ以下が望ましい。又ＬＤＤ長の下限は、製造
時のプロセスの安定性、再現性を考えると０．１μｍ以
上が望ましい。[0006] Specifically, as disclosed in Japanese Patent Application No. 7-249835, the resistance of the source / drain region is:
It is desirable that the resistance value of the polysilicon TFT in the ON state be 2% or less of the resistance value of the channel region. To obtain such a resistance value, although it depends on the field effect mobility and the size of the polysilicon TFT itself, the resistance value of the channel in the ON state of the polysilicon TFT is about 50 kΩ, so that the resistance value of the source / drain region is small. Is preferably 1 kΩ or less. When the electrical resistivity of the LDD region is about 0.1 Ωm, the LDD length is desirably 0.5 μm or less. Further, the lower limit of the LDD length is desirably 0.1 μm or more in consideration of the stability and reproducibility of the process during manufacturing.
【０００７】そしてＬＤＤ領域を有するポリシリコンＴ
ＦＴを得るため従来は、図４に示すように製造されてい
た。即ち、 図４（イ）に示す様にガラス基板１上にアモルファス
シリコン膜を積層し、レーザアニールにより、アモルフ
ァスシリコン膜をポリシリコン膜に結晶化し、マトリク
ス状にパターニングしポリシリコン膜からなる半導体層
３を形成する。Then, a polysilicon T having an LDD region
Conventionally, to obtain FT, it was manufactured as shown in FIG. That is, as shown in FIG. 4 (a), an amorphous silicon film is laminated on a glass substrate 1, and the amorphous silicon film is crystallized into a polysilicon film by laser annealing, and patterned into a matrix to form a semiconductor layer made of the polysilicon film. Form 3
【０００８】図４（ロ）に示す様にゲート絶縁膜４、
ゲート配線６を形成し、低ドーズにてリン（Ｐ+ ）イオ
ンやホウ素（Ｂ＋）イオン等の不純物をドーピングし半
導体層３にチャネル領域３−１、ＬＤＤ領域３−２を形
成する。[0008] As shown in FIG.
A gate wiring 6 is formed, and a channel region 3-1 and an LDD region 3-2 are formed in the semiconductor layer 3 by doping impurities such as phosphorus (P +) ions and boron (B +) ions at a low dose.
【０００９】図４（ハ）に示す様に感光性レジストマ
スク７を形成し、高ドーズにてリン（Ｐ+ ）イオンやホ
ウ素（Ｂ＋）イオン等の不純物をドーピングし半導体層
３にソース・ドレイン領域３−３を形成する。As shown in FIG. 4C, a photosensitive resist mask 7 is formed, and impurities such as phosphorus (P +) ions and boron (B +) ions are doped at a high dose, and the source / drain is added to the semiconductor layer 3. A region 3-3 is formed.
【００１０】図４（ニ）に示す様にマスク７を除去
し、層間絶縁膜８を形成する。[0010] As shown in FIG. 4 D, the mask 7 is removed, and an interlayer insulating film 8 is formed.
【００１１】図４（ホ）に示す様にコンタクトホール
１０ａ、１０ｂを形成し、ソース電極１２、ドレイン電
極１３を形成し、ＬＤＤ領域を有するポリシリコンＴＦ
Ｔ１４装置を完成していた。As shown in FIG. 4E, contact holes 10a and 10b are formed, a source electrode 12 and a drain electrode 13 are formed, and a polysilicon TF having an LDD region is formed.
The T14 device was completed.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら上記の様
にレジストマスクを用いてＬＤＤ領域を形成する場合、
現状のフォトリソグラフィ技術では、レジストマスク形
成時の重ね合わせの精度が±２μｍ程度の誤差を生じ、
ＬＤＤ長が０．１〜０．５μｍ程度が望ましいとされる
にも拘わらず、ソース領域側とドレイン領域側とではＬ
ＤＤ長が最大２μｍ程度異なる場合を生じ、このような
ポリシリコンＴＦＴでは、印可するドレイン電圧の極性
により、トランジスタ特性が変わってしまい、液晶を安
定に駆動出来ず、表示品位が劣化するという問題を生じ
ていた。However, when an LDD region is formed using a resist mask as described above,
In the current photolithography technology, the accuracy of the overlay during the formation of the resist mask causes an error of about ± 2 μm,
In spite of the fact that the LDD length is desirably about 0.1 to 0.5 μm, L is not much between the source region side and the drain region side.
In some cases, the DD length differs by a maximum of about 2 μm. In such a polysilicon TFT, the characteristics of the transistor change depending on the polarity of the applied drain voltage, so that the liquid crystal cannot be driven stably and the display quality deteriorates. Had occurred.
【００１３】一方液晶表示装置にあっては、の高精細且
つ大表示画面の要求による大型化により、ポリシリコン
ＴＦＴの配線層の配線抵抗が増大されると表示むらを生
じる事から、配線層を低抵抗のアルミニウム（Ａｌ）で
構成する装置の開発が進められている。しかしながらア
ルミニウム（Ａｌ）は腐食しやすく、又熱工程を経た場
合にヒロックと呼ばれる凹凸が配線層周囲に生じ、配線
間ショートを起こしやすいという問題を有している。そ
こで特開平６−１２０５０３号公報等に開示されるよう
に配線層をアルミニウム（Ａｌ）膜と、アルミニウム
（Ａｌ）を被覆するクロム（Ｃｒ）、モリブデン（Ｍ
ｏ）、タングステン（Ｗ），チタン（Ｔｉ）、タンタル
（Ｔａ）あるいはこれらの合金からなる金属膜との積層
構造にする事が提案されている。On the other hand, in a liquid crystal display device, when the wiring resistance of the wiring layer of the polysilicon TFT is increased due to the increase in size due to the demand for a high definition and large display screen, display unevenness occurs. Development of a device made of low-resistance aluminum (Al) is in progress. However, there is a problem that aluminum (Al) is easily corroded, and irregularities called hillocks are formed around a wiring layer when a heat process is performed, so that a short circuit between wirings is easily caused. Therefore, as disclosed in JP-A-6-120503 and the like, a wiring layer is formed of an aluminum (Al) film, chromium (Cr) covering aluminum (Al), and molybdenum (M).
o), tungsten (W), titanium (Ti), tantalum (Ta) or a laminated structure with a metal film made of an alloy thereof has been proposed.
【００１４】そして従来このような配線層は、アルミニ
ウム（Ａｌ）膜からなる配線層をフォトリソグラフィ技
術によりパターニングした後、更に他の金属を成膜しフ
ォトリソグラフィ技術によりパターニングして形成して
いた。Conventionally, such a wiring layer is formed by patterning a wiring layer made of an aluminum (Al) film by a photolithography technique, then forming another metal and patterning the wiring layer by a photolithography technique.
【００１５】しかしながら、現状のフォトリソグラフィ
技術にあっては、アルミニウム（Ａｌ）からなる配線層
を他の金属で完全に被覆するためには、アルミニウム
（Ａｌ）配線層の線幅に比較して、他の金属の線幅を片
側２μｍ程度以上大きくする必要が有り、結果として配
線幅が増大され、液晶表示装置の開口率を低下すること
となり、表示品位を低下させるという問題を有してい
た。However, in the current photolithography technology, in order to completely cover the wiring layer made of aluminum (Al) with another metal, the line width of the aluminum (Al) wiring layer must be compared with that of the aluminum (Al) wiring layer. It is necessary to increase the line width of the other metal by about 2 μm or more on one side. As a result, the wiring width is increased, the aperture ratio of the liquid crystal display device is reduced, and the display quality is degraded.
【００１６】そこで本発明は上記課題を除去するもの
で、ＬＤＤ長を微細且つ高精度に制御可能にする事によ
り、ポリシリコンＬＤＤの駆動特性を安定化し、良好な
表示品位を有する液晶表示装置を得ると共に、アルミニ
ウム（Ａｌ）を主成分とする配線層の信頼性及び耐久性
を高め、低抵抗の配線層を有するポリシリコンＴＦＴの
実用化を図る事により、表示むらの無い、良好な表示品
位を有する液晶表示装置を得られる、薄膜トランジスタ
装置及び薄膜トランジスタ装置の製造方法並びに液晶表
示装置用アレイ基板を提供することを目的とする。Accordingly, the present invention has been made to solve the above-mentioned problems, and provides a liquid crystal display device which stabilizes the driving characteristics of a polysilicon LDD by enabling the LDD length to be finely and precisely controlled, and has a good display quality. In addition, by improving the reliability and durability of the wiring layer containing aluminum (Al) as a main component and realizing the practical use of a polysilicon TFT having a low-resistance wiring layer, good display quality without display unevenness is obtained. It is an object of the present invention to provide a thin film transistor device, a method for manufacturing the thin film transistor device, and an array substrate for a liquid crystal display device, which can obtain a liquid crystal display device having:
【００１７】[0017]
【課題を解決するための手段】本発明は上記課題を解決
するための第１の手段として、絶縁性基板と、この絶縁
性基板上に形成されるポリシリコンからなり、チャネル
領域及びこのチャネル領域を挟み前記ポリシリコンを低
抵抗化してなるソース・ドレイン領域並びに前記チャネ
ル領域の両側にて前記チャネル領域と前記ソース・ドレ
イン領域との間に介在される低不純物濃度領域からなる
半導体層と、ゲート絶縁膜を介し前記チャネル領域上に
形成されアルミニウム（Ａｌ）を主成分とする第１の導
電層及び、この第１の導電層に積層される第２の導電層
並びに、前記低不純物濃度領域上に形成され、前記第１
及び第２の導電層の側面を被覆する第３の導電層からな
るゲート配線層と、このゲート配線層上方にて前記絶縁
性基板を被覆する層間絶縁膜層と、前記ゲート絶縁膜層
及び前記層間絶縁膜層に形成される開口部を介し前記ソ
ース・ドレイン領域に接続されるソース・ドレイン配線
層とを設けるものである。According to the present invention, as a first means for solving the above-mentioned problems, a channel region and a channel region formed of an insulating substrate and polysilicon formed on the insulating substrate are provided. A source / drain region formed by lowering the resistance of the polysilicon and a semiconductor layer comprising a low impurity concentration region interposed between the channel region and the source / drain region on both sides of the channel region; and a gate. A first conductive layer formed on the channel region via an insulating film and containing aluminum (Al) as a main component; a second conductive layer laminated on the first conductive layer; Formed in the first
A gate wiring layer made of a third conductive layer that covers the side surface of the second conductive layer, an interlayer insulating film layer that covers the insulating substrate above the gate wiring layer, And a source / drain wiring layer connected to the source / drain region via an opening formed in the interlayer insulating film layer.
【００１８】又本発明は上記課題を解決するための第２
の手段として、前記第１の手段において、第２及び第３
の導電層を、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タ
ングステン（Ｗ），チタン（Ｔｉ）、タンタル（Ｔａ）
の内の少なくとも１つの金属を含む金属材料にて構成す
るものである。Further, the present invention provides a second invention for solving the above problems.
In the first means, the second and third means may be used.
Chromium (Cr), Molybdenum (Mo), Tungsten (W), Titanium (Ti), Tantalum (Ta)
Are made of a metal material containing at least one metal.
【００１９】又本発明は上記課題を解決するための第３
の手段として、絶縁性基板上に島状のポリシリコン層を
形成する工程と、このポリシリコン層上方にて前記絶縁
性基板上にゲート絶縁膜層を成膜する工程と、このゲー
ト絶縁膜層を介し前記ポリシリコン層上方に第１の導電
膜及び第２の導電膜を連続成膜する工程と、前記第１及
び第２の導電膜を同時にパターン形成し第１の導電層及
び第２の導電層を形成する工程と、この第１及び第２の
導電層をマスクに前記ポリシリコン層にイオンドーピン
グし低不純物濃度領域を形成する工程と、この低不純物
濃度領域を形成する工程終了後前記第１及び前記第２の
導電層上に第３の導電膜を成膜する工程と、この第３の
導電膜を異方的に加工して前記第１及び第２の導電層の
側面のみを被覆する第３の導電層を形成する工程と、前
記第１及び第２並びに第３の導電層をマスクにして前記
ポリシリコン層にイオンドーピングしてソース・ドレイ
ン領域を形成する工程とを実施する物である。Further, the present invention provides a third aspect for solving the above problems.
Forming an island-shaped polysilicon layer on the insulating substrate, forming a gate insulating film layer on the insulating substrate above the polysilicon layer, and forming the gate insulating film layer on the insulating substrate. Forming a first conductive film and a second conductive film continuously above the polysilicon layer via a first conductive layer and a first conductive layer and a second conductive film by simultaneously patterning the first and second conductive films; Forming a conductive layer, ion-doping the polysilicon layer using the first and second conductive layers as a mask to form a low impurity concentration region, and after the step of forming the low impurity concentration region, Forming a third conductive film on the first and second conductive layers, and processing the third conductive film anisotropically to remove only the side surfaces of the first and second conductive layers. Forming a third conductive layer to cover the first and second layers; Ones to implement the steps of the third conductive layer to form source and drain regions by ion doping in the polysilicon layer as a mask is to.
【００２０】又本発明は上記課題を解決するための第４
の手段として、前記第３の手段において、第１の導電膜
をアルミニウム（Ａｌ）を主成分とする金属にて構成
し、第２及び第３の導電膜をクロム（Ｃｒ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タ
ンタル（Ｔａ）の内の少なくとも１つの金属を含む金属
材料にて構成するものである。Further, the present invention provides a fourth invention for solving the above problems.
In the third means, in the third means, the first conductive film is made of a metal mainly containing aluminum (Al), and the second and third conductive films are made of chromium (Cr) and molybdenum (Mo). , Tungsten (W), titanium (Ti), and tantalum (Ta).
【００２１】又本発明は上記課題を解決するための第５
の手段として、絶縁性基板と、この絶縁性基板上に配置
される第１の配線層と、この第１の配線層と交差するよ
う配線される第２の配線層と、前記第１及び第２の配線
層の間にマトリクス状に配列される画素電極と、前記第
１及び第２の配線層の交点に配列され前記画素電極に接
続されるスイッチング素子とを有し、対向電極を有する
対向基板との間に液晶組成物を挟持することにより液晶
表示装置を構成する液晶表示装置用アレイ基板におい
て、前記第１の配線層あるいは前記第２の配線層の内の
少なくとも一方を、アルミニウム（Ａｌ）を主成分とす
る第１の導電層及び、この第１の導電層に積層される第
２の導電層並びに、前記第１及び第２の導電層の側面を
被覆する第３の導電層にて構成するものである。Further, the present invention provides a fifth aspect for solving the above problems.
Means, an insulating substrate, a first wiring layer disposed on the insulating substrate, a second wiring layer wired so as to intersect with the first wiring layer, A pixel electrode arranged in a matrix between two wiring layers, and a switching element arranged at an intersection of the first and second wiring layers and connected to the pixel electrode, and having a counter electrode In an array substrate for a liquid crystal display device which constitutes a liquid crystal display device by sandwiching a liquid crystal composition between the substrate and a substrate, at least one of the first wiring layer and the second wiring layer is made of aluminum (Al). ) As a main component, a second conductive layer laminated on the first conductive layer, and a third conductive layer covering side surfaces of the first and second conductive layers. It is configured.
【００２２】又本発明は上記課題を解決するための第６
の手段として、絶縁性基板と、この絶縁性基板上に配置
される走査線層と、この走査線層と交差するよう配線さ
れる信号線層と、前記走査線層及び前記信号線層の間に
マトリクス状に配列される画素電極と、前記走査線層及
び前記信号線層の交点に配列されポリシリコンからなる
チャネル領域及びこのチャネル領域を挟み前記ポリシリ
コンを低抵抗化してなるソース・ドレイン領域並びに前
記チャネル領域の両側にて前記チャネル領域及び前記ソ
ース・ドレイン領域の間に介在される低不純物濃度領域
からなる半導体層と、ゲート絶縁膜を介し前記チャネル
領域上に形成され前記走査線と一体的に形成されるゲー
ト配線層と、このゲート配線層上方にて前記絶縁性基板
を被覆する層間絶縁膜層と、前記ゲート絶縁膜層及び前
記層間絶縁膜層に形成される開口部を介し前記ソース領
域及び前記画素電極間を接続するソース配線層と、前記
ゲート絶縁膜層及び前記層間絶縁膜層に形成される開口
部を介し前記ドレイン領域及び前記信号線間を接続する
前記信号線と一体的に形成されるドレイン配線層を有し
前記画素電極を駆動する薄膜トランジスタ装置とを有
し、対向電極を有する対向基板との間に液晶組成物を挟
持することにより液晶表示装置を構成する液晶表示装置
用アレイ基板において、少なくとも一体的に形成される
前記走査線層及びゲート配線層を、アルミニウム（Ａ
ｌ）を主成分とする第１の導電層及び、この第１の導電
層に積層される第２の導電層並びに、前記第１及び第２
の導電層の側面を被覆する第３の導電層にて構成するも
のである。Further, the present invention provides a sixth aspect for solving the above problems.
Means, an insulating substrate, a scanning line layer disposed on the insulating substrate, a signal line layer wired so as to intersect with the scanning line layer, and between the scanning line layer and the signal line layer. A pixel electrode arranged in a matrix, a channel region made of polysilicon arranged at an intersection of the scanning line layer and the signal line layer, and a source / drain region formed by reducing the resistance of the polysilicon with the channel region interposed therebetween. A semiconductor layer comprising a low impurity concentration region interposed between the channel region and the source / drain regions on both sides of the channel region; and a scanning line formed on the channel region via a gate insulating film and integrated with the scanning line. A gate wiring layer to be formed, an interlayer insulating film layer covering the insulating substrate above the gate wiring layer, and the gate insulating film layer and the interlayer insulating film layer. A source wiring layer connecting the source region and the pixel electrode through an opening formed between the drain region and the signal line through an opening formed in the gate insulating film layer and the interlayer insulating film layer; A thin film transistor device having a drain wiring layer formed integrally with the signal line for driving the pixel electrode, and sandwiching a liquid crystal composition between the liquid crystal composition and a counter substrate having a counter electrode. In an array substrate for a liquid crystal display device constituting a liquid crystal display device, at least the scanning line layer and the gate wiring layer which are integrally formed are made of aluminum (A).
l) as a main component, a second conductive layer laminated on the first conductive layer, and the first and second conductive layers.
And a third conductive layer covering the side surface of the conductive layer.
【００２３】上記構成により、ポリシリコンＴＦＴにお
いて、所望の微細且つ高精細なＬＤＤ長を容易に得る事
ができ、ポリシリコンＴＦＴの駆動の安定化を図れ良好
な表示品位を得られる。又アルミニウム（Ａｌ）を主成
分とする配線層のヒロックや腐食等を防止し、信頼性及
び耐久性が高く且つ低抵抗の配線層の実用化を図れ、大
型液晶表示装置への適用を図るものである。According to the above configuration, a desired fine and high-definition LDD length can be easily obtained in the polysilicon TFT, and the driving of the polysilicon TFT can be stabilized to obtain a good display quality. In addition, a wiring layer mainly composed of aluminum (Al) is prevented from hillocks and corrosion, and a wiring layer having high reliability and durability and a low resistance can be put to practical use and applied to a large liquid crystal display device. It is.
【００２４】[0024]
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図３を参照して説明する。１６は、アクティブマト
リクス型の液晶表示装置であり、駆動素子の半導体層と
してポリシリコンを用いるトップゲート型のポリシリコ
ンＴＦＴ１７を有するアレイ基板１８及び対向基板１９
の間に、配向膜２０ａ、２０ｂを介して液晶組成物２１
を保持すると共に偏光板２２ａ、２２ｂを有している。FIG. 1 is a block diagram showing an embodiment of the present invention.
This will be described with reference to FIGS. Reference numeral 16 denotes an active matrix type liquid crystal display device, and an array substrate 18 and a counter substrate 19 each having a top gate type polysilicon TFT 17 using polysilicon as a semiconductor layer of a driving element.
And the liquid crystal composition 21 via the alignment films 20a and 20b.
And polarizing plates 22a and 22b.
【００２５】ここでアレイ基板１８の、ガラスあるいは
石英等からなる透明な絶縁基板２３上には、ポリシリコ
ンＴＦＴ１７のポリシリコンからなるチャネル領域２４
ａ、低ドーズのリン（Ｐ+ ）イオンがドーピングされる
ＬＤＤ領域２４ｂ、２４ｃ、高ドースのリン（Ｐ+ ）イ
オンがドーピングされるソース領域２４ｄ、ドレイン領
域２４ｅを有する半導体層２４がパターン形成されてい
る。Here, a channel region 24 made of polysilicon of the polysilicon TFT 17 is formed on a transparent insulating substrate 23 made of glass or quartz or the like of the array substrate 18.
a, a semiconductor layer 24 having LDD regions 24b and 24c doped with low dose phosphorus (P +) ions, a source region 24d doped with high dose phosphorus (P +) ions, and a drain region 24e is patterned. ing.
【００２６】この半導体層２４上には酸化シリコン膜
（ＳｉＯ2 ）からなるゲート絶縁膜２６を介し、アルミ
ニウム（Ａｌ）からなる第１の導電層２７ａ、チタン
（Ｔｉ）からなる第２の導電層２７ｂ、タングステン
（Ｗ）からなる第３の導電層２７ｃで構成され、第１の
配線層であり走査線（図示せず）と一体的に形成される
ゲート配線層２７が形成されている。更に酸化シリコン
膜（ＳｉＯ2 ）からなる層間絶縁膜２８を介して画素電
極３０が形成されている。A first conductive layer 27a made of aluminum (Al) and a second conductive layer 27b made of titanium (Ti) are formed on the semiconductor layer 24 via a gate insulating film 26 made of a silicon oxide film (SiO2). , A third conductive layer 27c made of tungsten (W), and a gate wiring layer 27 which is a first wiring layer and is formed integrally with a scanning line (not shown). Further, a pixel electrode 30 is formed via an interlayer insulating film 28 made of a silicon oxide film (SiO2).
【００２７】層間絶縁膜２８上には、モリブデン／アル
ミニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）積層膜から
なり、コンタクトホール３１ａを介しドレイン領域２４
ｅに接続され、走査線（図示せず）と直交する第２の配
線層で有る信号線（図示せず）と一体的に形成されるド
レイン配線層３２が形成され、更にモリブデン／アルミ
ニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）積層膜からな
り、コンタクトホール３１ｂを介しソース領域２４ｄ及
び画素電極３０間を接続するソース配線層３３が形成さ
れている。又３４は保護膜である。On the interlayer insulating film 28, a molybdenum / aluminum / molybdenum (Mo / Al / Mo) laminated film is formed, and the drain region 24 is formed through a contact hole 31a.
e, and a drain wiring layer 32 formed integrally with a signal line (not shown), which is a second wiring layer orthogonal to a scanning line (not shown), is formed, and further, molybdenum / aluminum / molybdenum is formed. A source wiring layer 33 formed of a (Mo / Al / Mo) laminated film and connecting the source region 24d and the pixel electrode 30 via the contact hole 31b is formed. Reference numeral 34 denotes a protective film.
【００２８】一方対向基板１９は、ガラスあるいは石英
等からなる透明な絶縁基板３６の全面に対向電極３７及
び保護膜３８を有し、アレイ基板１８との間に液晶組成
物２１を封入し、液晶表示装置１６を構成している。On the other hand, the opposing substrate 19 has an opposing electrode 37 and a protective film 38 on the entire surface of a transparent insulating substrate 36 made of glass or quartz or the like. The display device 16 is configured.
【００２９】次にポリシリコンＴＦＴ１７の製造方法に
ついて述べる。Next, a method of manufacturing the polysilicon TFT 17 will be described.
【００３０】（１）図３（イ）に示す様に絶縁基板２３
上にプラズマＣＶＤ法により厚さ３０〜１００ｎｍの非
晶質シリコン（ａ−Ｓｉ）を成膜した後、エキシマレー
ザアニール法により活性化し、ポリシリコン（Ｐ−Ｓ
ｉ）を形成し、更にフォトリソグラフィ工程により半導
体層２４をマトリクス状にパターニングする。(1) As shown in FIG.
An amorphous silicon (a-Si) film having a thickness of 30 to 100 nm is formed thereon by a plasma CVD method, and then activated by an excimer laser annealing method to form polysilicon (PS).
i) is formed, and the semiconductor layer 24 is patterned in a matrix by a photolithography process.
【００３１】（２）（ロ）に示す様にプラスマＣＶＤ法
により酸化シリコン膜（ＳｉＯ2 ）を厚さ１００ｎｍ成
膜しゲート絶縁膜２６を形成する。(2) As shown in (b), a silicon oxide film (SiO 2) is formed to a thickness of 100 nm by plasma CVD to form a gate insulating film 26.
【００３２】（３）（ハ）に示す様にスパッタリング法
によりアルミニウム（Ａｌ）からなる第１の導電膜４１
を４００ｎｍ、更にチタン（Ｔｉ）からなる第２の導電
膜４２を５０ｎｍ連続成膜する。(3) As shown in (c), a first conductive film 41 made of aluminum (Al) is formed by a sputtering method.
Is continuously formed to a thickness of 400 nm, and a second conductive film 42 of titanium (Ti) is further formed to a thickness of 50 nm.
【００３３】（４）図３（ニ）に示す様にフォトリソグ
ラフィ工程により第１及び第２の導電膜４１、４２をパ
ターニングし第１及び第２の導電層２７ａ、２７ｂを形
成する。(4) As shown in FIG. 3D, the first and second conductive films 41 and 42 are patterned by a photolithography process to form first and second conductive layers 27a and 27b.
【００３４】（５）図３（ホ）に示す様に第１及び第２
の導電層２７ａ、２７ｂをマスクとしたイオン注入法に
より、半導体層２４に低ドーズにてリン（Ｐ+ ）イオン
あるいはホウ素（Ｂ＋）イオンをドーピングし、ＬＤＤ
領域２４ｂ、２４ｃを形成する。(5) As shown in FIG.
The semiconductor layer 24 is doped with phosphorus (P +) ions or boron (B +) ions at a low dose by ion implantation using the conductive layers 27a and 27b as masks, and LDD
Regions 24b and 24c are formed.
【００３５】（６）図３（ヘ）に示す様にスパッタリン
グ法によりタングステン（Ｗ）からなる第３の導電膜４
３を水平面で５００ｎｍとなるよう成膜する。一般的な
スパッタリング法では、水平面に比し垂直面では成膜厚
が薄くなり、垂直面への成膜厚は条件により異なるが、
この時の第１及び第２の導電層２７ａ、２７ｂの側面に
成膜される第３の導電膜４３の厚さは３００ｎｍとな
り、この第３の導電膜４３の垂直面の厚さがＬＤＤ長を
決定する。(6) As shown in FIG. 3F, a third conductive film 4 made of tungsten (W) is formed by a sputtering method.
3 is formed to a thickness of 500 nm on a horizontal plane. In a general sputtering method, the film thickness on the vertical surface is thinner than the horizontal surface, and the film thickness on the vertical surface varies depending on conditions.
At this time, the thickness of the third conductive film 43 formed on the side surfaces of the first and second conductive layers 27a and 27b is 300 nm, and the thickness of the vertical surface of the third conductive film 43 is the LDD length. To determine.
【００３６】（７）図３（ト）に示す様に第３の導電膜
４３をトリフルオロブロモメタン／酸素（ＣＦ3 Ｂｒ／
Ｏ2 ）を用いるリアクティブイオンエッチング法により
形成する。このトリフルオロブロモメタン／酸素（ＣＦ
3 Ｂｒ／Ｏ2 ）を用いると、側面部にはプラズマ重合に
よるポリマーが堆積するためエッチングが妨げられエッ
チング形状は異方的となる。これにより、第１及び第２
の導電層２７ａ、２７ｂの側面のみにタングステン
（Ｗ）からなる第３の導電層２７ｃを残す事が出来る。
これら第１乃至第３の導電層２７ａ〜２７ｃによりゲー
ト配線層２７が形成される。(7) As shown in FIG. 3 (g), the third conductive film 43 is made of trifluorobromomethane / oxygen (CF3Br /
O2) is formed by a reactive ion etching method. This trifluorobromomethane / oxygen (CF
When (Br / O2) is used, the polymer is deposited on the side surface by plasma polymerization, so that the etching is hindered and the etched shape becomes anisotropic. As a result, the first and second
The third conductive layer 27c made of tungsten (W) can be left only on the side surfaces of the conductive layers 27a and 27b.
The first to third conductive layers 27a to 27c form a gate wiring layer 27.
【００３７】（８）図３（チ）に示す様に第１乃至第３
の導電層２７ａ〜２７ｃをマスクとしたイオン注入法に
より、半導体層２４に高ドーズにてリン（Ｐ+ ）イオン
あるいはホウ素（Ｂ＋）イオンをドーピングし、ソース
・ドレイン領域２４ｄ、２４ｅを形成する。これにより
断面方向で第３の導電層２７ｃの幅である、０．３μｍ
のＬＤＤ長が高精度に規定され、長さの揃った微細なＬ
ＤＤ構造の半導体層２４が形成される。(8) As shown in FIG.
The semiconductor layer 24 is doped with phosphorus (P +) ions or boron (B +) ions at a high dose by ion implantation using the conductive layers 27a to 27c as masks to form source / drain regions 24d and 24e. Thereby, 0.3 μm, which is the width of the third conductive layer 27 c in the cross-sectional direction.
LDD length is defined with high precision, and fine L
A semiconductor layer 24 having a DD structure is formed.
【００３８】（９）図３（リ）に示す様にプラスマＣＶ
Ｄ法により酸化シリコン膜（ＳｉＯ2 ）を厚さ５００ｎ
ｍ成膜し層間絶縁膜２８を形成する。(9) Plasma CV as shown in FIG.
A silicon oxide film (SiO2) having a thickness of 500 n
m to form an interlayer insulating film 28.
【００３９】（１０）図３（ヌ）に示す様にＨＦ（フッ
化水素酸）系エッチャントを用いたエッチングによりコ
ンタクトホール３１ａ，３１ｂを形成する。この時、ゲ
ート配線層２７のアルミニウム（Ａｌ）からなる第１の
導電層２７ａは、第２及び第３の導電層２７ｂ、２７ｃ
のチタン（Ｔｉ）、タングステン（Ｗ）に覆われてお
り、エッチングによる腐食を防止される。(10) As shown in FIG. 3 (N), contact holes 31a and 31b are formed by etching using an HF (hydrofluoric acid) -based etchant. At this time, the first conductive layer 27a made of aluminum (Al) of the gate wiring layer 27 becomes the second and third conductive layers 27b and 27c.
Of titanium (Ti) and tungsten (W) to prevent corrosion due to etching.
【００４０】（１１）図３（ル）に示す様にスパッタリ
ング法により、インジウム錫酸化物（以下ＩＴＯと略称
する。）を厚さ１００ｎｍ成膜し、フォトリソグラフィ
工程により画素電極３０をパターン形成する。(11) As shown in FIG. 3 (L), indium tin oxide (hereinafter abbreviated as ITO) is formed to a thickness of 100 nm by a sputtering method, and the pixel electrode 30 is patterned by a photolithography process. .
【００４１】（１２）図３（ヲ）に示す様にスパッタリ
ング法によりモリブデン／アルミニウム／モリブデン
（Ｍｏ／Ａｌ／Ｍｏ）積層膜を５０ｎｍ／５００ｎｍ／
５０ｎｍ連続成膜し、フォトリソグラフィ工程によりソ
ース配線層３３及び、図示しない信号線と一体的に形成
されるドレイン配線層３２をパターン形成し、ポリシリ
コンＴＦＴ１７を完成する。(12) As shown in FIG. 3 (ヲ), a molybdenum / aluminum / molybdenum (Mo / Al / Mo) laminated film is formed by sputtering at 50 nm / 500 nm /
A 50 nm continuous film is formed, and a source wiring layer 33 and a drain wiring layer 32 formed integrally with a signal line (not shown) are patterned by a photolithography process to complete the polysilicon TFT 17.
【００４２】この様に構成すれば、半導体層２４のＬＤ
Ｄ領域２４ｂ、２４ｃのＬＤＤ長が、フォトリソグラフ
ィ技術により形成されるマスクを用いることなく、第３
の導電膜４３を異方的に加工してなりゲート配線層２７
の第１及び第２の導電層２７ａ、２７ｂの側面を覆う第
３の導電層２７ｃの垂直面の厚さにより微細且つ高精度
に規制されるので、従来生じていたＬＤＤ長のばらつき
を防止出来、所望のＬＤＤ長を容易に得られ、ポリシリ
コンＴＦＴ１７は、移動度やしきい値電圧等のばらつき
を生じることなく、安定した駆動特性を得られ、液晶表
示装置１６の表示品位の向上を図れる。With this configuration, the LD of the semiconductor layer 24
The LDD lengths of the D regions 24b and 24c are set to the third value without using a mask formed by photolithography.
Is formed by anisotropically processing the conductive film 43 of the gate wiring layer 27.
The thickness of the vertical surface of the third conductive layer 27c that covers the side surfaces of the first and second conductive layers 27a and 27b is regulated minutely and with high precision, so that the variation in LDD length that has conventionally occurred can be prevented. , A desired LDD length can be easily obtained, and the polysilicon TFT 17 can obtain stable driving characteristics without causing variations in mobility, threshold voltage, and the like, and can improve the display quality of the liquid crystal display device 16. .
【００４３】又、走査線（図示せず）及びこれと一体の
ゲート配線層２７、ソース配線層３３、信号線（図示せ
ず）及びこれと一体のドレイン配線層３２のすべての配
線層が低抵抗のアルミニウム（Ａｌ）を主成分とすると
共に、走査線（図示せず）及びこれと一体のゲート配線
層２７にあっては、アルミニウム（Ａｌ）からなる第１
の導電層２７ａをチタン（Ｔｉ）からなる第２の導電層
２７ｂ及びタングステン（Ｗ）からなる第３の導電層２
７ｃで被覆していることから、コンタクトホール３１
ａ，３１ｂ形成時に腐食を生じたり、加熱加工事にヒロ
ックを生じる事無く、信頼性及び耐久性を損なう事無く
配線層の低抵抗化を実現出来、液晶表示装置１６の大表
示画面化も可能とされる。The scanning lines (not shown) and the gate wiring layer 27 and the source wiring layer 33 integral therewith, the signal lines (not shown) and the drain wiring layer 32 integral therewith have low wiring levels. The main component of the resistance is aluminum (Al), and the scanning line (not shown) and the gate wiring layer 27 integrated therewith have a first layer made of aluminum (Al).
The second conductive layer 27b made of titanium (Ti) and the third conductive layer 2 made of tungsten (W).
7c, the contact holes 31
The resistance of the wiring layer can be reduced without causing corrosion at the time of forming a or 31b or hillocks caused by heat processing, and without reducing the reliability and durability, and the liquid crystal display device 16 can have a large display screen. It is said.
【００４４】しかも、アルミニウム（Ａｌ）からなる第
１の導電層２７ａを、チタン（Ｔｉ）及びタングステン
（Ｗ）にて被覆してなる走査線（図示せず）及びこれと
一体のゲート配線層２７は、フォトリソグラフィ技術に
よる形成時に比し、線幅を細く出来、液晶表示装置１６
の開口率の向上も図れる。Further, a scanning line (not shown) formed by coating the first conductive layer 27a made of aluminum (Al) with titanium (Ti) and tungsten (W) and a gate wiring layer 27 integrated therewith Can reduce the line width as compared with the case of forming by the photolithography technique.
Can be improved.
【００４５】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば、第１の導電層はアルミニウム（Ａｌ）に限
定されず、アルミニウム（Ａｌ）を主成分としていれ
ば、シリコン（Ｓｉ）、銅（Ｃｕ）、タングステン
（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）等との合金
であっても良いし、第２の導電層も、アルミニウム（Ａ
ｌ）より高い融点を有するクロム（Ｃｒ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等で
も良く、又、層構造も単層に限らず、複数層としても良
いし、第１の導電層にあっては、チタン（Ｔｉ）層ある
いは、チタン／チッ化チタン（Ｔｉ／ＴｉＮ）の積層の
上にアルミニウム（Ａｌ）を主成分とする金属層を積層
する等しても良いし第３の導電層も、アルミニウム（Ａ
ｌ）より高い融点を有するクロム（Ｃｒ）、モリブデン
（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）等でも良
い。更にこれら導電膜を含む配線層の成膜方法もスパッ
タ法に限らず、ＣＶＤ法や真空蒸着法等であっても良い
し、その膜厚も必要に応じて任意である。It should be noted that the present invention is not limited to the above embodiment, but may be modified without departing from the spirit thereof. For example, the first conductive layer is not limited to aluminum (Al). If aluminum (Al) is the main component, an alloy with silicon (Si), copper (Cu), tungsten (W), titanium (Ti), tantalum (Ta), or the like may be used. The layer is also made of aluminum (A
l) Chromium (Cr), molybdenum (Mo), tungsten (W), tantalum (Ta), or the like having a higher melting point may be used, and the layer structure is not limited to a single layer, and may be a plurality of layers. In the conductive layer described above, a metal layer mainly composed of aluminum (Al) may be laminated on a titanium (Ti) layer or a laminated layer of titanium / titanium nitride (Ti / TiN). The third conductive layer is also made of aluminum (A
l) Chromium (Cr), molybdenum (Mo), titanium (Ti), tantalum (Ta), or the like having a higher melting point may be used. Further, the method for forming the wiring layer including these conductive films is not limited to the sputtering method, but may be a CVD method, a vacuum evaporation method, or the like, and the film thickness is arbitrary as necessary.
【００４６】更に第３の導電膜をエッチングする際のエ
ッチングガスも限定されず、トリフルオロ／酸素（ＣＨ
Ｆ3 ／Ｏ2 ）ガス等でもよく、第３の導電膜の金属に応
じてより適正なガスを用い、例えばモリブデン（Ｍｏ）
であればタングステン（Ｗ）に用いるのと同様の反応ガ
スが適当とされ、クロム（Ｃｒ）、チタン（Ｔｉ）、タ
ンタル（Ｔａ）であれば、塩素系（Ｃｌ2 ）のガスが適
当とされる。Further, the etching gas used for etching the third conductive film is not limited, and trifluoro / oxygen (CH
F3 / O2) gas or the like may be used, and a more appropriate gas is used according to the metal of the third conductive film. For example, molybdenum (Mo)
In the case of chromium (Cr), titanium (Ti), or tantalum (Ta), a chlorine-based (Cl2) gas is suitable. .
【００４７】[0047]
【発明の効果】以上説明したように本発明によれば、第
３の導電膜を異方的に加工し、第１及び第２の導電膜の
側面にのみ残し、この第３の導電膜をマスクにＬＤＤ領
域を規定することにより、フォトリソグラフィ技術に比
し、微細且つ高精度なＬＤＤ長を容易に得られ、従来生
じていたＬＤＤ長のばらつきによる移動度やしきい値電
圧等のばらつきを防止出来、安定した駆動特性を有する
ポリシリコンＴＦＴを得られ、液晶表示装置の表示品位
を向上できる。As described above, according to the present invention, the third conductive film is processed anisotropically and is left only on the side surfaces of the first and second conductive films. By defining the LDD region in the mask, a finer and more accurate LDD length can be easily obtained as compared with the photolithography technology, and variations in mobility and threshold voltage due to variations in LDD length, which have conventionally occurred, can be reduced. Thus, a polysilicon TFT having stable driving characteristics can be obtained, and the display quality of the liquid crystal display device can be improved.
【００４８】又アルミニウム（Ａｌ）を主成分とする第
１の導電層を耐久性の良い金属からなる第２、第３の導
電層で被覆してなる配線層を用いる事により、低抵抗で
有りながら腐食やヒロックを生じることなく信頼性、耐
久性に優れ且つ配線幅の狭い配線を得られ、大表示画面
の液晶表示装置への適用においても、表示むらを生じた
り開口率低下を生じること無く良好な表示品位を得ら
れ、大型液晶表示装置への適用も可能となる。Also, by using a wiring layer in which a first conductive layer mainly composed of aluminum (Al) is covered with second and third conductive layers made of a metal having high durability, low resistance is obtained. It is possible to obtain wiring with excellent reliability, durability and narrow wiring width without causing corrosion or hillocks, and without causing display unevenness or lowering of the aperture ratio even when applied to a liquid crystal display device with a large display screen. Good display quality can be obtained, and application to a large liquid crystal display device is also possible.
【図１】本発明の実施の形態の液晶表示装置を示す概略
断面図である。FIG. 1 is a schematic sectional view showing a liquid crystal display device according to an embodiment of the present invention.
【図２】本発明の実施の形態のポリシリコンＴＦＴを示
す概略断面図である。FIG. 2 is a schematic sectional view showing a polysilicon TFT according to an embodiment of the present invention.
【図３】本発明の実施の形態のポリシリコンＴＦＴの製
造工程を示し、（イ）はその半導体層のパターニング
時、（ロ）はゲート絶縁膜形成時、（ハ）は第１及び第
２の導電膜形成時、（ニ）は第１及び第２の導電層のパ
ターニング時、（ホ）はＬＤＤ領域のドーピング時、
（ヘ）は第３の導電膜成膜時、（ト）は第３の導電層の
異方形成時、（チ）はソース・ドレイン領域ドーピング
時、（リ）は層間絶縁膜形成時、（ヌ）はコンタクトホ
ール形成時、（ル）は画素電極形成時、（ヲ）はソース
配線層及びドレイン配線層形成時を示す概略説明図であ
る。3A to 3C show a manufacturing process of a polysilicon TFT according to an embodiment of the present invention. FIG. 3A shows a process of patterning a semiconductor layer, FIG. 3B shows a process of forming a gate insulating film, and FIG. (D) when patterning the first and second conductive layers, (e) when doping the LDD region,
(F) when forming the third conductive film, (g) when forming the third conductive layer anisotropically, (h) when doping the source / drain region, (li) when forming the interlayer insulating film, (Nu) is a schematic explanatory view showing a contact hole formation, (l) a pixel electrode formation, and (ヲ) a schematic explanatory view showing a source wiring layer and a drain wiring layer.
【図４】従来のポリシリコンＴＦＴの製造工程を示し、
（イ）はその半導体層のパターニング時、（ロ）はＬＤ
Ｄ領域ドーピング時、（ハ）はソース・ドレイン領域ド
ーピング時、（ニ）は層間絶縁膜形成時、（ホ）はソー
ス電極及びドレイン電極形成時を示す概略説明図であ
る。FIG. 4 shows a manufacturing process of a conventional polysilicon TFT,
(A) is the patterning of the semiconductor layer, (b) is the LD
FIG. 4 is a schematic explanatory view showing the time of doping the D region, (c) the time of source / drain region doping, (d) the time of formation of an interlayer insulating film, and (e) the time of formation of a source electrode and a drain electrode.
１６…液晶表示装置 １７…ポリシリコンＴＦＴ １８…アレイ基板 １９…対向基板 ２１…液晶組成物 ２４…半導体層 ２４ａ…チャネル領域 ２４ｂ、２４ｃ…ＬＤＤ領域 ２４ｄ…ソース領域 ２４ｅ…ドレイン領域 ２６…ゲート絶縁膜 ２７…ゲート配線層 ２７ａ…第１の導電層 ２７ｂ…第２の導電層 ２７ｃ…第３の導電層 ３１ａ、３１ｂ…コンタクトホール ３２…ドレイン配線層 ３３…ソース配線層 ４１…第１の導電膜 ４２…第２の導電膜 ４３…第３の導電膜 Reference Signs List 16 liquid crystal display device 17 polysilicon TFT 18 array substrate 19 counter substrate 21 liquid crystal composition 24 semiconductor layer 24a channel region 24b, 24c LDD region 24d source region 24e drain region 26 gate insulating film 27 gate wiring layer 27a first conductive layer 27b second conductive layer 27c third conductive layer 31a, 31b contact hole 32 drain wiring layer 33 source wiring layer 41 first conductive film 42 ... Second conductive film 43... Third conductive film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ｖ ６１７Ｍ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl.6 Identification code FI H01L 29/78 616V 617M
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23706197AJPH1187716A (en) | 1997-09-02 | 1997-09-02 | Thin film transistor device, method of manufacturing thin film transistor device, and array substrate for liquid crystal display device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23706197AJPH1187716A (en) | 1997-09-02 | 1997-09-02 | Thin film transistor device, method of manufacturing thin film transistor device, and array substrate for liquid crystal display device |
| Publication Number | Publication Date |
|---|---|
| JPH1187716Atrue JPH1187716A (en) | 1999-03-30 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23706197APendingJPH1187716A (en) | 1997-09-02 | 1997-09-02 | Thin film transistor device, method of manufacturing thin film transistor device, and array substrate for liquid crystal display device |
| Country | Link |
|---|---|
| JP (1) | JPH1187716A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210833A (en)* | 1999-11-18 | 2001-08-03 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| KR100317642B1 (en)* | 1999-05-27 | 2001-12-22 | 구본준, 론 위라하디락사 | Method for manufacturing a Thin Film Transistor using a metal plating |
| US6836299B2 (en)* | 2001-02-12 | 2004-12-28 | Samsung Electronics Co., Ltd. | TFT LCD device having multi-layered pixel electrodes |
| JP2005322896A (en)* | 2004-04-08 | 2005-11-17 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US7081931B2 (en) | 2003-01-27 | 2006-07-25 | Sharp Kabushiki Kaisha | Liquid crystal display having aluminum wiring |
| CN100504554C (en) | 2004-12-24 | 2009-06-24 | 乐金显示有限公司 | Liquid crystal display device and manufacturing method thereof |
| CN111627927A (en)* | 2020-05-19 | 2020-09-04 | 武汉华星光电半导体显示技术有限公司 | Array substrate and manufacturing method thereof |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317642B1 (en)* | 1999-05-27 | 2001-12-22 | 구본준, 론 위라하디락사 | Method for manufacturing a Thin Film Transistor using a metal plating |
| JP2001210833A (en)* | 1999-11-18 | 2001-08-03 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US6836299B2 (en)* | 2001-02-12 | 2004-12-28 | Samsung Electronics Co., Ltd. | TFT LCD device having multi-layered pixel electrodes |
| USRE41927E1 (en)* | 2001-02-12 | 2010-11-16 | Samsung Electronics Co., Ltd. | TFT LCD device having multi-layered pixel electrodes |
| US7081931B2 (en) | 2003-01-27 | 2006-07-25 | Sharp Kabushiki Kaisha | Liquid crystal display having aluminum wiring |
| JP2005322896A (en)* | 2004-04-08 | 2005-11-17 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| CN100504554C (en) | 2004-12-24 | 2009-06-24 | 乐金显示有限公司 | Liquid crystal display device and manufacturing method thereof |
| CN111627927A (en)* | 2020-05-19 | 2020-09-04 | 武汉华星光电半导体显示技术有限公司 | Array substrate and manufacturing method thereof |
| Publication | Publication Date | Title |
|---|---|---|
| US6081308A (en) | Method for manufacturing liquid crystal display | |
| US6383831B2 (en) | Methods of forming thin-film transistor display devices | |
| US7927931B2 (en) | Liquid crystal display device and fabricating method thereof | |
| CN100413077C (en) | Thin Film Transistor Array Panel | |
| JPH10233511A (en) | Thin film transistor device, method of manufacturing thin film transistor device, and liquid crystal display device | |
| CN101165908A (en) | TFT substrate, manufacturing method thereof, and displaying device with the TFT substrate | |
| JPH05190857A (en) | Thin film transistor | |
| JP2003347556A (en) | Thin film transistor plane display panel and manufacturing method therefor | |
| JPH08236775A (en) | Thin film transistor and manufacturing method thereof | |
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