【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の半導体装置を組み込んだ電子装置に関し、たとえば、
複数のメモリ半導体装置を実装基板に実装したメモリモ
ジュールに適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and an electronic device incorporating the semiconductor device.
The present invention relates to a technology effective when applied to a memory module in which a plurality of memory semiconductor devices are mounted on a mounting board.
【０００２】[0002]
【従来の技術】半導体装置（半導体集積回路装置）とし
て、金属製のリードフレームを用いて製造する樹脂封止
型半導体装置や、表面に配線を設けた絶縁性基板（テー
プキャリヤ）を用いて製造するＴＣＰ型半導体装置が知
られている。2. Description of the Related Art As a semiconductor device (semiconductor integrated circuit device), a resin-encapsulated semiconductor device manufactured using a metal lead frame and an insulating substrate (tape carrier) having wiring on the surface are manufactured. There is known a TCP type semiconductor device.
【０００３】一方、半導体装置としてのＤＲＡＭ（Dyna
mic Random Access Memory），ＳＲＡＭ（Static Rando
m Access Memory)等のＬＳＩ（大規模集積回路装置）
は、集積度の向上につれてますます大容量化の傾向にあ
る。On the other hand, a DRAM (Dyna
mic Random Access Memory), SRAM (Static Rando)
LSI (Large-scale integrated circuit device) such as m Access Memory)
Has a tendency to increase in capacity as the degree of integration increases.
【０００４】他方、パーソナルコンピュータ（パソコ
ン）のメモリ増設に使用されるメモリモジュールは、半
導体装置の実装効率を向上させるために、一枚のモジュ
ール基板の両面に複数のメモリ半導体装置を実装した構
造になっている。On the other hand, a memory module used for memory expansion of a personal computer (personal computer) has a structure in which a plurality of memory semiconductor devices are mounted on both sides of a single module substrate in order to improve the mounting efficiency of the semiconductor device. Has become.
【０００５】たとえば、株式会社日立製作所半導体事業
部発行「ＧＡＩＮ」、1996年３月１日発行、Ｐ14〜Ｐ18
には、６４ＭビットＤＲＡＭを使用したモジュール（た
とえば８バイトＤＩＭＭや８バイトSmall Outline DIMM
(Dual In-line Memory Module)が開示されている。[0005] For example, "GAIN" issued by Hitachi, Ltd., Semiconductor Division, published on March 1, 1996, pp. 14-18.
Include modules using 64Mbit DRAMs (for example, 8-byte DIMMs and 8-byte Small Outline DIMMs).
(Dual In-line Memory Module) is disclosed.
【０００６】また、株式会社日立製作所半導体事業部発
行「ＧＡＩＮ」、1997年３月11日発行、Ｐ19およびＰ20
には、短冊状のＰＣＢ（モジュール基板）の表裏面に並
列に二段重ねでＴＣＰ型半導体装置を実装したＴＣＰス
タックモジュール（積層実装型モジュール）が開示され
ている。前記ＴＣＰ型半導体装置は、上段用ＴＣＰと下
段用ＴＣＰの二種類があるが、いずれも矩形細長状のパ
ッケージの両側からガルウィング型のリードを突出させ
た構造になっている。[0006] Also, "GAIN" issued by Hitachi, Ltd., Semiconductor Division, published on March 11, 1997, P19 and P20.
Discloses a TCP stack module (stacked mounting type module) in which a TCP type semiconductor device is mounted in two layers in parallel on the front and back surfaces of a strip-shaped PCB (module substrate). There are two types of TCP type semiconductor devices, TCP for upper stage and TCP for lower stage. Both types have a structure in which gull-wing type leads protrude from both sides of a rectangular elongated package.
【０００７】上段用ＴＣＰのパッケージの両側から突出
するリード列の実装端部の内法は、下段用ＴＣＰのパッ
ケージの両側から突出するリード列の実装端部の外法よ
りも大きくなり、上段用ＴＣＰのパッケージの下面の高
さは下段用ＴＣＰのパッケージの上面の高さよりも高く
なっている。この結果、下段用ＴＣＰを覆うように上段
用ＴＣＰを重ねるようにして積層実装（スタック実装）
することができる。The inner dimensions of the mounting ends of the lead rows protruding from both sides of the upper TCP package are larger than the outer dimensions of the mounting ends of the lead rows protruding from both sides of the lower TCP package. The height of the lower surface of the TCP package is higher than the height of the upper surface of the lower TCP package. As a result, the upper-layer TCP is stacked so as to cover the lower-layer TCP, and is stacked and mounted (stack mounting).
can do.
【０００８】前記ＴＣＰ型半導体装置全体は、モジュー
ル基板（実装基板）に取り付けられた金属ケースで覆わ
れて保護されている。[0008] The entire TCP type semiconductor device is covered and protected by a metal case attached to a module substrate (mounting substrate).
【０００９】[0009]
【発明が解決しようとする課題】モジュール基板の表裏
面に複数のＤＲＡＭを並列実装した表裏実装型ＤＲＡＭ
モジュール（メモリモジュール）においては、Ｉ／Ｏ配
線をコモンとする場合、モジュール基板の表面および裏
面の電極配列は、相互に反転したパターンになる。この
結果、複雑な交差配線が必要になり、配線面積が増大し
たりあるいは実装基板の配線層数が増加する。A front / back mounting type DRAM in which a plurality of DRAMs are mounted in parallel on the front and back surfaces of a module substrate.
In a module (memory module), if the I / O wiring is common, the electrode arrangement on the front surface and the back surface of the module substrate has a pattern inverted from each other. As a result, complicated cross wiring is required, and the wiring area increases or the number of wiring layers of the mounting board increases.
【００１０】たとえば、４Ｍワード×６４ビットモジュ
ール（１６ＭＤＲＡＭ×１６ビット構成）の場合、モジ
ュール基板は６層配線基板構成になる。For example, in the case of a 4M word × 64 bit module (16M DRAM × 16 bit configuration), the module substrate has a six-layer wiring substrate configuration.
【００１１】本発明の目的は、実装基板の表裏面に対面
させて実装されるメモリ半導体装置において、実装基板
の配線層数の低減が達成できる半導体装置を提供するこ
とにある。An object of the present invention is to provide a memory semiconductor device which is mounted so as to face the front and back surfaces of a mounting board, and which can reduce the number of wiring layers of the mounting board.
【００１２】本発明の他の目的は、実装基板の表裏面に
対面させてメモリ半導体装置を実装させてなる電子装置
において、実装基板の配線層数の低減が達成できる電子
装置を提供することにある。Another object of the present invention is to provide an electronic device in which a memory semiconductor device is mounted so as to face the front and back surfaces of a mounting substrate and can reduce the number of wiring layers of the mounting substrate. is there.
【００１３】本発明の他の目的は、実装基板の表裏面に
対面させてメモリ半導体装置を実装させてなるメモリモ
ジュールにおいて実装基板の配線層数の低減が達成でき
るメモリモジュールを提供することにある。Another object of the present invention is to provide a memory module in which a memory semiconductor device is mounted so as to face the front and back surfaces of a mounting board and in which the number of wiring layers of the mounting board can be reduced. .
【００１４】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１５】[0015]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。The following is a brief description of an outline of typical inventions disclosed in the present application.
【００１６】（１）カラムアドレスストローブ信号端子
と、前記カラムアドレスストローブ信号端子への入力に
よって選択される複数の入出力端子を有する半導体装置
であって、前記カラムアドレスストローブ信号端子が複
数設けられるとともに、前記入出力端子は前記カラムア
ドレスストローブ信号端子の数に対応して複数のグルー
プに分けられ、かつ前記各グループの入出力端子は対応
するいずれかのカラムアドレスストローブ信号端子への
入力によって選択されるように構成されている。前記半
導体装置の入出力端子およびアドレス端子は半導体装置
を裏返しにした状態でも透視的に同じ位置に同種の端子
が位置するように構成されている。(1) A semiconductor device having a column address strobe signal terminal and a plurality of input / output terminals selected by an input to the column address strobe signal terminal, wherein a plurality of the column address strobe signal terminals are provided. The input / output terminals are divided into a plurality of groups corresponding to the number of the column address strobe signal terminals, and the input / output terminals of each group are selected by an input to one of the corresponding column address strobe signal terminals. It is configured to: The input / output terminal and the address terminal of the semiconductor device are configured such that the same type of terminal is located at the same position in a transparent manner even when the semiconductor device is turned upside down.
【００１７】（２）実装基板の表裏面に端子が透視的に
重なるように同一構成の半導体装置を一組以上実装して
なる電子装置であって、前記半導体装置はその入出力端
子が半導体装置を裏返した状態でも透視的に同じ位置に
入出力端子が位置するように構成されているとともに、
前記表裏の半導体装置の入出力端子は前記実装基板に設
けられたスルーホールの導体によって電気的に接続さ
れ、かつ前記表裏の各半導体装置においてはそれぞれ複
数のカラムアドレスストローブ信号端子が設けられ、各
半導体装置のカラムアドレスストローブ信号端子への入
力によって透視的に重なる入出力端子が選択されるよう
に構成されている。前記実装基板の表裏面の半導体装置
のアドレス信号端子も前記入出力端子と同様に半導体装
置を裏返した状態であっても透視的に同じ位置にアドレ
ス信号端子が位置するように構成されている。前記実装
基板はモジュール基板であり、複数組のメモリ半導体装
置（ＤＲＡＭ）が実装されてメモリモジュールを構成し
ている。前記モジュール基板に設けられかつモジュール
基板の表裏面側に設けられる半導体装置の各入出力端子
間および各アドレス端子間を接続するスルーホール位置
は半導体装置の端子を固定するランドの内側または外側
領域またはランド部分に設けられている。(2) An electronic device in which at least one set of semiconductor devices having the same configuration is mounted so that terminals are transparently superposed on the front and back surfaces of a mounting substrate, wherein the semiconductor device has input / output terminals. It is configured so that the input / output terminal is located at the same position in perspective even if the
The input / output terminals of the front and back semiconductor devices are electrically connected by through-hole conductors provided on the mounting substrate, and each of the front and back semiconductor devices is provided with a plurality of column address strobe signal terminals. The input / output terminal that is transparently overlapped is selected according to the input to the column address strobe signal terminal of the semiconductor device. Similarly to the input / output terminals, the address signal terminals of the semiconductor device on the front and back surfaces of the mounting board are configured such that the address signal terminals are located at the same position in a transparent manner even when the semiconductor device is turned over. The mounting substrate is a module substrate, and a plurality of sets of memory semiconductor devices (DRAMs) are mounted to form a memory module. The position of a through hole that connects between each input / output terminal and each address terminal of the semiconductor device provided on the module substrate and provided on the front and back sides of the module substrate is located inside or outside a land for fixing the terminal of the semiconductor device or It is provided on the land.
【００１８】前記（１）の手段によれば、（ａ）複数の
入出力端子は複数のグループに分けられるとともに、こ
れら各グループに対応してカラムアドレスストローブ信
号端子が設けられていることから、カラムアドレススト
ローブ信号端子を選択することによって所定のグループ
の入出力端子を選択することができる。According to the means (1), (a) the plurality of input / output terminals are divided into a plurality of groups, and a column address strobe signal terminal is provided corresponding to each of these groups. By selecting a column address strobe signal terminal, a predetermined group of input / output terminals can be selected.
【００１９】（ｂ）前記半導体装置の入出力端子および
アドレス端子は半導体装置を裏返しにした状態でも透視
的に同じ位置に同種の端子が位置するように構成されて
いる。したがって、実装基板の表裏面に対応するように
半導体装置をそれぞれ実装した場合、実装基板の表面側
の半導体装置の入出力端子とアドレス信号端子は裏面側
の半導体装置の入出力端子とアドレス信号端子に透視的
に重なるようになる。(B) The input / output terminal and the address terminal of the semiconductor device are configured such that the same type of terminal is located at the same position in a transparent manner even when the semiconductor device is turned upside down. Therefore, when the semiconductor devices are mounted so as to correspond to the front and back surfaces of the mounting substrate, the input / output terminals and address signal terminals of the semiconductor device on the front surface side of the mounting substrate are connected to the input / output terminals and address signal terminals of the semiconductor device on the back surface. Will be overlapped in a transparent manner.
【００２０】前記（２）の手段によれば、実装基板の表
裏面に実装するＤＲＡＭの入出力端子とアドレス信号端
子は、ＤＲＡＭを裏返した状態でも透視的に同じ位置に
入出力端子とアドレス信号端子が位置するように構成さ
れていることと、前記表裏のＤＲＡＭの入出力端子とア
ドレス信号端子は前記実装基板に設けられたスルーホー
ルの導体によって電気的に接続され、かつ前記表裏の各
ＤＲＡＭにおいてはそれぞれ複数のカラムアドレススト
ローブ信号端子が設けられ、各ＤＲＡＭのカラムアドレ
スストローブ信号端子への入力によって透視的に重なる
入出力端子が選択されるように構成されていることか
ら、配線パターンの縮小が図れ、実装基板の配線層の層
数の低減が達成できる。これによってメモリモジュール
の製造コストの低減が達成できる。According to the means (2), the input / output terminal and the address signal terminal of the DRAM mounted on the front and back surfaces of the mounting board are transparently located at the same position even when the DRAM is turned over. And the input / output terminals and the address signal terminals of the front and back DRAMs are electrically connected by through-hole conductors provided on the mounting substrate, and each of the front and back DRAMs is connected. Are provided with a plurality of column address strobe signal terminals, and input / output terminals that are transparently overlapped are selected by input to the column address strobe signal terminals of each DRAM. Thus, the number of wiring layers of the mounting board can be reduced. As a result, the manufacturing cost of the memory module can be reduced.
【００２１】[0021]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments of the present invention, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【００２２】（実施形態１）図１乃至図５は本発明の実
施形態１のメモリ半導体装置（ＤＲＡＭ）とそのＤＲＡ
Ｍを実装した電子装置の一部を示す図に係わる。(Embodiment 1) FIGS. 1 to 5 show a memory semiconductor device (DRAM) and its DRA according to Embodiment 1 of the present invention.
1 is related to a diagram showing a part of an electronic device in which M is mounted.
【００２３】本実施形態１の半導体装置１は、図４に示
すように、長方体からなるパッケージ２の両側面から対
称に端子（外部端子）３を突出させた構造になってい
る。たとえば、前記半導体装置１は１６ＭＤＲＡＭ（リ
フレッシュカウント１ｋ）１からなり、前記端子３はリ
ード（ピン）からなり、ガルウィング型になっている。As shown in FIG. 4, the semiconductor device 1 of the first embodiment has a structure in which terminals (external terminals) 3 project symmetrically from both sides of a rectangular package 2. For example, the semiconductor device 1 is composed of a 16 MDRAM (refresh count 1k) 1, the terminal 3 is composed of a lead (pin), and has a gull-wing type.
【００２４】端子３は、図４に示すように、左辺２０
本、右辺２０本となり、たとえば、ピン番号を左辺の上
から下に向かって１番乃至２０番とし、右辺下から上に
向かって２１番乃至４０番とした場合、各端子３は以下
のようになっている。The terminal 3 is, as shown in FIG.
The number of pins is 20 from the right side. For example, when the pin numbers are 1 to 20 from the top on the left side and the pins are 21 to 40 from the bottom on the right side, each terminal 3 is as follows. It has become.
【００２５】１番端子はＶｓｓであり、基準電位、たと
えば回路の接地電位供給用端子、２番端子乃至５番端子
はＩ／Ｏ１５〜Ｉ／Ｏ１２であり、入出力端子である。
６番端子はＶｓｓ、７番端子乃至１０番端子はＩ／Ｏ１
１〜Ｉ／Ｏ８の入出力端子である。The first terminal is Vss, the terminal for supplying a reference potential, for example, the ground potential of the circuit, and the second to fifth terminals are I / O15 to I / O12, which are input / output terminals.
The 6th terminal is Vss, the 7th to 10th terminals are I / O1
1 to I / O8 input / output terminals.
【００２６】１１番端子はＬＣＡＳＢ（low column adr
ess strobe bar) であり、後述するＩ／Ｏ０乃至Ｉ／Ｏ
７を選択するカラムアドレスストローブ信号端子であ
る。The 11th terminal is LCASB (low column adr)
ess strobe bar), and I / O0 to I / O to be described later.
7 is a column address strobe signal terminal for selecting 7.
【００２７】１２番端子はＵＣＡＳＢ（up column adre
ss strobe bar)であり、後述するＩ／Ｏ１５乃至Ｉ／Ｏ
８を選択するカラムアドレスストローブ信号端子であ
る。The twelfth terminal is UCASB (up column adre
ss strobe bar), and I / O15 to I / O to be described later.
8 is a column address strobe signal terminal for selecting 8.
【００２８】１３番端子はＯＥＢ（out enable bar) 、
１４番端子はＮＣであり、空き端子である。Terminal 13 is OEB (out enable bar),
The 14th terminal is NC and is an empty terminal.
【００２９】１５番端子乃至１９番端子はＡ８乃至Ａ４
であり、アドレス信号端子である。Terminals 15 to 19 are A8 to A4
And an address signal terminal.
【００３０】２０番端子はＶｓｓである。The 20th terminal is at Vss.
【００３１】２１番端子はＶｃｃであり、電源電位、た
とえば動作電位供給用端子である。The 21st terminal is Vcc, which is a terminal for supplying a power supply potential, for example, an operating potential.
【００３２】２２番端子乃至２６番端子はＡ３，Ａ２，
Ａ１，Ａ０．Ａ９であり、アドレス信号端子である。Terminals 22 to 26 are A3, A2,
A1, A0. A9, which is an address signal terminal.
【００３３】２７番端子はＮＣ端子である。The 27th terminal is an NC terminal.
【００３４】２８番端子はＲＡＳＢ（row adress strob
e bar)であり、ロウアドレスストローブ信号端子であ
る。The 28th terminal is a RASB (row adress strob)
e bar), which is a row address strobe signal terminal.
【００３５】２９番端子はＷＥＢ（write enable bar)
であり、ライトイネーブル信号端子である。The 29th terminal is WEB (write enable bar)
And a write enable signal terminal.
【００３６】３０番端子はＮＣ端子である。The No. 30 terminal is an NC terminal.
【００３７】３１番端子乃至３４番端子は、Ｉ／Ｏ７〜
Ｉ／Ｏ４であり、入出力端子である。Terminals 31 to 34 are connected to I / O7 to
I / O4, which is an input / output terminal.
【００３８】３５番端子はＶｃｃであり、動作電位供給
用端子である。The 35th terminal is Vcc and is a terminal for supplying an operating potential.
【００３９】３６番端子乃至３９番端子はＩ／Ｏ３乃至
Ｉ／Ｏ０であり、入出力端子である。Terminals 36 to 39 are I / O3 to I / O0, which are input / output terminals.
【００４０】４０番端子はＶｃｃであり、動作電位供給
用端子である。The terminal No. 40 is Vcc and is an operating potential supply terminal.
【００４１】また、４０番端子には４０ピンであること
を示す突出したインデックス５が設けられている。The 40th terminal is provided with a protruding index 5 indicating that it is a 40th pin.
【００４２】本実施形態１のＤＲＡＭ１の端子３におい
て、入出力端子およびアドレス信号端子は、図４に示す
ように、左右で対称であり、図３に示すように、実装基
板４の裏面にＤＲＡＭ１を表側のＤＲＡＭ１に端子が重
なるように実装した場合、図４および図５で分かるよう
に、表側のＤＲＡＭ１の入出力端子（図４参照）に裏面
のＤＲＡＭ１の入出力端子（図５参照）が透視的に重な
り、アドレス信号端子にアドレス信号端子が透視的に重
なるように構成されている。In the terminal 3 of the DRAM 1 according to the first embodiment, the input / output terminal and the address signal terminal are symmetrical on the left and right as shown in FIG. 4, and as shown in FIG. Is mounted on the front side DRAM 1 so that the terminals overlap with each other, as shown in FIGS. 4 and 5, the input / output terminals (see FIG. 5) of the back side DRAM 1 are connected to the input / output terminals of the front side DRAM 1 (see FIG. 4). The configuration is such that the address signal terminal is transparently overlapped and the address signal terminal is transparently overlapped with the address signal terminal.
【００４３】ＬＣＡＳＢに信号が入ると、入出力端子の
Ｉ／Ｏ０乃至Ｉ／Ｏ７が選択され、ＵＣＡＳＢに信号が
入ると、入出力端子のＩ／Ｏ８乃至Ｉ／Ｏ１５が選択さ
れる。したがって、この状態でアドレス信号端子が選択
されると、その選択対によるデータ信号（ＤＱ）が出力
される。When a signal is input to the LCASB, I / O0 to I / O7 of the input / output terminals are selected, and when a signal is input to the UCASB, I / O8 to I / O15 of the input / output terminals are selected. Therefore, when an address signal terminal is selected in this state, a data signal (DQ) according to the selected pair is output.
【００４４】また、図３に示すように、実装基板４にお
いては、ＤＲＡＭ１の入出力端子およびアドレス信号端
子が固定される実装基板４におけるランド４０は、実装
基板４に設けられたスルーホールの導体７を介してスト
レートに電気的に接続されている。As shown in FIG. 3, the lands 40 on the mounting substrate 4 to which the input / output terminals and the address signal terminals of the DRAM 1 are fixed are the conductors of the through holes provided in the mounting substrate 4. 7 and is electrically connected straight.
【００４５】すなわち、本実施形態１では、実装基板４
の表裏のランド４０において、入出力端子，アドレス端
子間は、表裏のランド４０間に設けられたスルーホール
の導体７を介して接続されることになる。これにより、
配線パターンの縮小，実装基板４における配線層数の軽
減ができることになる。また、ランド間が狭く、直接ラ
ンド部分にスルーホールを設けることができない場合に
は、ランドの延長線側にスルーホールを設けるようにす
ることで、同様に配線パターンの縮小，配線層数の低減
が達成できる。That is, in the first embodiment, the mounting substrate 4
In the front and back lands 40, the input / output terminals and the address terminals are connected via the conductors 7 of the through holes provided between the front and back lands 40. This allows
The wiring pattern can be reduced, and the number of wiring layers in the mounting substrate 4 can be reduced. Also, if the land is narrow and a through hole cannot be provided directly on the land, a through hole is provided on the extension side of the land, thereby similarly reducing the wiring pattern and the number of wiring layers. Can be achieved.
【００４６】また、本実施形態１では、実装基板４にお
いて、表面のＤＲＡＭ１のＬＣＡＳＢと裏面のＤＲＡＭ
１のＵＣＡＳＢが配線８を介して電気的に接続され、表
面のＤＲＡＭ１のＵＣＡＳＢと裏面のＤＲＡＭ１のＬＣ
ＡＳＢが配線９を介して電気的に接続されている。した
がって、表面のＤＲＡＭ１のＬＣＡＳＢに信号が入ると
同時に裏面のＤＲＡＭ１のＵＣＡＳＢに信号が入り、表
面のＤＲＡＭ１ではＩ／Ｏ０乃至Ｉ／Ｏ７が選択され、
裏面のＤＲＡＭ１ではＩ／Ｏ８乃至Ｉ／Ｏ１５が選択さ
れる。In the first embodiment, the LCASB of the DRAM 1 on the front surface and the DRAM on the back surface
UCASB of the DRAM 1 on the front side and the LC of the DRAM 1 on the back side
ASB is electrically connected via wiring 9. Therefore, at the same time when a signal is input to the LCASB of the DRAM 1 on the front side, a signal is input to the UCASB of the DRAM 1 on the rear side, and I / O0 to I / O7 are selected in the DRAM 1 on the front side.
In the DRAM 1 on the back side, I / O8 to I / O15 are selected.
【００４７】逆に表面のＤＲＡＭ１のＵＣＡＳＢに信号
が入ると同時に裏面のＤＲＡＭ１のＬＣＡＳＢに信号が
入り、表面のＤＲＡＭ１ではＩ／Ｏ８乃至Ｉ／Ｏ１５が
選択され、裏面のＤＲＡＭ１ではＩ／Ｏ０乃至Ｉ／Ｏ７
が選択されることになる。Conversely, when a signal is input to the UCASB of the DRAM 1 on the front surface, a signal is also input to the LCASB of the DRAM 1 on the rear surface. / O7
Will be selected.
【００４８】なお、実装基板で表裏面のＤＲＡＭ１のＬ
ＣＡＳＢとＵＣＡＳＢを電気的に接続せずに、回路的に
ＵＣＡＳＢおよびＬＣＡＳＢを個々に選択するようにし
てもよい。The L of the DRAM 1 on the front and back surfaces of the mounting substrate
The CASB and the LCASB may be individually selected in a circuit without electrically connecting the CASB and the UCASB.
【００４９】図２は同一端子構成のＤＲＡＭ１を実装基
板４の表裏面に透視的に端子が重なるように対応させて
実装した状態を透視的に描いた模式図であり、図１では
点々およびハッチングを施して示すように、表面のＤＲ
ＡＭ１のＬＣＡＳＢに信号が入った際表面のＤＲＡＭ１
の入出力端子のＩ／Ｏ０乃至Ｉ／Ｏ７が選択されること
を点々を付して示し、同時に裏面のＤＲＡＭ１のＵＣＡ
ＳＢに信号が入り、裏面のＤＲＡＭ１の入出力端子のＩ
／Ｏ８乃至Ｉ／Ｏ１５が選択された状態を示すものであ
る。FIG. 2 is a perspective view schematically showing the DRAM 1 having the same terminal configuration mounted on the front and back surfaces of the mounting substrate 4 in such a manner that the terminals are overlapped with each other so that the terminals overlap with each other. As shown, the surface DR
DRAM1 on the surface when a signal enters LCASB of AM1
To indicate that I / O0 to I / O7 of the input / output terminals are selected, and at the same time, the UCA
A signal is input to SB, and I / O terminals of DRAM 1
/ O8 to I / O15 are selected.
【００５０】これにより、実装基板４の入出力端子が固
定される部分がスルーホールによる導体７でストレート
に接続されていても支障がないことが分かる。Thus, it can be seen that there is no problem even if the portion to which the input / output terminal of the mounting board 4 is fixed is connected straight through the conductor 7 by the through hole.
【００５１】また、本実施形態１ではアドレス信号端子
部分も実装基板４の表裏面でアドレス信号端子がスルー
ホールによる導体７によってストレートに接続されるよ
うに構成されている。アドレス信号端子も実装基板４の
表裏面でアドレッシングは変わるが、動作的に問題ない
ため実装基板４の表裏面で直接結線できる。Further, in the first embodiment, the address signal terminal portion is also configured so that the address signal terminal is directly connected to the front and back surfaces of the mounting substrate 4 by the conductor 7 having a through hole. The address signal terminals also change in addressing on the front and back surfaces of the mounting substrate 4, but can be directly connected on the front and back surfaces of the mounting substrate 4 because there is no operational problem.
【００５２】このようなＤＲＡＭ１では、実装基板４に
実装された場合、実装基板４の表裏面の入出力端子およ
びアドレス信号端子がスルーホールの導体７によってス
トレートに接続できることから、実装基板４はその配線
パターンの縮小化が可能になる。この結果、多層構造の
実装基板４において、配線パターンの大幅な縮小から配
線層の数も少なくできる。実装基板４の製造コストを低
減させることによって、電子装置の製造コストの低減が
達成できる。In such a DRAM 1, when mounted on the mounting board 4, the input / output terminals and the address signal terminals on the front and back surfaces of the mounting board 4 can be connected straight through the through-hole conductors 7, so that the mounting board 4 The wiring pattern can be reduced in size. As a result, in the mounting board 4 having a multilayer structure, the number of wiring layers can be reduced due to a significant reduction in wiring patterns. By reducing the manufacturing cost of the mounting substrate 4, the manufacturing cost of the electronic device can be reduced.
【００５３】図６は本実施形態１の変形例によるＤＲＡ
Ｍ１の端子３の配列状態を示す模式図である。図６のＤ
ＲＡＭ１では、１１番端子は本実施形態１のＤＲＡＭ１
と同様にＬＣＡＳＢであるが、１２番端子をＮＣ端子と
し、３０番端子をＵＣＡＳＢとしたものであり、前記実
施形態１のＤＲＡＭ１と同様の効果を得ることができ
る。FIG. 6 shows a DRA according to a modification of the first embodiment.
It is a schematic diagram which shows the arrangement state of the terminal 3 of M1. D in FIG.
In the RAM 1, the 11th terminal is the DRAM 1 of the first embodiment.
The LCASB is the same as that of the first embodiment except that the twelfth terminal is an NC terminal and the thirtyth terminal is a UCASB, and the same effect as the DRAM 1 of the first embodiment can be obtained.
【００５４】本実施形態１では、メモリ半導体装置とし
てＤＲＡＭに適用した例について説明したが、シンクロ
ナスＤＲＡＭ，フラッシュメモリ等他のメモリ半導体装
置にも同様に適用できる。In the first embodiment, an example in which the present invention is applied to a DRAM as a memory semiconductor device has been described. However, the present invention can be similarly applied to other memory semiconductor devices such as a synchronous DRAM and a flash memory.
【００５５】また、前記実施形態１では半導体装置の入
出力端子を２つのグループに分け、各グループの入出力
端子をＵＣＡＳＢとＬＣＡＳＢの二つの制御端子（カラ
ムアドレスストローブ信号端子）で選択するようにした
が、入出力端子をさらに多くのグループに分け、各グル
ープを同様のＣＡＳＢで選択してもよい。この場合、さ
らにＤＲＡＭ１を多用途に使用できる。In the first embodiment, the input / output terminals of the semiconductor device are divided into two groups, and the input / output terminals of each group are selected by two control terminals (column address strobe signal terminals) of UCASB and LCASB. However, the input / output terminals may be divided into more groups, and each group may be selected using the same CASB. In this case, the DRAM 1 can be further used for various purposes.
【００５６】（実施形態２）図７乃至図２０は本発明の
実施形態２による電子装置に係わる図である。本実施形
態２では本発明をメモリモジュールに適用した例につい
て説明する。(Embodiment 2) FIGS. 7 to 20 are views related to an electronic device according to Embodiment 2 of the present invention. In the second embodiment, an example in which the present invention is applied to a memory module will be described.
【００５７】本実施形態２では、４Ｍワード６４ビット
構成のモジュールについて説明する。メモリモジュール
には、１６ＭＤＲＡＭ（リフレッシュカウント１ｋ）が
表裏面に８個宛合計１６個搭載され、他に制御用ＩＣが
表裏に各１個実装されている。また、図示はしないがコ
ンデンサ等の受動部品も搭載されている。In the second embodiment, a module having a configuration of 4M words and 64 bits will be described. In the memory module, 16 16-M DRAMs (refresh count 1k) are mounted on each of the front and back surfaces, and a total of 16 are mounted, and one control IC is mounted on each of the front and back surfaces. Although not shown, passive components such as capacitors are also mounted.
【００５８】メモリモジュール２０は、図７および図８
に示すように、長方形のモジュール基板（実装基板）２
１の表裏面にそれぞれ８個の半導体装置１を実装した構
造になっている。図７はメモリモジュールの模式的平面
図、図８はメモリモジュールの模式的断面図である。FIG. 7 and FIG.
As shown in the figure, a rectangular module substrate (mounting substrate) 2
The semiconductor device 1 has a structure in which eight semiconductor devices 1 are mounted on the front and back surfaces of the semiconductor device 1, respectively. FIG. 7 is a schematic plan view of the memory module, and FIG. 8 is a schematic sectional view of the memory module.
【００５９】半導体装置１は、本実施形態１によるＤＲ
ＡＭ１であり、かつ各実装箇所に２段に重ねて実装して
ある。The semiconductor device 1 has the DR according to the first embodiment.
AM1 and are mounted on each mounting location in a two-tiered manner.
【００６０】したがって、ＤＲＡＭ１は、図７および図
８に示すように、パッケージ２の高さが高くかつ端子
（リード）３が長いもの（上段用半導体装置２２）と、
パッケージ２の高さが低くかつリード３が短いもの（下
段用半導体装置２３）とが同一箇所に実装されている。Therefore, as shown in FIGS. 7 and 8, the DRAM 1 has a package 2 having a high height and a long terminal (lead) 3 (the upper semiconductor device 22).
A package 2 having a low height and a short lead 3 (the lower semiconductor device 23) is mounted at the same location.
【００６１】モジュール基板２１の表裏面にスタック構
造で実装される各ＤＲＡＭ１は、入出力端子およびアド
レス端子が、前記実施形態１のように、モジュール基板
２１に設けられたスルーホールの導体７によって電気的
に接続されている。この結果、モジュール基板２１の配
線は４層にでき、当社従来品の６層に比較して少なくで
きた。In each of the DRAMs 1 mounted on the front and back surfaces of the module substrate 21 in a stack structure, the input / output terminals and the address terminals are electrically connected by the through-hole conductors 7 provided in the module substrate 21 as in the first embodiment. Connected. As a result, the wiring of the module substrate 21 can be formed in four layers, which can be reduced as compared with the six layers of our conventional product.
【００６２】また、モジュール基板２１の長辺の一辺に
は各種の機能を有する端子（ピン）２５が並んで設けら
れている。Terminals (pins) 25 having various functions are provided side by side on one long side of the module substrate 21.
【００６３】図１８はメモリモジュールのブロック図で
ある。図１９は前記ブロック図が明瞭に分かるように一
部を拡大した拡大ブロック図である。この図において、
Ｄ０乃至Ｄ１５はＤＲＡＭ１であり、「長」と印したも
のはリードが長い上段用半導体装置２２を示し、「短」
と印したものはリードが短い下段用半導体装置２３を示
す。また、「表面」と印したものはモジュール基板２１
の表面に実装されたものであることを、「裏面」と印し
たものはモジュール基板２１の裏面に実装されたもので
あることを示す。FIG. 18 is a block diagram of a memory module. FIG. 19 is an enlarged block diagram in which a part is enlarged so that the block diagram can be clearly understood. In this figure,
D0 to D15 are the DRAMs 1, and those marked "long" indicate the upper semiconductor device 22 having long leads and "short".
The lower part shows the lower semiconductor device 23 having a short lead. Those marked with “front” are the module substrates 21.
The one marked with "back" indicates that the module is mounted on the back surface of the module substrate 21.
【００６４】図１８は左端にモジュール基板２１の端子
（ピン）２５の一部を示したものである。また、ＤＲＡ
Ｍ１における端子３も必要のものを示してある。FIG. 18 shows a part of the terminal (pin) 25 of the module board 21 at the left end. Also, DRA
The necessary terminal 3 at M1 is also shown.
【００６５】また、制御用ＩＣ３０も必要の端子のみを
便宜的に示したものである。The control IC 30 also shows only necessary terminals for convenience.
【００６６】制御用ＩＣ３０の実際の端子配置は、図２
０に示すようになっている。すなわち、図２０に示すよ
うに、端子はデュアルライン構造になり、各辺に７本ず
つ合計１４本になっている。The actual terminal arrangement of the control IC 30 is shown in FIG.
0. In other words, as shown in FIG. 20, the terminals have a dual line structure, with seven terminals on each side, for a total of 14 terminals.
【００６７】１・２・１２・１３番端子はロウアドレス
ストローブ信号端子であり、／ＲＡ２，／ＲＡ３，／Ｒ
Ａ０，／ＲＡ１端子である。Terminals 1, 2, 12, and 13 are row address strobe signal terminals, and / RA2, / RA3, / R
A0 and / RA1 terminals.
【００６８】３・４・１０・１１はＣＥ（chip enable)
信号端子であり、ＣＥ０，ＣＥ１，ＣＥ３，ＣＥ２端子
である。3 / 4.10.11 is CE (chip enable)
These are signal terminals, and are CE0, CE1, CE3, and CE2 terminals.
【００６９】５・７番端子はＶｓｓ端子である。The fifth and seventh terminals are Vss terminals.
【００７０】６番端子はＲＥ０端子である。The sixth terminal is the RE0 terminal.
【００７１】８・９番端子はアドレス端子であり、Ａ１
０，Ａ１１端子である。Terminals 8.9 are address terminals, and A1
0 and A11 terminals.
【００７２】１４番端子はＶｃｃ端子である。The 14th terminal is a Vcc terminal.
【００７３】また、各電子部品等はモジュール基板２１
に取り付けられる保護ケースで覆われている。Each electronic component and the like are mounted on the module substrate 21.
Covered with a protective case attached to
【００７４】つぎに、モジュール基板２１について説明
する。図９乃至図１７はメモリモジュールの実装基板に
おける各層の配線パターンを示すものである。Next, the module board 21 will be described. 9 to 17 show the wiring patterns of each layer on the mounting board of the memory module.
【００７５】モジュール基板２１は、図９に示す上層板
３５と、図１１に示す下層板３６を張り合わせた構造に
なり、配線層は第１配線パターン乃至第４配線パターン
の４層配線になる。The module substrate 21 has a structure in which an upper layer plate 35 shown in FIG. 9 and a lower layer plate 36 shown in FIG. 11 are laminated, and the wiring layers are four-layer wirings of first to fourth wiring patterns.
【００７６】第１配線パターンは上層板３５の表面（上
面）に形成され、図９に示すようになっている。図９で
は各部が不明瞭であることから、図１３および図１４に
それぞれ一部を拡大して示してある。The first wiring pattern is formed on the surface (upper surface) of the upper layer plate 35, as shown in FIG. In FIG. 9, since each part is not clear, a part of each part is shown in FIG. 13 and FIG.
【００７７】第２配線パターンは上層板３５の裏面（下
面）に形成され、図１０に示すようになっている。図１
０では各部が不明瞭であることから、図１５に一部を拡
大して示してある。なお、図１０および図１５は上層板
３５の上面から透視的に見たパターンである。The second wiring pattern is formed on the back surface (lower surface) of the upper layer plate 35, as shown in FIG. FIG.
Since each part is unclear at 0, a part is shown in an enlarged scale in FIG. FIGS. 10 and 15 show patterns seen from the upper surface of the upper layer plate 35 in a see-through manner.
【００７８】第３配線パターンは下層板３６の表面（上
面）に形成され、図１１に示すようになっている。図１
１では各部が不明瞭であることから、図１６に一部を拡
大して示してある。The third wiring pattern is formed on the surface (upper surface) of the lower plate 36, as shown in FIG. FIG.
In FIG. 16, since each part is unclear, FIG.
【００７９】第４配線パターンは下層板３６の裏面（下
面）に形成され、図１２に示すようになっている。図１
２では各部が不明瞭であることから、図１７に一部を拡
大して示してある。なお、図１２および図１７は下層板
３６の上面から透視的に見たパターンである。The fourth wiring pattern is formed on the back surface (lower surface) of the lower layer plate 36, as shown in FIG. FIG.
In FIG. 2, since each part is unclear, a part of FIG. 17 is enlarged. FIGS. 12 and 17 are patterns seen through from the upper surface of the lower plate 36.
【００８０】メモリモジュール２０の端子２５は、モジ
ュール基板２１の一辺の表裏面に沿って配置され、図９
および図１２に示すようになっている。The terminals 25 of the memory module 20 are arranged along the front and back surfaces of one side of the module substrate 21, as shown in FIG.
And as shown in FIG.
【００８１】これらの図から分かるように、端子２５
は、Ｖｃｃ端子、Ｖｓｓ端子，ＤＱ０〜ＤＱ６３の６４
本に及ぶ入出力端子，ＣＥ０〜ＣＥ７なるＣＥ端子，Ａ
０〜Ａ１１なるアドレス端子，ＯＥ端子，ＲＥ０端子，
ＷＥ端子，ＳＣＬ端子，ＳＤＡ端子，ＮＣ端子となって
いる。As can be seen from these figures, the terminal 25
Are the Vcc terminal, the Vss terminal, and 64 of DQ0 to DQ63.
Input / output terminals, CE terminals CE0-CE7, A
Address terminals 0 to A11, OE terminal, RE0 terminal,
WE terminal, SCL terminal, SDA terminal, NC terminal.
【００８２】また、ＤＲＡＭ１の端子（リード）３を固
定するランド４０は、上段用半導体装置２２と下段用半
導体装置２３では、共通部分は長くなり、選択する部分
では途切れている。途切れている部分は、たとえば、図
１３の左下部分に存在し、ＲＡ０に繋がるランド４０と
ＲＡ１に繋がるランド４０は途切れている。The lands 40 for fixing the terminals (leads) 3 of the DRAM 1 have a longer common portion between the upper semiconductor device 22 and the lower semiconductor device 23 and are interrupted at selected portions. The interrupted portion exists, for example, in the lower left portion of FIG. 13, and the land 40 connected to RA0 and the land 40 connected to RA1 are interrupted.
【００８３】また、配線パターンの図から分かるよう
に、ランド４０の極近傍でスルーホールの導体７を介し
てモジュール基板２１の上下のＤＲＡＭ１の入出力端子
およびアドレス端子は電気的に接続されている。As can be seen from the diagram of the wiring pattern, the input / output terminals and address terminals of the DRAM 1 above and below the module substrate 21 are electrically connected via the through-hole conductors 7 in the very vicinity of the land 40. .
【００８４】この結果、モジュール基板２１の配線層数
を４層配線とすることができた。As a result, the number of wiring layers of the module substrate 21 could be four.
【００８５】なお、ＤＲＡＭ１の端子３配列のピッチの
狭小化によって、前記ランド４０の真下にスルーホール
を形成することができないことから、スルーホールはラ
ンド４０の延長線上等に形成配置させてある。ランド４
０の幅が広い場合、またはランド４０間のピッチが広い
場合は、ランド領域にスルーホールを形成し、さらに配
線パターンの縮小化を図る。Since the through-hole cannot be formed directly below the land 40 due to the narrowing of the pitch of the terminal 3 arrangement of the DRAM 1, the through-hole is formed and arranged on an extension of the land 40 or the like. Land 4
When the width of 0 is large or the pitch between the lands 40 is wide, through holes are formed in the land area to further reduce the wiring pattern.
【００８６】本実施形態２によれば以下の効果を奏す
る。According to the second embodiment, the following effects can be obtained.
【００８７】（１）モジュール基板２１の表裏面に実装
するＤＲＡＭ１の入出力端子とアドレス信号端子は、Ｄ
ＲＡＭ１を裏返した状態でも透視的に同じ位置に入出力
端子とアドレス信号端子が位置するように構成されてい
ることと、前記モジュール基板２１の表裏のＤＲＡＭ１
の入出力端子とアドレス信号端子は前記モジュール基板
２１に設けられたスルーホールの導体７によって電気的
に接続され、かつ前記表裏の各ＤＲＡＭ１においてはそ
れぞれ複数のカラムアドレスストローブ信号端子が設け
られ、各ＤＲＡＭ１のカラムアドレスストローブ信号端
子への入力によって透視的に重なる入出力端子が選択さ
れるように構成されていることから、配線パターンの縮
小が図れる。(1) The input / output terminals and address signal terminals of the DRAM 1 mounted on the front and back surfaces of the
The configuration is such that the input / output terminals and the address signal terminals are located at the same position in a transparent manner even when the RAM 1 is turned upside down.
The input / output terminals and the address signal terminals are electrically connected by conductors 7 of through holes provided in the module substrate 21, and each of the front and back DRAMs 1 is provided with a plurality of column address strobe signal terminals. Since the input / output terminal which is transparently overlapped is selected by the input to the column address strobe signal terminal of the DRAM 1, the wiring pattern can be reduced.
【００８８】（２）前記モジュール基板２１に設けられ
かつモジュール基板の表裏面の各入出力端子間および各
アドレス端子間を接続するスルーホール位置はランド４
０の内側または外側領域に設けられていることから配線
パターンの縮小化が図れる。(2) The positions of the through holes provided on the module board 21 and connecting the input / output terminals and the address terminals on the front and back surfaces of the module board are the land 4
Since the wiring pattern is provided inside or outside the area of 0, the wiring pattern can be reduced in size.
【００８９】（３）配線パターンの縮小から、モジュー
ル基板２１の配線層の層数の低減が達成できる。これに
よってメモリモジュール２０の製造コストの低減が達成
できる。(3) Since the wiring pattern is reduced, the number of wiring layers of the module substrate 21 can be reduced. As a result, the manufacturing cost of the memory module 20 can be reduced.
【００９０】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、スタック実装用半導体装置は２段よりさらに多段構
造であってもよい。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say, for example, the semiconductor device for stack mounting may have a multi-stage structure more than two stages.
【００９１】また、前記実施形態では、スタック実装用
半導体装置はＴＣＰ型としたが、リードフレームを用い
て製造される樹脂封止型半導体装置の場合でも同様に適
用できる。In the above embodiment, the semiconductor device for stack mounting is of the TCP type. However, the present invention can be similarly applied to a resin-sealed semiconductor device manufactured using a lead frame.
【００９２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
モジュールの製造技術に適用した場合について説明した
が、それに限定されるものではなく、たとえば、ＩＣカ
ード等他の電子装置の製造技術などに適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the memory module manufacturing technique which is the background of the application has been described. However, the present invention is not limited to this. The present invention can be applied to a technique for manufacturing other electronic devices such as a card.
【００９３】本発明は少なくとも入出力端子およびアド
レス端子が半導体装置を裏返しにした状態でも透視的に
同一配列となる半導体装置およびその半導体装置を組み
込んだ電子装置には適用できる。The present invention can be applied to a semiconductor device in which at least input / output terminals and address terminals are transparently arranged even when the semiconductor device is turned over, and an electronic device incorporating the semiconductor device.
【００９４】[0094]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【００９５】（１）半導体装置（ＤＲＡＭ）においては
複数の入出力端子は複数のグループに分けられるととも
に、これら各グループに対応してカラムアドレスストロ
ーブ信号端子が設けられていることから、カラムアドレ
スストローブ信号端子を選択することによって所定のグ
ループの入出力端子を選択することができる。(1) In a semiconductor device (DRAM), a plurality of input / output terminals are divided into a plurality of groups, and a column address strobe signal terminal is provided for each of these groups. By selecting a signal terminal, a predetermined group of input / output terminals can be selected.
【００９６】（２）半導体装置（ＤＲＡＭ）の入出力端
子およびアドレス端子は半導体装置を裏返しにした状態
でも透視的に同じ位置に同種の端子が位置するように構
成されている。したがって、実装基板の表裏面に対応す
るように半導体装置をそれぞれ実装した場合、実装基板
の表面側の半導体装置の入出力端子とアドレス信号端子
は裏面側の半導体装置の入出力端子とアドレス信号端子
に透視的に重なるようになる。(2) The input / output terminals and the address terminals of the semiconductor device (DRAM) are configured such that the same type of terminal is located at the same position in a transparent manner even when the semiconductor device is turned over. Therefore, when the semiconductor devices are mounted so as to correspond to the front and back surfaces of the mounting substrate, the input / output terminals and address signal terminals of the semiconductor device on the front surface side of the mounting substrate are connected to the input / output terminals and address signal terminals of the semiconductor device on the back surface. Will be overlapped in a transparent manner.
【００９７】（３）電子装置（ＤＲＡＭ）において、実
装基板の表裏面に実装するＤＲＡＭの入出力端子とアド
レス信号端子は、ＤＲＡＭを裏返した状態でも透視的に
同じ位置に入出力端子とアドレス信号端子が位置するよ
うに構成されていることと、前記表裏のＤＲＡＭの入出
力端子とアドレス信号端子は前記実装基板に設けられた
スルーホールの導体によって電気的に接続され、かつ前
記表裏の各ＤＲＡＭにおいてはそれぞれ複数のカラムア
ドレスストローブ信号端子が設けられ、各ＤＲＡＭのカ
ラムアドレスストローブ信号端子への入力によって透視
的に重なる入出力端子が選択されるように構成されてい
ることから、配線パターンの縮小が図れ、実装基板の配
線層の層数の低減が達成できる。これによってメモリモ
ジュールの製造コストの低減が達成できる。(3) In the electronic device (DRAM), the input / output terminal and the address signal terminal of the DRAM mounted on the front and back surfaces of the mounting substrate are transparently located at the same position even when the DRAM is turned upside down. And the input / output terminals and the address signal terminals of the front and back DRAMs are electrically connected by through-hole conductors provided on the mounting substrate, and each of the front and back DRAMs is connected. Are provided with a plurality of column address strobe signal terminals, and input / output terminals that are transparently overlapped are selected by input to the column address strobe signal terminals of each DRAM. Thus, the number of wiring layers of the mounting board can be reduced. As a result, the manufacturing cost of the memory module can be reduced.
【図１】本発明の実施形態１である電子装置の動作状態
を示す模式的平面図である。FIG. 1 is a schematic plan view illustrating an operation state of an electronic device according to a first embodiment of the present invention.
【図２】本実施形態１の電子装置の一部を示す模式的平
面図である。FIG. 2 is a schematic plan view showing a part of the electronic device according to the first embodiment.
【図３】本実施形態１の電子装置の模式的側面図であ
る。FIG. 3 is a schematic side view of the electronic device according to the first embodiment.
【図４】本実施形態１の電子装置に組み込まれる半導体
装置の模式的平面図である。FIG. 4 is a schematic plan view of a semiconductor device incorporated in the electronic device of the first embodiment.
【図５】実装基板の裏面に実装された前記半導体装置の
端子配列を透視的に示す模式的平面図である。FIG. 5 is a schematic plan view showing a terminal arrangement of the semiconductor device mounted on the back surface of the mounting substrate in a see-through manner.
【図６】本実施形態１の変形例である半導体装置の模式
的平面図である。FIG. 6 is a schematic plan view of a semiconductor device according to a modification of the first embodiment.
【図７】本発明の実施形態２であるメモリモジュールの
模式的平面図である。FIG. 7 is a schematic plan view of a memory module that is Embodiment 2 of the present invention.
【図８】本実施形態２のメモリモジュールの模式的断面
図である。FIG. 8 is a schematic sectional view of a memory module according to the second embodiment.
【図９】本実施形態２のメモリモジュールにおいて第１
配線パターンを示すモジュール第１基板の平面図であ
る。FIG. 9 illustrates a first example of the memory module according to the second embodiment.
It is a top view of the module 1st substrate showing a wiring pattern.
【図１０】本実施形態２のメモリモジュールにおいて第
２配線パターンを透視的に示すモジュール第１基板の平
面図である。FIG. 10 is a plan view of a module first substrate in which a second wiring pattern in the memory module according to the second embodiment is transparently shown;
【図１１】本実施形態２のメモリモジュールにおいて第
３配線パターンを示すモジュール第２基板の平面図であ
る。FIG. 11 is a plan view of a module second substrate showing a third wiring pattern in the memory module of Embodiment 2;
【図１２】本実施形態２のメモリモジュールにおいて第
４配線パターンを透視的に示すモジュール第２基板の平
面図である。FIG. 12 is a plan view of a module second substrate in which a fourth wiring pattern in the memory module according to the second embodiment is transparently shown;
【図１３】本実施形態２のメモリモジュールにおいて第
１配線パターンの一部を示すモジュール第１基板の拡大
平面図である。FIG. 13 is an enlarged plan view of a module first substrate showing a part of a first wiring pattern in the memory module of Embodiment 2;
【図１４】本実施形態２のメモリモジュールにおいて第
１配線パターンの一部を示すモジュール第１基板の拡大
平面図である。FIG. 14 is an enlarged plan view of a module first substrate showing a part of a first wiring pattern in the memory module of Embodiment 2;
【図１５】本実施形態２のメモリモジュールにおいて第
２配線パターンの一部を透視的に示すモジュール第１基
板の拡大図である。FIG. 15 is an enlarged view of a module first substrate showing a part of a second wiring pattern in the memory module according to the second embodiment in a see-through manner;
【図１６】本実施形態２のメモリモジュールにおいて第
３配線パターンの一部を示すモジュール第２基板の拡大
平面図である。FIG. 16 is an enlarged plan view of a module second substrate showing a part of a third wiring pattern in the memory module of Embodiment 2;
【図１７】本実施形態２のメモリモジュールにおいて第
４配線パターンの一部を透視的に示すモジュール第２基
板の拡大図である。FIG. 17 is an enlarged view of a module second substrate showing a part of a fourth wiring pattern in the memory module of the second embodiment in a see-through manner;
【図１８】本実施形態２のメモリモジュールのブロック
図である。FIG. 18 is a block diagram of a memory module according to the second embodiment.
【図１９】本実施形態２のメモリモジュールの一部を示
す拡大ブロック図である。FIG. 19 is an enlarged block diagram illustrating a part of the memory module according to the second embodiment.
【図２０】本実施形態２のメモリモジュールに組み込ま
れる制御半導体装置のピン配置を示す模式図である。FIG. 20 is a schematic diagram showing a pin arrangement of a control semiconductor device incorporated in the memory module according to the second embodiment.
１…半導体装置（ＤＲＡＭ）、２…パッケージ、３…端
子（外部端子）、４…実装基板、５…インデックス、７
…導体、８，９…配線、２０…メモリモジュール、２１
…モジュール基板（実装基板）、２２…上段用半導体装
置、２３…下段用半導体装置、３０…制御用ＩＣ、３５
…上層板、３６…下層板、４０…ランド。REFERENCE SIGNS LIST 1 semiconductor device (DRAM), 2 package, 3 terminal (external terminal), 4 mounting board, 5 index, 7
... conductor, 8, 9 ... wiring, 20 ... memory module, 21
... Module substrate (mounting board), 22 ... Semiconductor device for upper stage, 23 ... Semiconductor device for lower stage, 30 ... IC for control, 35
... upper plate, 36 ... lower plate, 40 ... land.
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 25/18 Ｈ０５Ｋ 1/11 (72)発明者 管野 利夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内Continued on the front page (51) Int.Cl.6 Identification code FI H01L 25/18 H05K 1/11 (72) Inventor Toshio Kanno 5-2-1, Kamizuhoncho, Kodaira-shi, Tokyo Semiconductor Company Hitachi, Ltd. Inside
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9244494AJPH1187640A (en) | 1997-09-09 | 1997-09-09 | Semiconductor device and electronic device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9244494AJPH1187640A (en) | 1997-09-09 | 1997-09-09 | Semiconductor device and electronic device |
| Publication Number | Publication Date |
|---|---|
| JPH1187640Atrue JPH1187640A (en) | 1999-03-30 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9244494AWithdrawnJPH1187640A (en) | 1997-09-09 | 1997-09-09 | Semiconductor device and electronic device |
| Country | Link |
|---|---|
| JP (1) | JPH1187640A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4991518B2 (en)* | 2005-01-31 | 2012-08-01 | スパンション エルエルシー | Stacked semiconductor device and method for manufacturing stacked semiconductor device |
| JP2014528648A (en)* | 2011-10-03 | 2014-10-27 | インヴェンサス・コーポレイション | Stub minimization using dual sets of terminals for wirebond assemblies without windows |
| JP2014529201A (en)* | 2011-10-03 | 2014-10-30 | インヴェンサス・コーポレイション | Stub minimization for multi-die wirebond assemblies with orthogonal windows |
| JP2014530507A (en)* | 2011-10-03 | 2014-11-17 | インヴェンサス・コーポレイション | Stub minimization using a dual set of signal terminals in the assembly without wire bonding to the package substrate |
| CN104919588A (en)* | 2012-08-27 | 2015-09-16 | 英闻萨斯有限公司 | Co-supported circuit panels and microelectronic packages |
| US9423824B2 (en) | 2011-10-03 | 2016-08-23 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
| US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
| US9496243B2 (en) | 2011-10-03 | 2016-11-15 | Invensas Corporation | Microelectronic assembly with opposing microelectronic packages each having terminals with signal assignments that mirror each other with respect to a central axis |
| US9508629B2 (en) | 2011-07-12 | 2016-11-29 | Invensas Corporation | Memory module in a package |
| US9515053B2 (en) | 2011-10-03 | 2016-12-06 | Invensas Corporation | Microelectronic packaging without wirebonds to package substrate having terminals with signal assignments that mirror each other with respect to a central axis |
| US9679838B2 (en) | 2011-10-03 | 2017-06-13 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
| US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
| US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
| US10090280B2 (en) | 2011-10-03 | 2018-10-02 | Invensas Corporation | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4991518B2 (en)* | 2005-01-31 | 2012-08-01 | スパンション エルエルシー | Stacked semiconductor device and method for manufacturing stacked semiconductor device |
| US9508629B2 (en) | 2011-07-12 | 2016-11-29 | Invensas Corporation | Memory module in a package |
| JP2014530507A (en)* | 2011-10-03 | 2014-11-17 | インヴェンサス・コーポレイション | Stub minimization using a dual set of signal terminals in the assembly without wire bonding to the package substrate |
| US10643977B2 (en) | 2011-10-03 | 2020-05-05 | Invensas Corporation | Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows |
| US10032752B2 (en) | 2011-10-03 | 2018-07-24 | Invensas Corporation | Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows |
| JP2015503214A (en)* | 2011-10-03 | 2015-01-29 | インヴェンサス・コーポレイション | Stub minimization using a dual set of signal terminals in the assembly without wire bonding to the package substrate |
| JP2014529202A (en)* | 2011-10-03 | 2014-10-30 | インヴェンサス・コーポレイション | Stub minimization using dual sets of terminals for wirebond assemblies without windows |
| US10692842B2 (en) | 2011-10-03 | 2020-06-23 | Invensas Corporation | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows |
| US9423824B2 (en) | 2011-10-03 | 2016-08-23 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
| JP2014529201A (en)* | 2011-10-03 | 2014-10-30 | インヴェンサス・コーポレイション | Stub minimization for multi-die wirebond assemblies with orthogonal windows |
| US9496243B2 (en) | 2011-10-03 | 2016-11-15 | Invensas Corporation | Microelectronic assembly with opposing microelectronic packages each having terminals with signal assignments that mirror each other with respect to a central axis |
| JP2016195269A (en)* | 2011-10-03 | 2016-11-17 | インヴェンサス・コーポレイション | Stub minimization using a dual set of signal terminals in the assembly without wire bonding to the package substrate |
| JP2014528648A (en)* | 2011-10-03 | 2014-10-27 | インヴェンサス・コーポレイション | Stub minimization using dual sets of terminals for wirebond assemblies without windows |
| US9515053B2 (en) | 2011-10-03 | 2016-12-06 | Invensas Corporation | Microelectronic packaging without wirebonds to package substrate having terminals with signal assignments that mirror each other with respect to a central axis |
| US9530458B2 (en) | 2011-10-03 | 2016-12-27 | Invensas Corporation | Stub minimization using duplicate sets of signal terminals |
| US9679838B2 (en) | 2011-10-03 | 2017-06-13 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
| US10090280B2 (en) | 2011-10-03 | 2018-10-02 | Invensas Corporation | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows |
| CN104919588A (en)* | 2012-08-27 | 2015-09-16 | 英闻萨斯有限公司 | Co-supported circuit panels and microelectronic packages |
| JP2015537368A (en)* | 2012-08-27 | 2015-12-24 | インヴェンサス・コーポレイション | Common support circuit panel and microelectronic package |
| US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
| US10026467B2 (en) | 2015-11-09 | 2018-07-17 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
| US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
| US9928883B2 (en) | 2016-05-06 | 2018-03-27 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
| US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
| Publication | Publication Date | Title |
|---|---|---|
| KR100276618B1 (en) | Memory modules | |
| US5513135A (en) | Synchronous memory packaged in single/dual in-line memory module and method of fabrication | |
| US8183688B2 (en) | Semiconductor device | |
| KR100268961B1 (en) | Semiconductor device, manufacturing method thereof and memory core chip and memory peripheral circuit chip | |
| US7848153B2 (en) | High speed memory architecture | |
| JPS6033311B2 (en) | Vertical semiconductor integrated circuit chip package | |
| US20030090879A1 (en) | Dual inline memory module | |
| US6278616B1 (en) | Modifying memory device organization in high density packages | |
| KR20040065176A (en) | Semiconductor device | |
| JP2001273755A (en) | Semiconductor device and semiconductor module | |
| JPH1187640A (en) | Semiconductor device and electronic device | |
| US4879631A (en) | Short-resistant decoupling capacitor system for semiconductor circuits | |
| US5059557A (en) | Method of electrically connecting integrated circuits by edge-insertion in grooved support members | |
| JPH07130788A (en) | Semiconductor integrated circuit device | |
| US6121681A (en) | Semiconductor device | |
| US4982264A (en) | High density integrated circuit package | |
| JP4754201B2 (en) | Semiconductor device | |
| JP3123338B2 (en) | Integrated circuit device | |
| JP2985479B2 (en) | Semiconductor memory and semiconductor memory module | |
| JP2865102B2 (en) | Multi-chip module | |
| CN212783438U (en) | Chip packaging structure | |
| JP2865103B2 (en) | Multi-chip semiconductor device | |
| JPS60220961A (en) | Semiconductor memory device | |
| JPH11177040A (en) | Semiconductor device | |
| JP2515755B2 (en) | Semiconductor device |
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:20041207 |