【０００１】[0001]
【発明の属する技術分野】本発明は、クロックの立ち上
がりエッジと立ち下がりエッジの双方でデータを取り込
むフリップフロップを用いてクロックの伝搬を行う回路
に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a circuit for propagating a clock using a flip-flop that takes in data at both a rising edge and a falling edge of the clock.
【０００２】[0002]
【従来の技術】クロックの立ち上がりエッジと立ち下が
りエッジの双方でデータを取り込むフリップフロップは
通常、ダブルエッジ・フリップフロップ（以下、ダブル
エッジF/F）と呼ばれる。ダブルエッジF/Fを用いると、
クロックの１周期中に２回データを取り込めるため、デ
ータの伝送効率がよく、例えば、クロック周波数を２分
の１にしても、通常のフリップフロップと同等のデータ
伝送を行うことができる。したがって、ダブルエッジF/
Fを用いれば、回路の消費電力を低減でき、半導体チッ
プ内のクロック線などにダブルエッジF/Fを用いる例が
提案されている。2. Description of the Related Art A flip-flop which takes in data at both a rising edge and a falling edge of a clock is usually called a double edge flip-flop (hereinafter, double edge F / F). With double edge F / F,
Since data can be taken twice during one cycle of the clock, data transmission efficiency is high. For example, even if the clock frequency is reduced to half, data transmission equivalent to that of a normal flip-flop can be performed. Therefore, double edge F /
If F is used, power consumption of a circuit can be reduced, and an example of using a double edge F / F for a clock line or the like in a semiconductor chip has been proposed.
【０００３】図８はダブルエッジF/Fを用いた従来のク
ロック伝搬回路の回路図である。図示のように、外部か
ら入力されたクロックＣＫは、回路の負荷に応じた段数
の入力バッファ１を通過した後、各ダブルエッジF/F２
のクロック端子に入力される。各ダブルエッジF/F２の
Ｑ出力端子は、不図示の論理回路等に接続される。FIG. 8 is a circuit diagram of a conventional clock propagation circuit using a double edge F / F. As shown in the figure, the clock CK input from the outside passes through the input buffers 1 of the number of stages corresponding to the load of the circuit, and then is supplied to each double edge F / F2.
Clock terminal. The Q output terminal of each double edge F / F2 is connected to a logic circuit (not shown) or the like.
【０００４】半導体チップ内には、クロックにより動作
するフリップフロップ等が多数設けられるため、クロッ
ク線の負荷の増大により所望の電気的特性が得られなく
なるおそれがある。このため、通常は、インバータやバ
ッファからなるクロック伝搬回路またはクロック・ツリ
ー回路を半導体チップ内に設けて、クロック線の負荷を
分散するのが一般的である。また、クロック伝搬回路や
クロック・ツリー回路内にダブルエッジF/Fを用いて消
費電力の低減を図る回路も提案されている。Since a large number of flip-flops and the like operated by a clock are provided in a semiconductor chip, a desired electrical characteristic may not be obtained due to an increase in load on a clock line. For this reason, it is common practice to provide a clock propagation circuit or a clock tree circuit including an inverter and a buffer in a semiconductor chip to distribute the load on the clock line. Further, a circuit has been proposed in which power consumption is reduced by using a double edge F / F in a clock propagation circuit or a clock tree circuit.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、クロッ
ク伝搬回路やクロック・ツリー回路内には、インバータ
やバッファが多数接続され、これらインバータやバッフ
ァをクロックが通過すると、クロックに遅れが生じる。
また、インバータやバッファは、信号がハイレベルから
ローレベルに変化する場合と、ローレベルからハイレベ
ルに変化する場合とで、伝搬遅延時間が異なる。したが
って、クロックをインバータやバッファに通すと、クロ
ックのハイレベル期間とローレベル期間の各長さが等し
くならないことが多い。However, a number of inverters and buffers are connected in the clock propagation circuit and the clock tree circuit, and when the clock passes through these inverters and buffers, the clock is delayed.
In addition, the inverter and the buffer have different propagation delay times when the signal changes from high level to low level and when the signal changes from low level to high level. Therefore, when a clock is passed through an inverter or a buffer, the lengths of the high-level period and the low-level period of the clock often do not become equal.
【０００６】また、ダブルエッジF/F２は、クロックの
立ち上がりエッジと立ち下がりエッジの双方でデータを
取り込むため、ハイレベル期間とローレベル期間のう
ち、短い方の期間の長さが、ダブルエッジF/F２の規格
を満たしていなければならない。すなわち、ダブルエッ
ジF/F２に入力可能なクロックの最高周波数は、クロッ
クのハイレベル期間とローレベル期間のうち、短い方の
期間の長さにより決まってしまう。Since the double edge F / F2 takes in data at both the rising edge and the falling edge of the clock, the shorter one of the high level period and the low level period has the double edge F / F2. Must meet the / F2 standard. That is, the maximum frequency of the clock that can be input to the double edge F / F2 is determined by the length of the shorter one of the high level period and the low level period of the clock.
【０００７】ところで、クロックを所望のタイミングで
一時的に止める回路は、一般にクロックゲーティング回
路と呼ばれている。図９は従来のクロックゲーティング
回路の一例を示す回路図である。図９の回路は、ANDゲ
ートＧ10の一方の入力端子にクロックＣＬＫを、他方の
入力端子にコントロール信号ＣＴＬをそれぞれ入力し、
双方の論理積を演算して出力するものである。A circuit for temporarily stopping a clock at a desired timing is generally called a clock gating circuit. FIG. 9 is a circuit diagram showing an example of a conventional clock gating circuit. The circuit of FIG. 9 inputs the clock CLK to one input terminal of the AND gate G10 and the control signal CTL to the other input terminal, respectively.
It calculates and outputs the logical product of both.
【０００８】図１０は図９の回路のタイミング図であ
る。図示のように、コントロール信号ＣＴＬがハイレベ
ルのときのみ、クロックが出力される。図９の回路の出
力ＯＵＴを、クロックの立ち上がりエッジのみでデータ
を取り込む通常のフリップフロップに入力すると、図１
０に示すエッジＥ１，Ｅ３，Ｅ５でデータが取り込まれ
る。一方、図９の回路の出力をダブルエッジF/Fに入力
すると、エッジＥ１〜Ｅ６でデータが取り込まれる。FIG. 10 is a timing chart of the circuit of FIG. As shown, the clock is output only when the control signal CTL is at a high level. When the output OUT of the circuit of FIG. 9 is input to a normal flip-flop that takes in data only at the rising edge of the clock, FIG.
Data is taken in at edges E1, E3, and E5 indicated by 0. On the other hand, when the output of the circuit of FIG. 9 is input to the double edge F / F, data is captured at edges E1 to E6.
【０００９】ところが、図９の回路は、クロックＣＫの
エッジの発生を確実に止めることはできない。例えば、
エッジＥ１〜Ｅ５でのみダブルエッジF/Fでデータの取
り込みを行いたい場合に、コントロール信号ＣＴＲを図
１０に示す波形ＣＴＬ′のようにしても、ANDゲートＧ1
0の出力は波形ＯＵＴ′のようになり、余計なエッジＥ
７が生成され、このエッジでデータが取り込まれてしま
う。However, the circuit shown in FIG. 9 cannot reliably stop the generation of the edge of the clock CK. For example,
When it is desired to take in data at the double edge F / F only at the edges E1 to E5, even if the control signal CTR has the waveform CTL 'shown in FIG.
The output of 0 becomes like the waveform OUT ', and the extra edge E
7 is generated, and data is taken in at this edge.
【００１０】このように、図９のANDゲートＧ10のよう
な論理ゲート素子を用いてクロックゲーティングを行う
と、クロックエッジの発生を確実に止めることができな
いことから、消費電力を思うように低減できないという
問題があった。As described above, when clock gating is performed using a logic gate element such as the AND gate G10 in FIG. 9, the occurrence of clock edges cannot be reliably stopped, so that power consumption can be reduced as desired. There was a problem that it was not possible.
【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、クロック周波数が高くても安
定動作が可能なクロック伝搬回路を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made in view of such a point, and an object of the present invention is to provide a clock propagation circuit which can operate stably even at a high clock frequency.
【００１２】また、本発明の他の目的は、所望の期間だ
け確実にクロックを止めることができるクロック伝搬回
路を提供することにある。Another object of the present invention is to provide a clock propagation circuit capable of stopping a clock reliably for a desired period.
【００１３】[0013]
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、クロックの立ち上がりエッ
ジと立ち下がりエッジとの双方でデータの取り込みを行
うダブルエッジ・フリップフロップを有するクロック伝
搬回路において、外部から入力されたクロックに基づい
て、ハイレベル期間とローレベル期間との長さが略等し
い分周クロックを生成する分周回路を備え、前記分周ク
ロックを前記ダブルエッジ・フリップフロップのクロッ
ク端子に入力するものである。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, a first aspect of the present invention is a clock having a double edge flip-flop for taking in data at both a rising edge and a falling edge of the clock. The propagation circuit further includes a frequency dividing circuit for generating a frequency-divided clock having substantially equal lengths of a high-level period and a low-level period based on a clock input from the outside, wherein the frequency-divided clock is generated by the double-edge flip-flop. Input to the clock terminal of the loop.
【００１４】請求項４の発明は、クロックの立ち上がり
エッジと立ち下がりエッジとの双方でデータの取り込み
を行うダブルエッジ・フリップフロップを有するクロッ
ク伝搬回路において、データ入力端子、このデータ入力
端子と同論理の信号を出力可能なＱ出力端子、このＱ出
力端子と反対の論理の信号を出力するＱバー出力端子、
および外部から入力されたクロックが印加されるクロッ
ク端子を有するフリップフロップと、外部から入力され
た制御信号の論理に応じて、前記フリップフロップの前
記Ｑ出力端子およびＱバー出力端子のいずれか一方を選
択して前記データ入力端子に入力する選択回路と、を備
え、前記Ｑ出力端子または前記Ｑバー出力端子を前記ダ
ブルエッジ・フリップフロップのクロック端子に接続す
るものである。According to a fourth aspect of the present invention, there is provided a clock propagation circuit having a double edge flip-flop for taking in data at both a rising edge and a falling edge of a clock, wherein the data input terminal has the same logic as the data input terminal. Q output terminal capable of outputting a signal of the same type, a Q bar output terminal outputting a signal of a logic opposite to the Q output terminal,
And a flip-flop having a clock terminal to which a clock input from the outside is applied, and one of the Q output terminal and the Q bar output terminal of the flip-flop according to the logic of a control signal input from the outside. A selection circuit for selecting and inputting the data to the data input terminal, wherein the Q output terminal or the Q bar output terminal is connected to a clock terminal of the double edge flip-flop.
【００１５】[0015]
【発明の実施の形態】以下、本発明に係るクロック伝搬
回路について、図面を参照しながら具体的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a clock propagation circuit according to the present invention will be specifically described with reference to the drawings.
【００１６】〔第１の実施形態〕図１は本発明に係るク
ロック伝搬回路の一実施形態の回路図である。なお、本
明細書では、図面で信号名の上にバーの付いた信号を、
信号名に「バー」という用語を追加して表現する。[First Embodiment] FIG. 1 is a circuit diagram of a clock propagation circuit according to an embodiment of the present invention. In this specification, a signal with a bar above a signal name in the drawing is referred to as a signal.
The term "bar" is added to the signal name.
【００１７】図１のクロック伝搬回路は、図８に示す従
来のクロック伝搬回路と同様に、入力バッファ１と、ク
ロックの立ち上がりエッジと立ち下がりエッジの双方で
データを取り込むダブルエッジF/F２とを有する。入力
バッファ１やダブルエッジF/F２は、回路負荷に応じた
数だけ設けられる。The clock propagation circuit of FIG. 1 has an input buffer 1 and a double edge F / F2 for taking in data at both the rising edge and the falling edge of the clock, similarly to the conventional clock propagation circuit shown in FIG. Have. The input buffer 1 and the double edge F / F2 are provided by the number corresponding to the circuit load.
【００１８】図１のクロック伝搬回路は、入力バッファ
１の出力を２分周する分周回路３を有する点に特徴があ
る。この分周回路３は、クロックＣＫの立ち上がりエッ
ジでのみデータを取り込む通常のフリップフロップ３を
用いて構成される。このフリップフロップ３のクロック
端子には入力バッファ１の最終段の出力ＣＬＫが入力さ
れ、Ｑ出力端子は各ダブルエッジF/Fのクロック端子に
接続されている。The clock propagation circuit of FIG. 1 is characterized in that it has a frequency dividing circuit 3 for dividing the output of the input buffer 1 by 2. This frequency dividing circuit 3 is configured using a normal flip-flop 3 that takes in data only at the rising edge of the clock CK. The clock terminal of the flip-flop 3 receives the output CLK of the last stage of the input buffer 1, and the Q output terminal is connected to the clock terminal of each double edge F / F.
【００１９】図２は図１のクロック伝搬回路の動作タイ
ミング図であり、以下、この図を用いて図１の回路の動
作を説明する。初段の入力バッファ１に入力されたクロ
ックＣＫは、縦続接続された入力バッファ１を順に通過
した後、フリップフロップ３のクロック端子に入力され
る。フリップフロップ３のＱバー出力はデータ入力Ｄ端
子に帰還されるため、フリップフロップ３のＱ出力端子
とＱバー出力端子からは、クロックＣＫの２倍の周期の
分周クロックCLK0，CLK0バーが出力される。この分周ク
ロックCLK0が各ダブルエッジF/F２のクロック端子に入
力される。FIG. 2 is an operation timing chart of the clock propagation circuit of FIG. 1. Hereinafter, the operation of the circuit of FIG. 1 will be described with reference to FIG. The clock CK input to the input buffer 1 at the first stage passes through the input buffers 1 connected in cascade, and is input to the clock terminal of the flip-flop 3. Since the Q bar output of the flip-flop 3 is fed back to the data input D terminal, frequency-divided clocks CLK0 and CLK0 bar having twice the cycle of the clock CK are output from the Q output terminal and the Q bar output terminal of the flip-flop 3. Is done. This divided clock CLK0 is input to the clock terminal of each double edge F / F2.
【００２０】図１のように、フリップフロップ３のＱバ
ー出力をデータ入力Ｄ端子に帰還させてクロックＣＬＫ
の分周を行うと、クロックＣＬＫを２分周できるだけで
なく、ハイレベル期間とローレベル期間の長さを略等し
くすることができる。したがって、ダブルエッジF/F２
の各クロック端子には、クロックＣＫと同じ周波数で、
かつデューティ比が略１のクロックCLK0が入力される。As shown in FIG. 1, the Q bar output of the flip-flop 3 is fed back to the data input D terminal to generate the clock CLK.
, Not only can the clock CLK be divided by two, but also the lengths of the high-level period and the low-level period can be made substantially equal. Therefore, double edge F / F2
At the same frequency as the clock CK,
A clock CLK0 having a duty ratio of about 1 is input.
【００２１】また、従来は、クロックのハイレベル期間
とローレベル期間のうち、短い方の期間の長さがダブル
エッジF/F２の規格を満たす必要があったが、図１の回
路では、ハイレベル期間とローレベル期間の長さがほぼ
同じであるため、その分、ダブルエッジF/F２に入力可
能なクロックの周波数を高くすることができ、従来より
も高速動作が可能になる。Conventionally, the shorter of the high-level period and the low-level period of the clock had to satisfy the double edge F / F2 standard. However, in the circuit of FIG. Since the lengths of the level period and the low level period are substantially the same, the frequency of the clock that can be input to the double edge F / F2 can be increased by that amount, and higher-speed operation can be performed than in the past.
【００２２】図３は図１のダブルエッジF/F２の内部構
成を示す回路図の一例である。図３のダブルエッジF/F
は、インバータＩＶ１〜ＩＶ９と、NMOSトランジスタＴ
Ｒ１〜ＴＲ４とを有する。クロックＣＬＫはインバータ
ＩＶ１，ＩＶ３に入力され、データＤはインバータＩＶ
４に入力される。インバータＩＶ４、トランジスタＴＲ
１，ＴＲ２およびインバータＩＶ８は縦続接続され、イ
ンバータＩＶ４，ＩＶ５、トランジスタＴＲ３，ＴＲ４
およびインバータＩＶ９は縦続接続されている。FIG. 3 is an example of a circuit diagram showing the internal configuration of the double edge F / F2 of FIG. Double edge F / F in Fig. 3
Are inverters IV1 to IV9 and an NMOS transistor T
R1 to TR4. Clock CLK is input to inverters IV1 and IV3, and data D is applied to inverter IV.
4 is input. Inverter IV4, transistor TR
1, TR2 and inverter IV8 are cascaded, and inverters IV4, IV5, transistors TR3, TR4
And inverter IV9 are cascaded.
【００２３】図４は図３のダブルエッジF/F２内部の動
作タイミング図であり、以下、この図を用いて図３のダ
ブルエッジF/F２内部の動作を説明する。図４の時刻Ｔ
１にクロックＣＬＫがハイレベルに変化すると、インバ
ータＩＶ１，ＩＶ２の伝搬遅延により、インバータＩＶ
２の出力ＣＫＹは時刻Ｔ２にハイレベルに変化し、イン
バータＩＶ３の出力ＣＫＸは時刻Ｔ３にローレベルに変
化する。また、時刻Ｔ５にクロックＣＬＫがローレベル
に変化すると、インバータＩＶ３の出力ＣＫＸは時刻Ｔ
６にハイレベルに変化し、インバータＩＶ２の出力ＣＫ
Ｙは時刻Ｔ７にローレベルに変化する。なお、図４のタ
イミング図では、簡略化のため、インバータＩＶ４〜Ｉ
Ｖ９の伝搬遅延時間は考慮に入れていない。FIG. 4 is an operation timing chart inside the double edge F / F2 of FIG. 3. Hereinafter, the operation inside the double edge F / F2 of FIG. 3 will be described with reference to FIG. Time T in FIG.
1 when the clock CLK changes to the high level, the propagation delay of the inverters IV1 and IV2 causes the inverter IV
The output CKY2 changes to high level at time T2, and the output CKX of the inverter IV3 changes to low level at time T3. Further, when the clock CLK changes to the low level at the time T5, the output CKX of the inverter IV3 becomes the time T5.
6, the output CK of the inverter IV2
Y changes to low level at time T7. In the timing chart of FIG. 4, for simplicity, inverters IV4 to IV4
The propagation delay time of V9 is not taken into account.
【００２４】トランジスタＴＲ１，ＴＲ３は、インバー
タＩＶ３の出力がハイレベルの間だけオンし、トランジ
スタＴＲ２，ＴＲ４は、インバータＩＶ２の出力がハイ
レベルの間だけオンする。すなわち、クロックＣＬＫが
ローレベルの間は、トランジスタＴＲ１，ＴＲ２の間の
ノードａは入力データＤの論理に応じて変化し、クロッ
クＣＬＫがハイレベルになると、ノードａはクロックＣ
ＬＫがハイレベルになる直前のデータ入力端子Ｄの反転
論理を保持する。The transistors TR1 and TR3 turn on only while the output of the inverter IV3 is at a high level, and the transistors TR2 and TR4 turn on only while the output of the inverter IV2 is at a high level. That is, while the clock CLK is at the low level, the node a between the transistors TR1 and TR2 changes according to the logic of the input data D, and when the clock CLK goes to the high level, the node a becomes the clock C
It holds the inverted logic of the data input terminal D immediately before LK goes high.
【００２５】また、インバータＩＶ２の出力がハイレベ
ルの間は、データ出力端子Ｑはノードａの反転論理を出
力する。したがって、時刻Ｔ０にデータＤが入力された
場合には、ノードａは時刻Ｔ０〜Ｔ６までデータＤ１を
出力し、Ｑ出力端子は時刻Ｔ２〜Ｔ７までの間、データ
Ｄ１を出力する。以下、同様に、クロックＣＬＫの立ち
上がりエッジと立ち下がりエッジの双方でデータＤ１〜
Ｄ６を順に取り込む。なお、ダブルエッジF/F２の内部
構成は、図３に示したものに限定されず、例えば、NMOS
トランジスタＴＲ１〜ＴＲ４の代わりに、PMOSトランジ
スタを用いて構成してもよい。While the output of the inverter IV2 is at the high level, the data output terminal Q outputs the inverted logic of the node a. Therefore, when data D is input at time T0, node a outputs data D1 from time T0 to T6, and the Q output terminal outputs data D1 from time T2 to T7. Hereinafter, similarly, data D1 to D1 are output at both the rising edge and the falling edge of clock CLK.
D6 is taken in order. Note that the internal configuration of the double edge F / F2 is not limited to that shown in FIG.
Instead of the transistors TR1 to TR4, a PMOS transistor may be used.
【００２６】このように、第１の実施形態では、入力バ
ッファ１を通過したクロックＣＬＫをダブルエッジF/F
２に供給する前に、いったん図１のフリップフロップ３
で分周するようにしたため、分周クロックCLK0のハイレ
ベル期間とローレベル期間の長さを略等しくすることが
できる。したがって、プロセスの変動による動作周波数
のばらつきを従来よりも少なくすることができ、回路の
動作速度を向上できる。As described above, in the first embodiment, the clock CLK that has passed through the input buffer 1 is supplied to the double edge F / F
2 before supplying them to the flip-flop 3 in FIG.
Therefore, the lengths of the high-level period and the low-level period of the divided clock CLK0 can be made substantially equal. Therefore, variation in the operating frequency due to process variation can be reduced as compared with the conventional case, and the operating speed of the circuit can be improved.
【００２７】また、クロック伝搬回路内にダブルエッジ
F/F２を設ける点では従来と変わらないため、従来と同
様に、低消費電力型のクロック伝搬回路を構成できる。Further, a double edge is included in the clock propagation circuit.
Since the provision of the F / F 2 is not different from the conventional one, a low power consumption type clock propagation circuit can be configured similarly to the conventional one.
【００２８】〔第２の実施形態〕以下に説明する第２の
実施形態は、ダブルエッジF/F２を用いたクロック伝搬
回路内でクロック・ゲーティングを行うものである。[Second Embodiment] In a second embodiment described below, clock gating is performed in a clock propagation circuit using a double edge F / F2.
【００２９】図５はクロック伝搬回路の第２の実施形態
の回路図である。図５の回路は、立ち上がりエッジでの
みデータを取り込むフリップフロップ４と、外部からの
制御信号CLKENに基づいて信号の選択を行うマルチプレ
クサ５とを有する。マルチプレクサ５は、制御信号CLKE
Nの論理に応じて、フリップフロップ４のＱ出力とＱバ
ー出力のいずれか一方を選択する。マルチプレクサ５に
より選択された信号は、フリップフロップ４のデータ入
力Ｄ端子に入力される。また、フリップフロップ４のＱ
出力は、各ダブルエッジF/F２のクロック端子に入力さ
れる。FIG. 5 is a circuit diagram of a second embodiment of the clock propagation circuit. The circuit shown in FIG. 5 includes a flip-flop 4 that takes in data only at a rising edge, and a multiplexer 5 that selects a signal based on an external control signal CLKEN. The multiplexer 5 controls the control signal CLKE
One of the Q output and the Q bar output of the flip-flop 4 is selected according to the logic of N. The signal selected by the multiplexer 5 is input to the data input D terminal of the flip-flop 4. The Q of the flip-flop 4
The output is input to the clock terminal of each double edge F / F2.
【００３０】図６は図５の回路の動作タイミング図であ
る。図示のように、マルチプレクサ５は、制御信号CLKE
Nがハイレベルのときには、フリップフロップ４のＱバ
ー出力をフリップフロップ４のデータ入力Ｄ端子に入力
する。したがって、フリップフロップ４のＱ出力端子か
らは、クロックＣＬＫを２分周した分周クロックCLK0が
出力される。FIG. 6 is an operation timing chart of the circuit of FIG. As shown, the multiplexer 5 controls the control signal CLKE.
When N is at the high level, the Q bar output of the flip-flop 4 is input to the data input D terminal of the flip-flop 4. Therefore, a frequency-divided clock CLK0 obtained by dividing the clock CLK by 2 is output from the Q output terminal of the flip-flop 4.
【００３１】一方、制御信号CLKENがローレベルのとき
には、マルチプレクサ５はフリップフロップ４のＱ出力
をフリップフロップ４のデータ入力Ｄ端子に入力する。
したがって、フリップフロップ４のＱ出力端子の論理レ
ベルは固定される。On the other hand, when the control signal CLKEN is at a low level, the multiplexer 5 inputs the Q output of the flip-flop 4 to the data input D terminal of the flip-flop 4.
Therefore, the logic level of the Q output terminal of the flip-flop 4 is fixed.
【００３２】このように、第２の実施形態では、制御信
号CLKENの論理に応じて、フリップフロップ４のＱ出力
とＱバー出力のいずれか一方を選択してフリップフロッ
プ４のデータ入力Ｄ端子に入力するため、制御信号CLKE
Nが所定の論理のときだけ、フリップフロップ４から分
周クロックCLK0が出力され、ANDゲートのような論理ゲ
ート素子を用いることなく、クロック・ゲーティングを
行うことができる。As described above, in the second embodiment, one of the Q output and the Q bar output of the flip-flop 4 is selected according to the logic of the control signal CLKEN, and the data is input to the data input D terminal of the flip-flop 4. Control signal CLKE
Only when N has a predetermined logic, the divided clock CLK0 is output from the flip-flop 4, and clock gating can be performed without using a logic gate element such as an AND gate.
【００３３】これに対して、図９に示す従来の回路のよ
うに、論理ゲート素子を用いてクロック・ゲーティング
を行う場合には、立ち上がりエッジや立ち下がりエッジ
を選択的に遅らせることはできないので、ダブルエッジ
F/Fのクロックゲーティングには使用できない。On the other hand, when clock gating is performed using a logic gate element as in the conventional circuit shown in FIG. 9, the rising edge or the falling edge cannot be selectively delayed. , Double edge
Cannot be used for F / F clock gating.
【００３４】〔第３の実施形態〕以下に説明する第３の
実施形態は、図５のフリップフロップの代わりにダブル
エッジF/Fを用いるものである。[Third Embodiment] A third embodiment described below uses a double edge F / F instead of the flip-flop of FIG.
【００３５】図７は第３の実施形態の動作タイミング図
である。なお、第３の実施形態は、図５のフリップフロ
ップ４をダブルエッジF/Fに変更する以外は図５の回路
と同じであるため、回路図を省略する。FIG. 7 is an operation timing chart of the third embodiment. Note that the third embodiment is the same as the circuit in FIG. 5 except that the flip-flop 4 in FIG. 5 is changed to a double edge F / F, so that the circuit diagram is omitted.
【００３６】第３の実施形態は、ダブルエッジF/Fを用
いてクロック・ゲーティングを行うため、図６，７を比
較すればわかるように、後段のダブルエッジF/F２に供
給するクロック周波数を第２の実施形態と同じにするた
めには、外部から入力されるクロックＣＬＫの周波数が
第２の実施形態の２分の１でよく、その分、第２の実施
形態よりも消費電力を低減できる。また、高速クロック
が不要になるため、ノイズ低減が図れる。したがって、
第３の実施形態は、低消費電力型のＬＳＩなど、消費電
力に対する制限が厳しい回路ブロックに向く。In the third embodiment, since clock gating is performed using the double edge F / F, the clock frequency supplied to the subsequent double edge F / F2 can be understood by comparing FIGS. Is the same as that of the second embodiment, the frequency of the clock CLK input from the outside may be ２ of that of the second embodiment, and the power consumption may be accordingly reduced compared to the second embodiment. Can be reduced. Further, since a high-speed clock is not required, noise can be reduced. Therefore,
The third embodiment is suitable for a circuit block with strict restrictions on power consumption, such as a low power consumption LSI.
【００３７】上述した第１〜第３の実施形態のクロック
伝搬回路は、半導体チップ上に形成してもよいが、ディ
スクリート部品を用いてプリント配線板上に構成しても
よい。The clock propagation circuits of the first to third embodiments described above may be formed on a semiconductor chip, or may be formed on a printed wiring board using discrete components.
【００３８】上述した実施形態では、Ｄ型のフリップフ
ロップを用いる例を説明したが、Ｄ型以外の各種のフリ
ップフロップ、例えばＪＫフリップフロップ等を用いて
もよい。In the above-described embodiment, an example in which a D-type flip-flop is used has been described. However, various types of flip-flops other than the D-type flip-flop, such as a JK flip-flop, may be used.
【００３９】また、図５のマルチプレクサ５の回路構成
も、図示したものに限定されず、例えば、トランジスタ
で構成したり、論理ゲート素子を組み合わせて構成して
もよい。The circuit configuration of the multiplexer 5 shown in FIG. 5 is not limited to the illustrated one, but may be, for example, a transistor or a combination of logic gate elements.
【００４０】また、図１や図５では、セット端子やリセ
ット端子を持たないフリップフロップを用いる例を説明
したが、セット端子やリセット端子を有するフリップフ
ロップを用いて回路を構成してもよい。また、図１の回
路の入力バッファ１は、論理を反転しないバッファだけ
でなく、論理を反転するインバータを用いて構成しても
よい。Although FIGS. 1 and 5 show an example in which a flip-flop having no set terminal or reset terminal is used, a circuit may be configured using a flip-flop having a set terminal or reset terminal. The input buffer 1 of the circuit of FIG. 1 may be configured using not only a buffer that does not invert the logic but also an inverter that inverts the logic.
【００４１】[0041]
【発明の効果】以上詳細に説明したように、本発明によ
れば、外部から入力されたクロックをダブルエッジ・フ
リップフロップに供給する前に分周回路に入力し、ハイ
レベル期間とローレベル期間の各長さを略等しくするた
め、従来よりも高速のクロックでダブルエッジ・フリッ
プフロップを駆動でき、回路全体の動作速度を向上でき
る。As described above in detail, according to the present invention, an externally input clock is input to a frequency dividing circuit before being supplied to a double edge flip-flop, and a high level period and a low level period are supplied. Are made substantially equal, the double-edge flip-flop can be driven by a clock faster than in the past, and the operating speed of the entire circuit can be improved.
【００４２】また、フリップフロップのデータ入力端子
に選択回路を接続し、制御信号の論理により、Ｑ出力端
子とＱバー出力端子のいずれかを選択回路で選択するよ
うにしたため、ダブルエッジF/Fのクロック端子に供給
されるクロックを所望の期間だけ確実に止めることがで
き、クロック線の消費電力を意図通りに低減できる。Further, since a selection circuit is connected to the data input terminal of the flip-flop, and either the Q output terminal or the Q bar output terminal is selected by the selection circuit according to the logic of the control signal, the double edge F / F Can be reliably stopped for a desired period of time, and the power consumption of the clock line can be reduced as intended.
【図１】本発明に係るクロック伝搬回路の一実施形態の
回路図。FIG. 1 is a circuit diagram of an embodiment of a clock propagation circuit according to the present invention.
【図２】図１のクロック伝搬回路の動作タイミング図。FIG. 2 is an operation timing chart of the clock propagation circuit of FIG. 1;
【図３】図１のダブルエッジF/Fの内部構成を示す回路
図。FIG. 3 is a circuit diagram showing an internal configuration of a double edge F / F in FIG. 1;
【図４】図３のダブルエッジF/F内部の動作タイミング
図。FIG. 4 is an operation timing diagram inside the double edge F / F of FIG. 3;
【図５】クロック伝搬回路の第２の実施形態の回路図。FIG. 5 is a circuit diagram of a second embodiment of a clock propagation circuit.
【図６】図５の回路の動作タイミング図FIG. 6 is an operation timing chart of the circuit of FIG. 5;
【図７】第３の実施形態の動作タイミング図FIG. 7 is an operation timing chart of the third embodiment.
【図８】ダブルエッジF/Fを用いた従来のクロック伝搬
回路の回路図FIG. 8 is a circuit diagram of a conventional clock propagation circuit using a double edge F / F.
【図９】従来のクロックゲーティング回路の一例を示す
回路図。FIG. 9 is a circuit diagram showing an example of a conventional clock gating circuit.
【図１０】図９の回路のタイミング図。FIG. 10 is a timing chart of the circuit of FIG. 9;
１ 入力バッファ ２ ダブルエッジF/F ３，４ フリップフロップ（分周回路） ５ マルチプレクサ Reference Signs List 1 input buffer 2 double edge F / F 3, 4 flip-flop (frequency divider) 5 multiplexer
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125716AJPH11327680A (en) | 1998-05-08 | 1998-05-08 | Clock propagation circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125716AJPH11327680A (en) | 1998-05-08 | 1998-05-08 | Clock propagation circuit |
| Publication Number | Publication Date |
|---|---|
| JPH11327680Atrue JPH11327680A (en) | 1999-11-26 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10125716AAbandonedJPH11327680A (en) | 1998-05-08 | 1998-05-08 | Clock propagation circuit |
| Country | Link |
|---|---|
| JP (1) | JPH11327680A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008061169A (en)* | 2006-09-04 | 2008-03-13 | Toshiba Microelectronics Corp | Electronic circuit |
| JP2008085518A (en)* | 2006-09-27 | 2008-04-10 | Sony Corp | Semiconductor integrated circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008061169A (en)* | 2006-09-04 | 2008-03-13 | Toshiba Microelectronics Corp | Electronic circuit |
| JP2008085518A (en)* | 2006-09-27 | 2008-04-10 | Sony Corp | Semiconductor integrated circuit |
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