【０００１】[0001]
【発明の属する分野】本発明は、フローティングゲート
トランジスタ技術に基づく集積回路メモリデバイスに関
し、特にフローティングゲートメモリアレイのプログラ
ム中にビットラインとワードラインのストレスばかりで
なく、プログラム電流の要求性能を減少する方法に関す
るFIELD OF THE INVENTION The present invention relates to integrated circuit memory devices based on floating gate transistor technology, and more particularly to reducing the performance requirements of program currents as well as bit line and word line stresses during programming of a floating gate memory array. About the method
【０００２】[0002]
【関連技術】フラッシュメモリは、フローティングゲー
トトランジスタに基づいた不揮発性の記憶集積回路の成
長クラスである。フラッシュデバイスにおけるメモリセ
ルは、フローティングゲートをチャージしたり、ディス
チャージすることによって、データがセルに記憶され
る、所謂フローティングゲートトランジスタを用いて形
成される。フローティングゲートは、導電性材料、特に
ポリシリコンであって、酸化物、或いは他の絶縁材料の
薄い層によってトランジスタのチャネルから絶縁され、
また絶縁材料の第２の層によってトランジスタの制御ゲ
ートから絶縁されている。フローティングゲートメモリ
セルにデータを記憶するために、フローティングゲート
はファウラ−ノードハイム(Fowler-Nordheim) のトンネ
ルメカニズム、即ち熱い電子注入メカニズムを用いてチ
ャージ或いはディスチャージされる。ファウラ−ノード
ハイムのトンネルメカニズムは、デバイスのゲートおよ
びソース又はドレイン間に大きな正の（又は負の）電圧
を確立することによって実行される。これにより、電子
は、薄い絶縁体を介してフローティングゲートに（又は
フローティングゲートから）注入される。熱い電子の注
入メカニズムは雪崩プロセスに基づいている。熱い電子
の注入は、電位を与えることによてもたらされ、薄い絶
縁体を横切ってフローティングゲートに注入される、セ
ルのチャネルに高いエネルギーの電子を誘導する。熱い
電子の注入をもたらすために、制御ゲート上の正の電位
と共にデバイスのソースとドレインを横切って電位が印
加される。制御ゲート上の正電位は、デバイスのチャネ
ルにおける電流からフローティングゲートへ電子を引き
つけようとする。フローティングゲートのチャージおよ
びディスチャージの作用は、セルの大きなアレイにわた
って制御するのは困難である。従って、セルのあるもの
は、同じデバイスの他のものより速くプログラムする。
与えられたプログラム動作において、動作に従うべき全
てのセルは、フローティングゲートに蓄くわえられた同
量の電荷と清算しない。チップの製造業者は、３ボルト
或いはそれ以下の非プログラミング電源電圧で動作する
ように、フローティングゲートメモリセルのアレイを設
計を始めたので、全てのフローティングゲートセルがほ
ぼ同量の電荷を蓄積することは限界になる。従って、ア
レイは読み取り電圧のスレッショルドの狭いバンドにお
いて動作することができる。2. Related Art Flash memory is a growing class of non-volatile storage integrated circuits based on floating gate transistors. A memory cell in a flash device is formed using a so-called floating gate transistor in which data is stored in a cell by charging or discharging a floating gate. The floating gate is a conductive material, particularly polysilicon, insulated from the transistor channel by a thin layer of oxide or other insulating material;
It is insulated from the control gate of the transistor by a second layer of insulating material. To store data in a floating gate memory cell, the floating gate is charged or discharged using a Fowler-Nordheim tunneling mechanism, a hot electron injection mechanism. The Fowler-Nordheim tunneling mechanism is implemented by establishing a large positive (or negative) voltage between the gate and the source or drain of the device. Thereby, electrons are injected into (or from) the floating gate through the thin insulator. The hot electron injection mechanism is based on the avalanche process. The injection of hot electrons is effected by the application of an electrical potential and induces high energy electrons into the cell's channel that are injected into the floating gate across the thin insulator. A potential is applied across the source and drain of the device with a positive potential on the control gate to effect hot electron injection. The positive potential on the control gate attempts to attract electrons from the current in the device channel to the floating gate. The effects of floating gate charging and discharging are difficult to control over large arrays of cells. Thus, some of the cells program faster than others of the same device.
In a given program operation, all cells that are to follow the operation do not settle with the same amount of charge stored on the floating gate. Chip manufacturers have begun to design arrays of floating gate memory cells to operate with non-programming supply voltages of 3 volts or less, so that all floating gate cells store approximately the same amount of charge. Becomes the limit. Thus, the array can operate in a narrow band of read voltage thresholds.
【０００３】プログラム検証シーケンスは、メモリが正
確にプログラムされることを有効に保証するために開発
された。プログラム検証動作は、フローティングゲート
メモリアレイに蓄積されたデータを所定のデータと比較
するステップに基づかれる。これは、一般に、ワードツ
ーワードベースで行われる。もし、失敗が検証シーケン
スにおいて検出されたら、プログラム動作は再試行され
る。プログラムの再試行は、一般に先行技術のデバイス
ではワード・バイ・ワードベースで行われる。結果とし
て、唯一の失敗ビットを有するワードにおいてうまくプ
ログラムされたビットはプログラムサイクルに繰り返し
従う。これは過剰プログラムミングとセルの失敗を生じ
る。この問題の１つの解決策は、所謂ページモードデバ
イスを用いることである。ページモードデバイスにおい
て、ページバッファはメモリアレイと関連する。このバ
ッファは、メモリアレイにおける各ビットライン用の単
一ビットラッチを有する。アレイをプログラムするため
に、ページバッファは、一度にデータの１バイト（又は
一度に１ワード）をページバッファへ転送することによ
ってプログラムされるべきデータで先ずロードされる。
全てのページは、ビットラッチの内容を用いて、並列に
アレイにプログラムされる。検証手続きは、アレイに連
続的にプログラムされるページバッファにおける全ての
ビットを自動的にクリアする。その後ページバッファ
は、一度にデータの１バイト（又は一度に１ワード）を
読み取って、全てのビットがクリアされていることを確
認し、それにより、成功したプログラム動作を示す。例
えば、Tanaka外による“High-Speed Programming and P
rogram-Verify Methods Suitable for Low-Voltage Fla
sh Memories", Symposium on VLSI Circuits, Digest o
f Technical Paper, 1994, pp. 64-62. を参照された
い。[0003] Program verification sequences have been developed to effectively ensure that the memory is programmed correctly. The program verification operation is based on comparing data stored in the floating gate memory array with predetermined data. This is generally done on a word-to-word basis. If a failure is detected in the verification sequence, the program operation will be retried. Program retries are generally performed on a word-by-word basis in prior art devices. As a result, a well programmed bit in a word having only one failed bit will repeatedly follow the program cycle. This results in over-programming and cell failure. One solution to this problem is to use a so-called page mode device. In page mode devices, a page buffer is associated with a memory array. This buffer has a single bit latch for each bit line in the memory array. To program the array, the page buffer is first loaded with the data to be programmed by transferring one byte (or one word at a time) of data to the page buffer at a time.
All pages are programmed into the array in parallel using the contents of the bit latches. The verification procedure automatically clears all bits in the page buffer that are continuously programmed into the array. The page buffer then reads one byte (or one word at a time) of the data at a time to ensure that all bits are clear, thereby indicating a successful program operation. For example, “High-Speed Programming and P” by Tanaka et al.
rogram-Verify Methods Suitable for Low-Voltage Fla
sh Memories ", Symposium on VLSI Circuits, Digest o
f See Technical Paper, 1994, pp. 64-62.
【０００４】フローティングゲートアレイをプログラム
する方法における他の問題は、充分なプログラミング電
流源を与えることである。もし、大量のフローティング
ゲートセルが同時にプログラムされるなら、大量の電流
が必要である。例えば、１６ビットワードにおける全て
のフローティングゲートメモリセルが同時にプログラム
され、各セルがプログラム中に２５０μＡの電流を必要
とするなら、全１６ビットワードは４ｍＡのプログラミ
ング電流を必要とするであろう。もし、外部電源がプロ
グラミング電流を与えるために利用されるなら、これは
問題でない。しかし、もし、オンチップポンピング回路
がプログラミング電流を与えるために用いられるなら、
オンチップポンピング回路は、この要求に合致するため
に充分大きくなければならず、結果的に大量のシリコン
領域を占めるであろう。Another problem in how to program a floating gate array is to provide sufficient programming current sources. If a large number of floating gate cells are programmed simultaneously, a large amount of current is required. For example, if all floating gate memory cells in a 16-bit word are programmed simultaneously and each cell requires 250 μA of current during programming, then a full 16-bit word will require 4 mA of programming current. This is not a problem if an external power supply is used to provide the programming current. However, if an on-chip pumping circuit is used to provide the programming current,
On-chip pumping circuits must be large enough to meet this requirement and will consequently occupy a large amount of silicon area.
【０００５】一つの先行技術は、フローティングゲート
メモリのワードの個々のバイトが個々にプログラムされ
るようにしている。Talreja 外による米国特許第 5,31
3,535, Gate/Souce Disturbed Protection for 16-Bit
EEPROM Memory Arrayを参照されたい。しかし、この発
明は、プログラミング電流を減少するという目的を達成
していない。この発明は、バイトが個々にプログラムさ
れるようにしているけれども、この発明は、全てのワー
ドが一度にプログラムされるようにもなっており、それ
により大きな量のプログラミング電流を必要とし、その
結果大きなオンチップ電荷ポンプを必要とする。更に、
この発明は、プログラミングのためのバイトにワードを
自動的に分割しない；明らかなバイトプログラミング命
令が一度に一回バイトをプログラムするために用いられ
なければならない。最後に、この発明は、大量のオンチ
ップの実際の面積を消費する多重ワードラインデコーダ
ー（各バイトに対して１つ）を用いる。One prior art technique allows individual bytes of a word in a floating gate memory to be individually programmed. U.S. Patent No. 5,31 to Talreja
3,535, Gate / Souce Disturbed Protection for 16-Bit
See EEPROM Memory Array. However, the present invention does not achieve the purpose of reducing the programming current. Although the invention allows the bytes to be programmed individually, the invention also provides that all words are programmed at once, thereby requiring a large amount of programming current and consequently Requires a large on-chip charge pump. Furthermore,
The present invention does not automatically split words into bytes for programming; explicit byte programming instructions must be used to program the bytes one at a time. Finally, the present invention uses a multiple word line decoder (one for each byte) that consumes a large amount of on-chip real area.
【０００６】必要なものは、プログラム検証を失敗する
これらのビットのみを再プログラムし、プログラム検証
をパスするセルのゲートやドレインに重きを置かないフ
ローティングゲートメモリセルのアレイ用のプログラミ
ングシステムである。更に、必要なものは、プログラミ
ング電流要件を減少するフローティングゲートアレイを
プログラムするシステムであり、それにより、プログラ
ミング電流を発生するために小さなオンチップポンピン
グ回路を用いることを可能にする。What is needed is a programming system for an array of floating gate memory cells that reprograms only those bits that fail program verification and places no weight on the gates and drains of cells that pass program verification. Further, what is needed is a system for programming a floating gate array that reduces programming current requirements, thereby allowing the use of small on-chip pumping circuits to generate the programming current.
【０００７】[0007]
【発明の概要】本発明は、プログラミング電流の要求性
能を減少し、更に再プログラミング動作中にワードライ
ンとビットラインのストレスを減少するフローティング
ゲートセルのアレイをプログラムするための方法および
装置を提供する。本発明は、プログラムされるべきワー
ドを複数のサブワードに自動的に分割し、一度にこれら
のサブワードをプログラムすることによって動作する。
更に、本発明は、（１）アドレッシングメカニズムでメ
モリのアドレスされたワードを選択し、（２）一度にメ
モリの１つのサブワードのアドレスされたワードを自動
的にプログラムし、（３）メモリのアドレスされたワー
ドにおける各サブワードのプログラミングを検証し、検
証動作は各サブワードにおける個々のビットのプログラ
ミングを検証するステップを含み、（４）アドレスされ
たワードないでプログラムするのを失敗するこれらのサ
ブワードのみを自動的に再プログラムし、このプログラ
ミングは一度に１つのサブワードを生じ、且つプログラ
ムするのを失敗したこれらのビットのみが再プログラム
されることによって動作する。SUMMARY OF THE INVENTION The present invention provides a method and apparatus for programming an array of floating gate cells that reduces the required performance of the programming current and further reduces word line and bit line stress during reprogramming operations. . The present invention operates by automatically dividing the word to be programmed into a plurality of subwords and programming these subwords at a time.
Further, the present invention provides for (1) selecting an addressed word of memory with an addressing mechanism, (2) automatically programming the addressed word of one sub-word of memory at a time, and (3) addressing of memory. Verifying the programming of each subword in the addressed word, the verifying operation includes verifying the programming of the individual bits in each subword, and (4) removing only those subwords that fail to program without the addressed word. Automatically reprogramming, this programming works by producing only one subword at a time and reprogramming only those bits that failed to program.
【０００８】本発明は多くの利点を有する。第１に、メ
モリの１つのサブワードのみが一度にプログラムされる
ので、プログラミング電流が減少する。第２に、本発明
は、うまくプログラムされたサブワードは再プログラム
されないので、殆どワードラインのストレスを生じな
い。最後に、プログラムするのに失敗したこれらのビッ
トのみが再プログラムされ、うまくプログラムされたビ
ットは再プログラムされないので、ビットラインのスト
レスは減少する。個々のビットの選択性の再プログラミ
ングは、データバス上の各ビットラインに対して特別な
列ドライバーを与えることによって達成される。個々の
サブワード内の個々のサブワードとビットがプログラミ
ングと再プログラミングのために選択されるのを可能に
し、これらの特別なドライバーは、サブワードとビット
のイネーブル信号によってイネーブルされる。本発明の
１つの実施形態は、フラッグのセットを含み、データバ
スにおける各ビットのための１つが特別のビットがうま
くプログラムされたか否かを示す。[0008] The present invention has many advantages. First, programming current is reduced because only one subword of the memory is programmed at a time. Second, the present invention results in little word line stress because well programmed sub-words are not re-programmed. Finally, bit line stress is reduced because only those bits that failed to be programmed are reprogrammed, and those bits that were successfully programmed are not reprogrammed. Reprogramming the selectivity of individual bits is achieved by providing a special column driver for each bit line on the data bus. Allows individual subwords and bits within individual subwords to be selected for programming and reprogramming, and these special drivers are enabled by subword and bit enable signals. One embodiment of the invention includes a set of flags, one for each bit on the data bus, indicating whether a particular bit was successfully programmed.
【０００９】本発明は、また各サブワード内でワードラ
インドライバーを動かすために各サブワードのための分
離したバイレベルの電源を使用する。これらのバイレベ
ルの電源は、プログラミング電圧を選択されたワード
に、また非プログラミング電圧を他のサブワードに与え
る。本発明は、更に、プログラミングパワーのオフチッ
プ電源が利用可能なとき、サブワードの一度のプログラ
ミングをティスエーブルする外部のプログラミングパワ
ーバイパスモードを有している。この方法で、オフチッ
プのプログラミング電流源が利用可能なとき、速い、ワ
ードの一度に行うプログラミング動作を実行することが
できる。もし、そうでないなら、プログラミング電流を
減少するためにサブワードの一度に行うプログラミング
を用いることができる。The present invention also uses a separate bi-level power supply for each sub-word to operate the word line driver within each sub-word. These bi-level power supplies provide programming voltages to selected words and non-programming voltages to other sub-words. The present invention further has an external programming power bypass mode that disables once programming of the sub-word when an off-chip power supply of programming power is available. In this manner, fast, word-at-a-time programming operations can be performed when an off-chip programming current source is available. If not, one-time programming of sub-words can be used to reduce programming current.
【００１０】本発明は、多くの利点を有する。（１）プ
ログラミング電流を発生するために小さなオンチップポ
ンピング回路を使用することができるので、フローティ
ングゲートメモリセルのアレイによって占められるシリ
コン領域の量を減少することを可能にする。（２）複数
の行デコーダーを用いることによってバイトの一度のプ
ログラミングを与える従来技術と異なって、本発明は、
ワードラインにエネルギーを供給するために複数のバイ
レベル電源に結合された単一の行デコーダーを用いる。
（３）ビットラインの妨害条件は、プログラムするのを
失敗したこれらのビットのみを再プログラムすることに
よって減少される。（４）ワードラインの妨害条件は、
プログラムするのを失敗したこれらのサブワードのみを
再プログラムすることによって減少される。（５）最後
に、ページモードプログラミングシステムと異なって、
大きなページバッファ構造と大量のプログラミング電流
を必要としない。The present invention has many advantages. (1) It allows to reduce the amount of silicon area occupied by the array of floating gate memory cells, since a small on-chip pumping circuit can be used to generate the programming current. (2) Unlike the prior art, which provides one-time programming of bytes by using multiple row decoders, the present invention provides:
It uses a single row decoder coupled to multiple bi-level power supplies to supply energy to the word lines.
(3) Bit line disturbance conditions are reduced by reprogramming only those bits that failed to program. (4) Word line disturbance conditions are:
It is reduced by reprogramming only those subwords that failed to program. (5) Finally, unlike the page mode programming system,
Does not require a large page buffer structure and a large amount of programming current.
【００１１】[0011]
【実施の形態】以下の説明は、この分野の通常の知識を
有するものが本発明を作り、使用することができるよう
になされ、特定の応用およびその要件のコンテキストに
おいて行われる。好適な実施形態に対するいろいろな変
形は、当業者に容易に明らかになるであろう。ここで定
義された一般原理は、本発明の精神および範囲から逸脱
することなく他の実施形態および応用に適用されること
ができる。従って、本発明は、ここに示された実施形態
に限定されることを意図したものでないが、ここに開示
された原理および特徴に合致する広い範囲に与えられる
べきである。図１は、本発明の実施形態によるフローテ
ィングゲートメモリセルのアレイをプログラムするため
のシステムの主な機能的要素のブロック図である。図１
において、フローティングゲートメモリセルのアレイ
は、２つの部分、即ち２バイト（或いは１６ビット）メ
モリアレイを共に含むロー・バイト・メモリ・アレイ(L
ow Byte Memory Array) １００とハイ・バイト・メモリ
・アレイ(High Byte Memory Array)１０２に分割され
る。DETAILED DESCRIPTION The following description is provided to enable one of ordinary skill in the art to make and use the invention and is provided in the context of a particular application and its requirements. Various modifications to the preferred embodiment will be readily apparent to those skilled in the art. The general principles defined herein can be applied to other embodiments and applications without departing from the spirit and scope of the present invention. Thus, the present invention is not intended to be limited to the embodiments shown, but is to be accorded the widest scope consistent with the principles and features disclosed herein. FIG. 1 is a block diagram of the main functional elements of a system for programming an array of floating gate memory cells according to an embodiment of the present invention. FIG.
An array of floating gate memory cells comprises a low byte memory array (L) that includes both parts, a two byte (or 16 bit) memory array.
ow Byte Memory Array 100 and a High Byte Memory Array 102.
【００１２】ロー・バイト・メモリ・アレイ１００は、
行と列の双方の入力を有する。それは、バイ・レベル電
源(Bi-level Voltage Source) １１０によってエネルギ
ーが供給されるロー・バイト・ワードライン・ドライバ
ー(Low Byte Wordline Drivers) １２０から行入力を受
け取る。それは、データ入力バッファ(Data In Buffer)
１８２のローバイトからそれら自身データを受け取るロ
ー・バイト・プログラム・データ入力構造(Low Byte Pr
ogram Data In Structures) １５０から列入力を選択す
るロー・バイト列デコーダー(Low Byte Column Decode
r) １４０から列入力を受け取る。ハイ・バイト・メモ
リ・アレイ１０２は、行と列の双方の入力を有する。そ
れは、ハイ・バイト・バイレベル電源(High Byte Bi-le
vel Voltage Source) １１２によってエネルギーが供給
されるハイ・バイト・ワードライン・ドライバー(High
Byte Wordline Drivers)１２２から行入力を受け取る。
それは、データ入力バッファ(Data In Buffer)１８２の
ハイバイトからそれら自身データを受け取るハイ・バイ
ト・プログラム・データ入力構造(High Byte Program D
ata In Structures)１５２からデータを受けるハイ・バ
イト列デコーダー(High Byte ColumnDecoder)１４２か
ら列入力を受け取る。The low byte memory array 100 includes:
It has both row and column inputs. It receives row input from Low Byte Wordline Drivers 120 powered by a Bi-level Voltage Source 110. It is a data input buffer (Data In Buffer)
Low Byte Program Data Input Structure (Low Byte Pr
Low Byte Column Decode that selects a column input from 150
r) Receive column input from 140. High byte memory array 102 has both row and column inputs. It is a high byte bi-level power supply.
vel Voltage Source) 112 powered by a high byte wordline driver (High
Byte Wordline Drivers) 122 receives line input.
It is a high byte program data input structure (High Byte Program D) that receives its own data from the high byte of the data input buffer (Data In Buffer) 182.
A column input is received from a High Byte Column Decoder 142 that receives data from ata In Structures 152.
【００１３】図１に示されたメモリアレイは多くのプロ
グラミング入力を受ける。アドレスバス１６０は、列ア
ドレスと行アドレスに分割する入力である。列アドレス
は、ロー・バイト列デコーダー１４０とハイ・バイト列
デコーダー１４２の双方に供給する。ロー・バイト列デ
コーダー１４０は、ロー・バイト・プログラム・データ
・入力構造１５０からロー・バイト・メモリ・アレイ１
００の選択されたビットラインへプログラムデータを送
るために、この列アドレスを使用する。ハイ・バイト・
列デコーダー１４２は、ハイ・バイト・プログラム・デ
ータ・入力構造１５２からハイ・バイト・メモリ・アレ
イ１０２の選択されたビットラインへデータを送るため
に、この列アドレスを使用する。ロー・アドレスは、ロ
ー・バイト・ワード・ドライバー１２０とハイ・バイト
・ワードライン・ドライバー１２２の双方から選択され
たワードラインドライバーをイネーブルするために用い
られるイネーブル信号のセットへこのローアドレスをデ
コードするロー・デコーダー（Low Decoder)１３０へ供
給する。The memory array shown in FIG. 1 receives many programming inputs. The address bus 160 is an input for dividing into a column address and a row address. The column address is provided to both the low byte sequence decoder 140 and the high byte sequence decoder 142. The raw byte sequence decoder 140 converts the raw byte program data input structure 150 from the raw byte memory array 1
This column address is used to send program data to the 00 selected bit line. High byte
Column decoder 142 uses this column address to send data from high byte program data input structure 152 to a selected bit line of high byte memory array 102. The low address decodes the low address into a set of enable signals used to enable a selected word line driver from both the low byte word driver 120 and the high byte word line driver 122. It is supplied to a low decoder (Low Decoder) 130.
【００１４】データ・バス１８０は、図１に示されたメ
モリアレイへの入力である。データ・バス１８０は、ロ
ー・バイト・メモリ・アレイ１００とハイ・バイト・メ
モリ・アレイ１０２の双方への入力に対してデータ・バ
ス１８０の内容をラッチするデータ入力バッファ１８２
へ供給する。データ入力バッファ１８２の出力は、ロー
バイトとハイバイトに分割する。ローバイトは、ロー・
バイト・メモリ・アレイ１００へ供給するロー・バイト
・プログラム・データ・入力構造１５２へ供給する。ハ
イバイトは、ハイ・バイト・メモリ・アレイ１０２へ供
給するハイ・バイト・プログラム・データ・入力構造１
５２へ供給する。最後に、メモリアレイへの２つの入力
は、イネーブル信号、即ち、ロー・バイト・イネーブル
信号１７０とハイ・バイト・イネーブル信号１７２であ
る。これらのイネーブル信号は図示されていないフロー
ティングゲートメモリアレイのための制御構造から発生
する。ロー・バイト・イネーブル信号１７０は、ロー・
バイト・バイレベル電源１１０へ供給し、そこでロー・
バイト・イネーブル信号１７０は１２ボルトのワードラ
インプログラミング電圧と５ボルトの非プログラミング
電圧間でロー・バイト・バイレベル電源１１０から出る
電力を選択的にスイッチする。また、ロー・バイト・イ
ネーブル信号１７０は、ロー・バイト・プログラム・デ
ータ入力構造１５０へ供給し、そこでそれは、ロー・バ
イト列デコーダー１４０を介してロー・バイト・メモリ
・アレイ１００の列へ供給するドレインプログラミング
電圧をイネーブルする。Data bus 180 is the input to the memory array shown in FIG. Data bus 180 has a data input buffer 182 that latches the contents of data bus 180 for inputs to both low byte memory array 100 and high byte memory array 102.
Supply to The output of the data input buffer 182 is divided into a low byte and a high byte. Raw bytes are raw
It supplies the low byte program data input structure 152 to the byte memory array 100. The high byte is a high byte program data input structure 1 to be supplied to the high byte memory array 102.
52. Finally, the two inputs to the memory array are enable signals, a low byte enable signal 170 and a high byte enable signal 172. These enable signals originate from a control structure for the floating gate memory array, not shown. The low byte enable signal 170 is low.
Supply to the byte bi-level power supply 110, where
Byte enable signal 170 selectively switches the power output from low byte bi-level power supply 110 between a word line programming voltage of 12 volts and a non-programming voltage of 5 volts. Also, the low byte enable signal 170 feeds the low byte program data input structure 150, where it feeds the columns of the low byte memory array 100 via the row byte column decoder 140. Enable drain programming voltage.
【００１５】ハイ・バイト・イネーブル信号１７２は、
ハイ・バイト・バイレベル電源１１２とハイ・バイト・
プログラム・データ入力構造１５２へ供給する。ハイ・
バイト・イネーブル信号１７２は、１２ボルトのワード
ラインプログラミング電圧と５ボルトの非プログラミン
グ電圧間でハイ・バイト・バイレベル電源１１２をスイ
ッチする。また、ハイ・バイト・イネーブル信号１７２
は、ハイ・バイト・プログラム・データ・入力構造１５
２へ供給し、そこでそれは、ハイ・バイト列デコーダー
１４２を介してハイ・バイト・メモリ・アレイ１０２の
列へ供給するドレインプログラミング電圧をイネーブル
する。図２は、現在所有されている"Flash EPROM with
Block Array Flags for Over-erase Protection"という
名称の米国特許第 5,414,664号に記載されている、フラ
ッシュＥＰＲＯＭ回路のドレイン−ソース−ドレイン構
成を用いる、区分可能なアレイアーキテクチャを示して
いる。この特許は、参照によってここに取り込まれる。The high byte enable signal 172 is
High byte bi-level power supply 112 and high byte
Supply to program data input structure 152. Yes·
Byte enable signal 172 switches high byte bi-level power supply 112 between a word line programming voltage of 12 volts and a non-programming voltage of 5 volts. Also, the high byte enable signal 172
Is the high byte program data input structure 15
2, which enables the drain programming voltage to supply to the columns of the high byte memory array 102 via the high byte column decoder 142. Figure 2 shows the currently owned "Flash EPROM with
No. 5,414,664, entitled "Block Array Flags for Over-erase Protection," which illustrates a partitionable array architecture using a drain-source-drain configuration of a flash EPROM circuit. Incorporated here by reference.
【００１６】この回路は、第１のローカルビットライン
１０と第２のローカルビットライン１１を有する。第１
と第２のローカルビットライン１０，１１は、埋め込ま
れた拡散導体を用いて具現化される。ゲート、ドレイン
およびソースを有する複数のフローティングゲートトラ
ンジスタはローカルビットライン１０と１１へ、また仮
想接地ライン１２へ接続される。複数のトランジスタの
ソースはローカルな仮想接地ライン１２へ接続される。
トランジスタの第１の列のドレイン、一般に１３は、第
１のローカルビットライン１０へ結合され、トランジス
タの第２の列のドレイン、一般に１４は、第２のローカ
ルビットライン１１へ結合される。フローティングゲー
トトランジスタのゲートは、ワードラインＷＬ0−ＷＬ
Nに結合され、ここで各ワードライン（例えば、Ｗ
Ｌ1）は、第１のローカルビットライン１０におけるト
ランジスタ（例えば、トランジスタ１５）および第２の
ローカルビットライン１１におけるトランジスタ（例え
ば、トランジスタ１６）のゲートに結合される。従っ
て、トランジスタ１５と１６は、共有されたソース拡散
を有する２つのトランジスタセルと考えることができ
る。The circuit has a first local bit line 10 and a second local bit line 11. First
And the second local bit lines 10, 11 are embodied using buried diffusion conductors. A plurality of floating gate transistors having gates, drains and sources are connected to local bit lines 10 and 11 and to a virtual ground line 12. The sources of the plurality of transistors are connected to a local virtual ground line 12.
The drain of a first column of transistors, generally 13, is coupled to a first local bit line 10, and the drain of a second column of transistors, generally 14, is coupled to a second local bit line 11. The gates of the floating gate transistors are connected to word lines WL0 -WL
N , where each word line (eg, W
L1 ) is coupled to the gates of the transistors on the first local bit line 10 (eg, transistor 15) and the transistors on the second local bit line 11 (eg, transistor 16). Thus, transistors 15 and 16 can be considered as two transistor cells with shared source diffusion.
【００１７】フローティングゲートをチャージする作用
は、フラッシュＥＰＲＯＭセルに対して“プログラムス
テップ”と呼ばれる。これは、ゲートとソース間に大き
な正電圧、例えば１２ボルト、およびドレインとソース
間に正電圧、例えば６ボルトを与えることによって、熱
い電子注入をとおしてバイト毎を基本にして達成され
る。第１のグローバルビットライン１７と第２のグロー
バルビットライン１８は、各ドレイン−ソース−ドレイ
ンのブロックと関連する。第１のグローバルビットライ
ン１７は、金属と拡散のコンタクト５５をとおして上部
のブロック選択トランジスタ１９のソースに結合され
る。同様に、第２のグローバルビットライン１８は、金
属と拡散のコンタクト５６をとおして上部のブロック選
択トランジスタ２１のソースに結合される。上部のブロ
ック選択トランジスタ１９、２１は第１と第２のローカ
ルビットライン１０と１１にそれぞれ結合される。上部
のブロック選択トランジスタ１０と２１のゲートは、ラ
イン２３上の上部のブロック信号ＴＢＳＥＬAによって
制御される。The action of charging the floating gate is called a "program step" for the flash EPROM cell. This is accomplished on a byte-by-byte basis through hot electron injection by applying a large positive voltage between the gate and source, eg, 12 volts, and a positive voltage between the drain and source, eg, 6 volts. A first global bit line 17 and a second global bit line 18 are associated with each drain-source-drain block. First global bit line 17 is coupled to the source of upper block select transistor 19 through metal and diffusion contacts 55. Similarly, the second global bit line 18 is coupled to the source of the upper block select transistor 21 through a metal and diffusion contact 56. The upper block select transistors 19, 21 are coupled to first and second local bit lines 10 and 11, respectively. The gate of the upper block select transistors 10 and 21 is controlled by a block signal TBSELA top on line 23.
【００１８】ローカル仮想接地電位１２は、下部のブロ
ック選択トランジスタ６５Ａを介して仮想接地端子と交
差する導体５４Ａに接続される。下部のブロック選択ト
ランジスタ６５Ａのドレインは、ローカルな仮想接地ラ
イン１２に結合される。下部のブロック選択トランジス
タ６５Ａのゲートは、ライン２６と交差する下部のブロ
ック選択信号ＢＢＳＥＬAによって制御される。好適な
システムにおいて、導体５４Ａは、垂直金属の仮想接地
バス２５にコンタクトを与える、アレイを介して水平に
配置された位置に金属と拡散のコンタクト６０Ａに延び
る埋設拡散導体である。グローバルビットラインは、選
択されたグローバルビットラインがセンス増幅器とプロ
グラムデータ回路（図示されず）に結合れる、それぞれ
の列選択トランジスタ７０、７１へアレイを介して垂直
に延びる。従って、列選択トランジスタ７０のソース
は、グローバルビットライン１７に結合され、列選択ト
ランジスタ７０のゲートは、列デコード信号Ｙn0に接続
され、且つ列選択トランジスタ７０のドレインは、導体
２９に結合される。The local virtual ground potential 12 is connected via a lower block select transistor 65A to a conductor 54A crossing the virtual ground terminal. The drain of lower block select transistor 65A is coupled to local virtual ground line 12. The gate of the lower block select transistor 65A is controlled by a lower block select signal BBSELA that intersects line 26. In the preferred system, conductor 54A is a buried diffused conductor that extends to metal and diffused contacts 60A at horizontally located locations through the array, providing contact to vertical metal virtual ground bus 25. The global bit lines extend vertically through the array to respective column select transistors 70, 71 where the selected global bit lines are coupled to sense amplifiers and program data circuits (not shown). Thus, the source of column select transistor 70 is coupled to global bit line 17, the gate of column select transistor 70 is coupled to column decode signal Yn0 , and the drain of column select transistor 70 is coupled to conductor 29. .
【００１９】図１に示されたフラッシュＥＲＯＭのブロ
ックが図２に示された複数サブアレイに構成される。図
２は、大きな集積回路内にある２つのサブアレイを示
す。サブアレイは点線５０に沿って一般に分割され、一
般にライン５０の上にサブアレイ５１Ａと一般にライン
５０の下にサブアレイ５１Ｂを含む。セルの第１のグル
ープ５２は、与えられたビットライン対（例えばビット
ライン１７と１８）に沿ってセルの第２のグループ５３
と共にミラー像に配列される。一つのものがビットライ
ン対を生じるので、メモリのサブアレイは、仮想接地導
体５４Ａと５４Ｂ（埋設された拡散）および金属と拡散
のコンタクト５５、５６、５７及び５８を共有するよう
にフリップされる。仮想接地導体５４Ａと５４Ｂは、ア
レイを水平に横切って金属と拡散のコンタクト６０Ａと
６０Ｂを介して垂直の仮想接地金属ライン２５へ延び
る。サブアレイは、隣接するサブアレイが金属の仮想接
地ライン２５を共有するように、金属の仮想接地ライン
２５の反対側に繰り返す。金属の仮想接地ライン２５は
アレイの接地に結合され、高電圧回路を消去する。従っ
て、サブアレイのレイアウトは、グローバルビットライ
ンのための２つのトランジスタセルの列毎に２つの金属
コンタクトピッチを必要とし、また金属の仮想接地ライ
ン２５のためのサブアレイ毎に１つの金属のコンタクト
ピッチを必要とする。The block of the flash EROM shown in FIG. 1 is formed into a plurality of sub-arrays shown in FIG. FIG. 2 shows two sub-arrays in a large integrated circuit. The sub-array is generally divided along a dotted line 50 and includes a sub-array 51A generally above the line 50 and a sub-array 51B generally below the line 50. A first group 52 of cells is arranged along a given bit line pair (eg, bit lines 17 and 18).
Together with the mirror image. As one produces a bit line pair, the memory sub-array is flipped to share virtual ground conductors 54A and 54B (buried diffusion) and metal and diffusion contacts 55, 56, 57 and 58. Virtual ground conductors 54A and 54B extend horizontally across the array to vertical virtual ground metal lines 25 via metal and diffusion contacts 60A and 60B. The sub-arrays repeat on the opposite side of the metal virtual ground line 25 such that adjacent sub-arrays share the metal virtual ground line 25. A metal virtual ground line 25 is coupled to the array ground to eliminate high voltage circuits. Thus, the layout of the sub-array requires two metal contact pitches per column of two transistor cells for the global bit line, and one metal contact pitch per sub-array for the virtual metal ground line 25. I need.
【００２０】更に、図２に示されるように２つ以上のサ
ブアレイはトップおよび下部のブロック選択信号ＴＢＳ
ＥＬA、ＴＢＳＥＬB、ＢＢＳＥＬAおよびＢＢＳＥＬ
Bによって与えられる付加的デコーディングのために、
図示されるようにワードライン信号を共有することがで
きる。好適なシステムにおいて、各ブロックは、列に４
つのサブアレイを含むように構成され、各サブアレイに
おける行は、他の３つのサブアレイの行と共に共通のワ
ードラインドライバーを共有する。４つのサブアレイ間
のデコーディングは、ＴＢＳＥＬAとＴＢＳＥＬBに応
答して上部のブロック選択トランジスタを用いて実行さ
れる。各サブアレイは、３２のワードラインと１Ｋ
（１，０２４）のビットラインを含む。従って、４つの
サブアレイ、３２のワードライン深さ３２及び１Ｋビッ
トライン幅で、１２８Ｋセルのブロックが与えられる。
３２のブロックは４メガビットメモリを構成する。Further, as shown in FIG. 2, two or more sub-arrays are provided with top and bottom block select signals TBS.
ELA , TBSELB , BBSELA and BBSEL
For additional decoding given byB ,
Word line signals can be shared as shown. In a preferred system, each block has four columns
It is configured to include one sub-array, with the rows in each sub-array sharing a common word line driver with the rows of the other three sub-arrays. Decoding between the four sub-arrays is performed using upper block select transistors in response to TBSELA and TBSELB. Each subarray has 32 word lines and 1K
(1,024) bit lines. Thus, with four sub-arrays, 32 word line depths of 32 and 1K bit line width, a block of 128K cells is provided.
The 32 blocks make up a 4 megabit memory.
【００２１】図３は、どの様にして、構造におけるプロ
グラムデータとセンス増幅器が、本発明の実施形態によ
るフローティングゲートメモリセルのアレイの列ライン
に接続するかを示す。更に詳細には、図３は、図２の右
下側コーナーに記載された、“センスアンプ及びプログ
ラムデータ入力構造へ”の接続を示している。プログラ
ム・データ０・入力構造(Program Data0 In Structure)
３００は、信号におけるデータ０とロー・バイト・イネ
ーブル信号１７０を取込み、データバスのビット０に相
当するフローティングゲートメモリアレイの列ラインへ
送られる出力を発生する。ビット０に相当するフローテ
ィングゲートメモリアレイがプログラムされると、フロ
ーティングゲートメモリアレイの出力は、信号を適正な
ハイ又はローの電圧へ増幅するデータ０・センス増幅器
３３０へ列ラインを介してチャネル化される。この増幅
された信号は、データ０・比較器(Data0 Comparator)３
４０へ送られ、このデータ０・比較器３４０は、入力と
してデータ０・入力信号(Data0 In Signal) ３２０を受
取り、マッチ・データ０・信号(Match Data0 Signal)３
５０を出力する。マッチ・データ０・信号３５０は、フ
ローティングゲートの内容が信号におけるデータ０に一
致することを示す。FIG. 3 illustrates how program data and sense amplifiers in a structure connect to column lines of an array of floating gate memory cells according to an embodiment of the present invention. More specifically, FIG. 3 shows the connection to "sense amplifier and program data input structure" described in the lower right corner of FIG. Program Data 0 In Structure
300 takes data 0 in the signal and low byte enable signal 170 and generates an output that is sent to the column line of the floating gate memory array corresponding to bit 0 of the data bus. When the floating gate memory array corresponding to bit 0 is programmed, the output of the floating gate memory array is channeled via the column lines to the data 0 sense amplifier 330 which amplifies the signal to the proper high or low voltage. You. This amplified signal is output to a data 0 comparator (Data 0 Comparator) 3.
The data 0 / comparator 340 receives the data 0 / input signal (Data 0 In Signal) 320 as an input, and receives the match data 0 / signal (Match Data 0 Signal) 3
50 is output. Match data 0 signal 350 indicates that the contents of the floating gate match data 0 in the signal.
【００２２】図３は、また構造におけるプログラムデー
タおよびデータ０・入力信号３２１のためのセンス増幅
器を示す。プログラム・データ１５・入力構造(Program
Data15 In Structure) ３１０は、データ・入力信号(D
ata In signal)３２１とハイ・バイト・イネーブル信号
１７２を取込み、データ・バス１８２のビット１５に対
応するフローティングゲートメモリアレイの列ラインへ
送られる出力を発生する。正しいフローティングゲート
セルがプログラムされると、プログラミングはセルの内
容をデータ１５・センス増幅器３３２へ出力することに
よって検証される。この増幅された信号はデータ１５・
比較器３４２へ送られる。この比較器は入力としてデー
タ１５・入力信号３２１を取り入れ、フローティングゲ
ートセルの内容がデータ・バス１８２のビット１５の値
と一致しているか否かを示すマッチ・データ(Match Dat
a)３５２を出力する。FIG. 3 also shows a sense amplifier for program data and data 0 input signal 321 in the structure. Program data 15 input structure (Program
Data15 In Structure) 310 is a data / input signal (D
Ata In signal) 321 and high byte enable signal 172 are taken and generate an output that is sent to the column line of the floating gate memory array corresponding to bit 15 of data bus 182. Once the correct floating gate cell has been programmed, the programming is verified by outputting the contents of the cell to data15 sense amplifier 332. This amplified signal is data 15
The signal is sent to the comparator 342. This comparator takes as input the data 15 / input signal 321 and matches data (Match Data) indicating whether the content of the floating gate cell matches the value of bit 15 of the data bus 182.
a) Output 352.
【００２３】同じ構造がデータ・バス１８２のビット０
とビット１５間の全てのビットに対して繰り返される。
最初の８ビット、即ちビット０からビット７に対する構
造のプログラムデータは、ロー・ビット・イネーブル信
号１７０を受け入れる。一方、最後の８ビット、即ちビ
ット８からビット１５に対する構造のプログラムデータ
は、ハイ・ビット・イネーブル信号１７２を受け入れ
る。これらのバイトイネーブル信号１７０と１７２は、
ドレインプログラミング電圧が一度に２バイトの一方の
みに与えられるようにし、それにより選択されないバイ
トのメモリセル上の電流消費を減少する。図４は、図３
に現れている構造におけるプログラムデータのための内
部構造を示す。構造における各プログラムデータは、多
くの入力を有する。マッチ・データｉ４００は、データ
ｉビットがフローティングゲートメモリアレイ内で正し
くプログラムされることを示す。リセット・データｉ・
フラッグ信号(Reset DataiFlag signal) ４０２は、デ
ータｉが再プログラムされる必要があることを示すフラ
ッグをリセットする。ハイ／ロー・バイト・イネーブル
信号４０４は、データｉがハイバイト又はローバイトに
あるのか否かに依存して、ロー・バイト・イネーブル信
号１７０か、ハイ・バイト・イネーブル信号１７２の何
れかに接続する。データｉ・入力信号４０６はデータ・
バッファ(Data Buffer) １８２のデータｉビットに接続
する。最後に、プログラム・エンド信号(Program End s
ignal)４０８は、アレイの制御回路（図示せず）に発生
し、プログラミングプロセスが終了したことを示す。The same structure is applied to bit 0 of data bus 182.
Is repeated for all bits between and bit 15.
Program data structured for the first eight bits, bit 0 through bit 7, accepts a low bit enable signal 170. On the other hand, the last eight bits, that is, the program data having the structure for the bits 8 to 15, receive the high bit enable signal 172. These byte enable signals 170 and 172 are
Ensure that the drain programming voltage is applied to only one of the two bytes at a time, thereby reducing current consumption on unselected bytes of memory cells. FIG. 4 shows FIG.
Shows the internal structure for program data in the structure appearing in FIG. Each program data in the structure has many inputs. Match data i400 indicates that the data i bits are correctly programmed in the floating gate memory array. Reset data i
A Reset DataiFlag signal 402 resets a flag indicating that data i needs to be reprogrammed. The high / low byte enable signal 404 is connected to either the low byte enable signal 170 or the high byte enable signal 172, depending on whether the data i is in a high byte or a low byte. I do. The data i / input signal 406 is
A buffer (Data Buffer) 182 is connected to the data i bit. Finally, the program end signal (Program End s
(ignal) 408 occurs in the control circuitry (not shown) of the array and indicates that the programming process has been completed.
【００２４】ＮＯＲゲート４２０と４２２は、データｉ
が正しくプログラムされたか否かを示すビットを蓄える
データｉ・フラッグ・ラッチ(Datai Flag Latch)４５０
を形成するために、双安定構成に接続された入出力であ
る。より詳細には、ＮＯＲゲート４２０は、マッチ・デ
ータｉ信号４００とＮＯＲゲート４２２の出力を用い
て、リセット・データｉ・フラッグ４０２と共にＮＯＲ
ゲート４２２の入力へ送られる出力を発生する。通常、
マッチ・データｉ信号４００とリセット・データｉ・フ
ラッグ４０２の双方は、ロー値にある。この場合、デー
タｉ・フラッグ・ラッチ４５０の内容はその前の値から
変化しないままである。マッチ・データｉ信号４００が
ハイ値にアサートされると、ＮＯＲゲート４２０は、Ｎ
ＯＲゲート４２２の入力へ送られるロー値を出力する。
リセット・データｉ・フラッグ４０２がロー値のままで
あると仮定すると、ＮＯＲゲート４２２の出力はハイに
なるであろう。マッチ・データｉ信号４００が続いて再
びローになると、ＮＯＲゲート４２２のハイの出力は、
リセット・データｉ・フラッグ４０２がデータ・フラッ
グ・ラッチ４５０をリセットするようにアサートされる
まで、ハイのままである。The NOR gates 420 and 422 are connected to the data i
Flag i (Datai Flag Latch) 450 that stores a bit indicating whether or not is correctly programmed.
Are inputs and outputs connected to a bistable configuration to form More specifically, the NOR gate 420 uses the match data i signal 400 and the output of the NOR gate 422 to output the NOR gate 420 together with the reset data i flag 402.
It produces an output that is sent to the input of gate 422. Normal,
Both match data i signal 400 and reset data i flag 402 are at a low value. In this case, the contents of the data i flag latch 450 remain unchanged from its previous value. When match data i signal 400 is asserted high, NOR gate 420 asserts N
It outputs a low value sent to the input of OR gate 422.
Assuming that reset data i flag 402 remains low, the output of NOR gate 422 will be high. When the match data i signal 400 subsequently goes low again, the high output of the NOR gate 422 becomes
It remains high until reset data i flag 402 is asserted to reset data flag latch 450.
【００２５】リセット・データｉ・フラッグ信号４０２
は、データ・フラッグ・ラッチ４５０をリセットするた
めに用いられる。リセット・データｉ・フラッグ４０２
がハイ値にされると、それはＮＯＲゲート４２２がロー
値を出力するようにする。もし、マッチ・データｉ・信
号４００がローならば、ＮＯＲゲート４２０の出力はハ
イになる。これはＮＯＲゲート４２２の入力へフィード
バックするが、しかしその新しく仮定されたロー値から
ＮＯＲゲート４２２の出力を変化しない。それにより、
データ・フラッグ・ラッチ４５０はリセットされる。Ｎ
ＯＲゲート４２４は、ＮＯＲゲート４２２の出力、ハイ
／ロー・バイト・エネーブル信号４０４およびデータｉ
・入力信号４０６からの入力を受け取る。もし、これら
の入力の何れかがハイならば、ＮＯＲゲート４２４の出
力はローになる。ＮＯＲゲート４２４の出力は、インバ
ータ４２６を介して、ｎチャネルトランジスタ４４０の
ゲート入力、インバータ４２８の入力およびｎチャネル
トランジスタ４４４のゲート入力へ送られる。インバー
タ４２８の出力は、ｎチャネルトランジスタ４４２のゲ
ート入力へ送られる。ｎチャネルトランジスタ４４０の
ドレインは、グランド（接地）に接続し、ｎチャネルト
ランジスタ４４０のソースは、ｐチャネルトランジスタ
４３２のゲートと共にｐチャネルトランジスタ４３０の
ドレインに接続する。ｎチャネルトランジスタ４４２の
ドレインは、グランド（接地）に接続し、ｎチャネルト
ランジスタ４４２のソースは、ｐチャネルトランジスタ
４３０のゲート、ｐチャネルトランジスタ４３２のドレ
インおよびｐチャネルトランジスタ４３４のゲートに接
続する。ｐチャネルトランジスタ４３０のソースと同様
にその基板は、ハイプログラミング電圧レベルであるＶ
ＰＰに接続する。同様に、ｐチャネルトランジスタ４３
２のソースと同様にその基板も、ハイプログラミング電
圧レベルであるＶＰＰに接続する。ｐチャネルトランジ
スタ４３４のソースは、プログラム基準電圧４１０に接
続し、ｐチャネルトランジスタ４３４の基板は、ＶＰＰ
に接続する。ｐチャネルトランジスタ４３４のドレイン
は、ｎチャネルトランジスタ４４４のソースとｎチャネ
ルトランジスタ４４８のゲートに接続する。ｎチャネル
トランジスタ４４４のドレインは、グランドに接続す
る。ｎチャネルトランジスタ４４８のソースは、ＶＰＰ
に接続し、ｎチャネルトランジスタ４４８のドレイン
は、ｎチャネルトランジスタ４４６のソースばかりでな
く、アウトプット・ツー・ビットｉ・カラム(Output To
BitiColumns)４１２に接続する。最後に、ｎチャネル
トランジスタ４４６のゲートは、プログラム・エンド信
号(Program End signal)４０８に接続し、ｎチャネルト
ランジスタ４４６のドレインは、グランドに接続する。Reset data i flag signal 402
Is used to reset the data flag latch 450. Reset data i flag 402
Is forced to a high value, which causes NOR gate 422 to output a low value. If the match data i signal 400 is low, the output of NOR gate 420 goes high. This feeds back to the input of NOR gate 422, but does not change the output of NOR gate 422 from its newly assumed low value. Thereby,
Data flag latch 450 is reset. N
OR gate 424 provides the output of NOR gate 422, high / low byte enable signal 404 and data i
Receiving input from input signal 406; If any of these inputs is high, the output of NOR gate 424 will be low. The output of NOR gate 424 is sent through inverter 426 to the gate input of n-channel transistor 440, the input of inverter 428, and the gate input of n-channel transistor 444. The output of inverter 428 is sent to the gate input of n-channel transistor 442. The drain of the n-channel transistor 440 is connected to ground (ground), and the source of the n-channel transistor 440 is connected to the drain of the p-channel transistor 430 together with the gate of the p-channel transistor 432. The drain of the n-channel transistor 442 is connected to ground (ground), and the source of the n-channel transistor 442 is connected to the gate of the p-channel transistor 430, the drain of the p-channel transistor 432, and the gate of the p-channel transistor 434. The substrate, as well as the source of p-channel transistor 430, have a high programming voltage level of V
Connect to PP. Similarly, p-channel transistor 43
2 as well as its substrate are connected to a high programming voltage level, VPP. The source of p-channel transistor 434 is connected to program reference voltage 410 and the substrate of p-channel transistor 434 is connected to VPP
Connect to The drain of p-channel transistor 434 is connected to the source of n-channel transistor 444 and the gate of n-channel transistor 448. The drain of the n-channel transistor 444 is connected to the ground. The source of the n-channel transistor 448 is VPP
And the drain of the n-channel transistor 448 is not only the source of the n-channel transistor 446, but also the output to bit i column (Output To
BitiColumns) 412. Finally, the gate of n-channel transistor 446 connects to Program End signal 408, and the drain of n-channel transistor 446 connects to ground.
【００２６】上述の回路は以下のように動作する。デー
タｉ・フラッグ・ラッチ４５０の出力がハイ値にデアサ
ートされるか、或いはハイ／ロー・バイト・イネーブル
信号４０４がハイ値にデアサートされる場合、ＮＯＲゲ
ート４２４の出力はローになり、インバータ４２６の出
力がハイになる。このハイ値はｎチャネルトランジスタ
４４０のゲートへ供給し、ｎチャネルトランジスタ４４
０のソースがグランドに接続するようにする。インバー
タ４２６のハイの電圧出力はインバータ４２８を介して
供給し、ロー入力をｎチャネルトランジスタ４４２のゲ
ートへ与え、それによりｎチャネルトランジスタ４４２
のソースをｎチャネルトランジスタ４４２のドレインに
おける接地電位から切り離す。ｎチャネルトランジスタ
４４０のソースにおけるロー電圧はｐチャネルトランジ
スタ４３２のゲート入力へ供給し、それにより、ＶＰＰ
とｐチャネルトランジスタ４３４のゲートに接続するｐ
チャネルトランジスタ４３２のドレイン間に導電路を形
成する。これは、ハイの電圧をｐチャネルトランジスタ
４３４のゲートへ与えて、ｐチャネルトランジスタ４３
４のドレインがｐチャネルトランジスタ４３４のソース
に接続するプログラム基準電圧４１０から切り離される
ようにする。The above circuit operates as follows. If the output of the data i flag latch 450 is deasserted to a high value or the high / low byte enable signal 404 is deasserted to a high value, the output of the NOR gate 424 goes low and the output of the inverter 426 Output goes high. This high value is supplied to the gate of n-channel transistor 440 and n-channel transistor 44
The source of 0 is connected to ground. The high voltage output of inverter 426 is provided through inverter 428 and provides a low input to the gate of n-channel transistor 442, thereby providing n-channel transistor 442
Is disconnected from the ground potential at the drain of the n-channel transistor 442. The low voltage at the source of n-channel transistor 440 provides to the gate input of p-channel transistor 432, thereby causing VPP
And p connected to the gate of p-channel transistor 434
A conductive path is formed between the drains of the channel transistors 432. This applies a high voltage to the gate of p-channel transistor 434, causing p-channel transistor 43
4 is isolated from the program reference voltage 410 connected to the source of the p-channel transistor 434.
【００２７】インバータ４２６のハイの電圧出力は、ｎ
チャネルトランジスタ４４４のソースとグランドに繋が
っているｎチャネルトランジスタ４４４のドレイン間に
導電路を生じさせるｎチャネルトランジスタ４４４のゲ
ート入力へも送られる。このグランド値は、ｎチャネル
トランジスタ４４８がＶＰＰから切り離されるようにす
るｎチャネルトランジスタ４４８のゲート入力へ送られ
る。プログラム・エンド信号４０８がロー値にセットさ
れることを仮定すると、ｎチャネルトランジスタ４４６
のゲートもロー値である。これによって、ｎチャネルト
ランジスタ４４６のソースがグランドに繋がっているｎ
チャネルトランジスタ４４６のドレインから切り離され
る。ｎチャネルトランジスタ４４６と４４８の双方への
ゲート入力がロー値をセットするため、アウトプット・
ツー・ビットｉ・カラム４１２はＶＰＰとグランドの双
方から切り離される。結果的に、アウトプット・ツー・
ビットｉ・カラム４１２は、フローティング電圧を想定
する。The high voltage output of inverter 426 is n
It is also routed to the gate input of n-channel transistor 444, which creates a conductive path between the source of channel transistor 444 and the drain of n-channel transistor 444, which is connected to ground. This ground value is passed to the gate input of n-channel transistor 448 which causes n-channel transistor 448 to be disconnected from VPP. Assuming that program end signal 408 is set to a low value, n-channel transistor 446
Are also low values. As a result, the source of the n-channel transistor 446 is connected to the ground.
It is disconnected from the drain of the channel transistor 446. Since the gate inputs to both n-channel transistors 446 and 448 set a low value, the output
Two bit i column 412 is disconnected from both VPP and ground. As a result, output-to-
Bit i column 412 assumes a floating voltage.
【００２８】データｉ・入力信号４０６は以下のように
回路に影響を及ぼす。データｉ・フラッグ・ラッチ４５
０の出力及びハイ／ロー・バイト・イネーブル信号４０
４が両方ロー値に表明されると、データｉ・入力信号４
０４はアウトプット・ツー・ビットｉ・カラム４１２を
制御する。もし、データｉ・入力信号４０６がハイの電
圧であるならば、インバータ４２６の出力は、ロー電圧
になる。そしてこのロー電圧は、ハイ／ロー・バイト・
イネーブル信号４０４を表明しないことか、あるいはデ
ータｉ・フラッグ・ラッチ４５０から入力を表明しない
ことは、アウトプット・ツー・ビットｉ・カラム４１２
がフロートするようにするのと同じ方法で、アウトプッ
ト・ツー・ビットｉ・カラム４１２がフロートするよう
にする。もし、データｉ・入力信号４０６がロー値にな
るなら、ＮＯＲゲート４２４への出力はハイ値になり、
インバータ４２６の出力がローになるようにする。この
ロー値は、ｎチャネルトランジスタ４４０のゲート入力
に供給し、そしてインバータ４２８を介してハイ電圧を
ｎチャネルトランジスタ４４２のゲート入力へ与える。
これは、ｎチャネルトランジスタ４４２のソースとグラ
ンドに繋がれているｎチャネルトランジスタ４４２のド
レイン間に導電路を形成する。このグランド値は、ｐチ
ャネルトランジスタ４３４のゲート入力に供給し、ｐチ
ャネルトランジスタ４３４のドレインがｐチャネルトラ
ンジスタ４３４のソースにあるプログラム基準電圧４１
０に接続するようにする。インバータ４２６のロー出力
はｎチャネルトランジスタ４４４のゲート入力へも供給
し、ｎチャネルトランジスタ４４４のソースがグランド
に接続されているｎチャネルトランジスタ４４４のドレ
インから切り離されるようにする。ｐチャネルトランジ
スタ４３４のドレインからのハイ電圧は、ｎチャネルト
ランジスタ４４８のゲート入力に接続し、アウトプット
・ツー・ビットｉ・カラム４１２がドレイン電圧をプロ
グラムするために接続するようにする。プログラミング
電圧は、アウトプット・ツー・ビットｉ・カラム４１２
を介してフローティングゲートアレイの選択されたビッ
トラインへ流れるであろう。The data i / input signal 406 affects the circuit as follows. Data i Flag Latch 45
0 output and high / low byte enable signal 40
4 is asserted to a low value, the data i, input signal 4
04 controls the output to bit i column 412. If the data i input signal 406 is at a high voltage, the output of the inverter 426 will be at a low voltage. And this low voltage is high / low byte
Not asserting the enable signal 404 or not asserting an input from the data i flag latch 450 will cause the output to bit i column 412
Causes the output-to-bit i column 412 to float in the same way that it causes. If the data i input signal 406 goes low, the output to NOR gate 424 goes high,
The output of inverter 426 is made low. This low value provides the gate input of n-channel transistor 440 and a high voltage via inverter 428 to the gate input of n-channel transistor 442.
This forms a conductive path between the source of n-channel transistor 442 and the drain of n-channel transistor 442, which is connected to ground. This ground value is provided to the gate input of p-channel transistor 434, the drain of p-channel transistor 434 being connected to program reference voltage 41 at the source of p-channel transistor 434.
Connect to 0. The low output of inverter 426 also feeds the gate input of n-channel transistor 444 so that the source of n-channel transistor 444 is disconnected from the drain of n-channel transistor 444, which is connected to ground. The high voltage from the drain of p-channel transistor 434 connects to the gate input of n-channel transistor 448, causing output-to-bit i-column 412 to connect to program the drain voltage. The programming voltage is output to bit i column 412
Through to the selected bit line of the floating gate array.
【００２９】最後に、プログラム・エンド信号４０８が
ハイ値にアサートされると、ｎチャネルトランジスタ４
４６のゲート入力はハイ値になり、グラントに接続され
ているｎチャネルトランジスタ４４６のドレインに接続
されるようにする。これは、アウトプット・ツー・ビッ
トｉ・カラム４１２がグランド値になるようにし、これ
によりフロティングゲートのビットライン上のプログラ
ム電圧を効果的にディスエーブルする。図５は、ロー・
バイト・バイレベル電源１１０の内部構造を示す回路図
である。この回路は、単一の入力、ロー・バイト・イネ
ーブル信号１７０を受取り、ロー・バイト・バイレベル
電圧出力５００を発生する。ロー・バイト・イネーブル
信号１７０は、ｎチャネルトランジスタ５３０のゲート
入力へ供給し、且つインバータ５１０を介してｎチャネ
ルトランジスタ５３２のゲート入力へ送られる。インバ
ータ５１０の出力は、またインバータ５１２を介してｎ
チャネルトランジスタ５３４のゲート入力とｐチャネル
トランジスタ５２６のゲート入力へ送られる。ｎチャネ
ルトランジスタ５３０のドレインは、ｐチャネルトラン
ジスタ５２０のドレインばかりでなく、ｐチャネルトラ
ンジスタ５２２のゲート入力へ接続する。ｎチャネルト
ランジスタ５３２のドレインは、グランドに接続し、ｎ
チャネルトランジスタ５３２のソースは、ｐチャネルト
ランジスタ５２２のドレインばかりでなくｐチャネルト
ランジスタ５２０のゲートに接続する。ｎチャネルトラ
ンジスタ５３２のソースは、またｐチャネルトランジス
タ５２４のゲート入力へも接続する。ｐチャネルトラン
ジスタ５２０のソースとｐチャネルトランジスタ５２０
の基板はＶＰＰに接続する。ｐチャネルトランジスタ５
２２のソースとｐチャネルトランジスタ５２２の基板も
ＶＰＰに接続する。ｐチャネルトランジスタ５２４のソ
ースとｐチャネルトランジスタ５２４の基板もＶＰＰに
接続する。ｐチャネルトランジスタ５２４のドレイン
は、ｎチャネルトランジスタ５３４のソース、ｐチャネ
ルトランジスタ５２６のソース及びｐチャネルトランジ
スタ５２８のゲート入力に接続する。ｎチャネルトラン
ジスタ５３４のドレインはグランドに接続する。ｐチャ
ネルトランジスタ５２６のドレインと基板の双方は、ロ
ー・バイト・バイレベル電圧出力５００に接続する。ロ
ー・バイト・バイレベル電圧出力５００は、またｐチャ
ネルトランジスタ５２８の基板とｐチャネルトランジス
タ５２８のソースに接続する。最後に、ｐチャネルトラ
ンジスタ５２８のドレインは、ＶＤＤ（一般的には５ボ
ルトである）に接続する。Finally, when the program end signal 408 is asserted high, the n-channel transistor 4
The gate input of 46 goes high, connecting it to the drain of n-channel transistor 446, which is connected to ground. This causes the output to bit i column 412 to be at ground value, thereby effectively disabling the program voltage on the floating gate bit line. FIG.
FIG. 2 is a circuit diagram showing an internal structure of a byte bilevel power supply 110. This circuit receives a single input, a low byte enable signal 170, and generates a low byte bilevel voltage output 500. Low byte enable signal 170 is provided to the gate input of n-channel transistor 530 and is routed via inverter 510 to the gate input of n-channel transistor 532. The output of inverter 510 also outputs n through inverter 512
It is sent to the gate input of channel transistor 534 and the gate input of p-channel transistor 526. The drain of n-channel transistor 530 connects to the gate input of p-channel transistor 522 as well as the drain of p-channel transistor 520. The drain of the n-channel transistor 532 is connected to ground, and n
The source of channel transistor 532 connects to the gate of p-channel transistor 520 as well as the drain of p-channel transistor 522. The source of n-channel transistor 532 also connects to the gate input of p-channel transistor 524. Source of p-channel transistor 520 and p-channel transistor 520
Substrate is connected to VPP. p-channel transistor 5
The source of P.22 and the substrate of p-channel transistor 522 are also connected to VPP. The source of p-channel transistor 524 and the substrate of p-channel transistor 524 are also connected to VPP. The drain of p-channel transistor 524 connects to the source of n-channel transistor 534, the source of p-channel transistor 526, and the gate input of p-channel transistor 528. The drain of the n-channel transistor 534 is connected to the ground. Both the drain and the substrate of p-channel transistor 526 connect to low byte bi-level voltage output 500. The low byte bi-level voltage output 500 also connects to the substrate of p-channel transistor 528 and the source of p-channel transistor 528. Finally, the drain of p-channel transistor 528 is connected to VDD (typically 5 volts).
【００３０】ロー・バイト・バイレベル電源１１０は、
以下のように動作する。ロー・バイト・イネーブル信号
１７０がロー値にアサートされると、それは、ｎチャネ
ルトランジスタ５３０のゲート入力がロー値になるよう
にする。このロー値は、またインバータ５１０を介して
送られ、ハイの電圧をｎチャネルトランジスタ５３２の
入力ゲートへ与える。これは、ｎチャネルトランジスタ
５３２のソースとグランドに接続されているｎチャネル
トランジスタ５３２のドレイン間に導電路を形成する。
これによりｎチャネルトランジスタ５３２のソースはロ
ーの電圧になり、このローの電圧はｐチャネルトランジ
スタ５２４のゲート入力に送られ、ＶＰＰに接続されて
いるｐチャネルトランジスタ５２４のソースとｐチャネ
ルトランジスタ５２４のドレイン間に導電路を形成す
る。ｐチャネルトランジスタ５２４のドレイン上のハイ
の電圧はｐチャネルトランジスタ５２８のゲート入力に
接続して、ロー・バイト・バイレベル電圧出力５１２に
接続されているｐチャネルトランジスタ５２８のソース
がｐチャネルトランジスタ５２８のドレインにおけるＶ
ＤＤから分離されるようにする。インバータ５１０のハ
イの電圧出力はインバータ５１２を介して送られ、ｎチ
ャネルトランジスタ５３４の入力とｐチャネルトランジ
スタ５２６のゲート入力においてロー電圧を形成する。
これは、ｎチャネルトランジスタ５３４のドレインから
電源を分離し、ＶＰＰに接続されているｐチャネルトラ
ンジスタ５２６のソースとロー・バイト・バイレベル電
圧出力５００に接続されているｐチャネルトランジスタ
５２６のドレイン間に導電路を形成する。従って、ロー
・バイト・バイレベル電圧出力５００はＶＰＰに接続さ
れ、ロー・バイト・ワードライン・ドライバー(Low Byt
e Wordline Driver)１２０がプログラミング電圧をロー
・バイト・メモリ・アレイ１００へ送るようにする。The low byte bi-level power supply 110
It works as follows. When the low byte enable signal 170 is asserted low, it causes the gate input of the n-channel transistor 530 to be low. This low value is also sent through inverter 510 to provide a high voltage to the input gate of n-channel transistor 532. This forms a conductive path between the source of n-channel transistor 532 and the drain of n-channel transistor 532 that is connected to ground.
This causes the source of n-channel transistor 532 to go to a low voltage, which is sent to the gate input of p-channel transistor 524, the source of p-channel transistor 524 connected to VPP and the drain of p-channel transistor 524. A conductive path is formed therebetween. The high voltage on the drain of p-channel transistor 524 is connected to the gate input of p-channel transistor 528 and the source of p-channel transistor 528 connected to low byte bi-level voltage output 512 is connected to p-channel transistor 528. V at the drain
Be separated from DD. The high voltage output of inverter 510 is sent through inverter 512, forming a low voltage at the input of n-channel transistor 534 and the gate input of p-channel transistor 526.
This separates the power supply from the drain of n-channel transistor 534, and between the source of p-channel transistor 526 connected to VPP and the drain of p-channel transistor 526 connected to low byte bilevel voltage output 500. Form a conductive path. Accordingly, the low byte bilevel voltage output 500 is connected to VPP and the low byte wordline driver (Low Byt
e Wordline Driver) 120 to send the programming voltage to low byte memory array 100.
【００３１】ロー・バイト・イネーブル信号１７０がハ
イ値にデアサートされると、ｎチャネルトランジスタ５
３０のゲート入力５３０はハイ値になる。このハイ値
は、インバータ５１０を介して送られ、ロー値をｎチャ
ネルトランジスタ５３２のゲート入力へ与える。ｎチャ
ネルトランジスタ５３０のゲート入力上のハイ値は、ｎ
チャネルトランジスタ５３０のソースとグランドに接続
されているｎチャネルトランジスタ５３０のドレイン間
に導電路を形成する。ｎチャネルトランジスタ５３０の
ソースは、またｐチャネルトランジスタ５２２のゲート
入力に接続していて、ｐチャネルトランジスタ５２２の
ゲート入力をロー値にする。このロー値によって、ＶＰ
Ｐに接続されているｐチャネルトランジスタ５２２のソ
ースとｐチャネルトランジスタ５２４のゲート入力に接
続しているｐチャネルトランジスタ５２２のソース間に
導電路が形成される。これによりｐチャネルトランジス
タ５２４のゲート入力はハイ値になり、それによってｐ
チャネルトランジスタ５２４のドレインをＶＰＰから分
離する。インバータ５１０のロー出力は、またインバー
タ５１２を介して送られ、ハイの電圧をｎチャネルトラ
ンジスタ５３４とｐチャネルトランジスタ５２６のゲー
ト入力に与える。これにより、ｎチャネルトランジスタ
５３４のソースとグランドに接続されているｎチャネル
トランジスタ５３４のドレイン間に導電路が形成され
る。この接地（グランド）電圧はｐチャネルトランジス
タ５２８のゲート入力へ通じ、ｐチャネルトランジスタ
５２８のドレインにおけるＶＤＤとｐチャネルトランジ
スタ５２８のソースにおけるロー・バイト・バイレベル
電圧出力５００間に導電路を生じる。従って、ロー・バ
イト・バイレベル電圧出力５００からのＶＤＤがロー・
バイト・ワードライン・ドライバー１２０へ供給され、
非プログラミング電圧がロー・バイト・メモリ・アレイ
１００へ与えられるようにする。When the low byte enable signal 170 is deasserted to a high value, the n-channel transistor 5
The 30 gate input 530 goes high. This high value is passed through inverter 510 and provides a low value to the gate input of n-channel transistor 532. The high value on the gate input of n-channel transistor 530 is n
A conductive path is formed between the source of the channel transistor 530 and the drain of the n-channel transistor 530 connected to the ground. The source of n-channel transistor 530 is also connected to the gate input of p-channel transistor 522, causing the gate input of p-channel transistor 522 to go low. With this low value, VP
A conductive path is formed between the source of p-channel transistor 522 connected to P and the source of p-channel transistor 522 connected to the gate input of p-channel transistor 524. This sets the gate input of p-channel transistor 524 to a high value, thereby
Isolate the drain of channel transistor 524 from VPP. The low output of inverter 510 is also passed through inverter 512 and provides a high voltage to the gate inputs of n-channel transistor 534 and p-channel transistor 526. Thus, a conductive path is formed between the source of the n-channel transistor 534 and the drain of the n-channel transistor 534 connected to the ground. This ground voltage leads to the gate input of p-channel transistor 528, creating a conductive path between VDD at the drain of p-channel transistor 528 and low byte bi-level voltage output 500 at the source of p-channel transistor 528. Therefore, VDD from the low byte bi-level voltage output 500 is low.
Supplied to the byte / word line driver 120,
A non-programming voltage is provided to the low byte memory array 100.
【００３２】図６は、ハイ・バイト・バイレベル電圧出
力１１２の内部構造を示す回路図である。この回路は、
ロー・バイト・イネーブル信号１７０の代わりにハイ・
バイト・イネーブル信号１７２からの入力を用いる点を
除いて、図５の回路と同じである。図６に示された回路
は、図５の回路と同様な方法で正確に動作する。ハイ・
バイト・イネーブル信号１７２がロー値になると、ハイ
・バイト・バイレベル電圧出力６００は、ハイ・バイト
・ワードライン・ドライバー１２２を介して、ＶＰＰの
電圧をハイ・バイト・メモリ・アレイ１０２のワードラ
インへ与えられる。これにより、プログラミング電圧が
ハイ・バイト・メモリ・アレイ１０２のワードラインへ
与えられるようになる。ハイ・バイト・イネーブル信号
１７２がハイ値に戻ると、これはＶＤＤの電圧がハイ・
バイト・バイレベル電圧出力６００を介して駆動される
ようにする。これにより、ハイ・バイト・ワードライン
・ドライバーが非プログラミングＶＤＤ電圧をハイ・バ
イト・メモリ・アレイ１０２のワードラインへ与えるよ
うにする。FIG. 6 is a circuit diagram showing the internal structure of the high byte bilevel voltage output 112. This circuit is
High byte instead of low byte enable signal 170
The circuit is the same as the circuit of FIG. 5 except that the input from the byte enable signal 172 is used. The circuit shown in FIG. 6 operates exactly in the same way as the circuit of FIG. Yes·
When the byte enable signal 172 goes low, the high byte bi-level voltage output 600, via the high byte wordline driver 122, applies the voltage at VPP to the word line of the high byte memory array 102. Given to. This allows a programming voltage to be applied to the word lines of the high byte memory array 102. When the high byte enable signal 172 returns to a high value, this indicates that the VDD voltage is high.
Driven via byte bi-level voltage output 600. This causes the high byte wordline driver to apply a non-programming VDD voltage to the word lines of the high byte memory array 102.
【００３３】図７は、ロー・バイト・ワードライン・ド
ライバー１２０の一つの内部構造の回路図である。図７
に示されたロー・バイト・ワードライン・ドライバー
は、アドレス・デコード入力(Address Decode Input)７
００を受取り、ロー・バイト・ワードライン７１０を出
力する。これらのワードライン回路の１つは、ロー・バ
イト・メモリ・アレイ１００の各ワードラインに接続す
る。アドレス・デコード入力信号７００はインバータ７
２０を通過してｎチャネルトランジスタ７４０のゲート
入力へ行く。インバータ７２０の出力は、またインバー
タ７２２を通過してｎチャネルトランジスタ７４２のゲ
ート入力へ行く。ｎチャネルトランジスタ７４０とｎチ
ャネルトランジスタ７４２の双方のドレインは、グラン
ドに接続（接地）している。ｎチャネルトランジスタ７
４０のソースはｐチャネルトランジスタ７３０のドレイ
ンとｐチャネルトランジスタ７３２のゲート入力に接続
している。ｎチャネルトランジスタ７４２のソースはｐ
チャネルトランジスタ７３２のドレインとｐチャネルト
ランジスタ７３０のゲート入力に接続する。それは、ま
たロー・バイト・ワードライン７１０の出力にも接続す
る。ｐチャネルトランジスタ７３０のソースと基板は、
ロー・バイト・バイレベル電圧出力５００に接続してい
る。同様に、ｐチャネルトランジスタ７３２のソースと
基板も、ロー・バイト・バイレベル電圧出力５００に接
続している。FIG. 7 is a circuit diagram of one internal structure of the low byte word line driver 120. FIG.
The low byte word line driver shown in FIG.
00 and outputs a low byte word line 710. One of these word line circuits connects to each word line of the low byte memory array 100. Address decode input signal 700 is applied to inverter 7
20 through to the gate input of n-channel transistor 740. The output of inverter 720 also passes through inverter 722 to the gate input of n-channel transistor 742. The drains of both the n-channel transistor 740 and the n-channel transistor 742 are connected to the ground (ground). n-channel transistor 7
The source of 40 is connected to the drain of p-channel transistor 730 and the gate input of p-channel transistor 732. The source of the n-channel transistor 742 is p
Connected to the drain of channel transistor 732 and the gate input of p-channel transistor 730. It also connects to the output of low byte word line 710. The source and the substrate of the p-channel transistor 730 are
Connected to low byte bilevel voltage output 500. Similarly, the source and substrate of p-channel transistor 732 are also connected to low byte bi-level voltage output 500.
【００３４】図７の回路は、以下のように動作する。ア
ドレス・デコード入力信号７００がローにアサートされ
ると、ローの電圧が給電され、インバータ７２０を介し
てｎチャネルトランジスタ７４０のゲート入力にハイの
電圧を与える。これにより、ｎチャネルトランジスタ７
４０のソースとグランドに接続されているｎチャネルト
ランジスタ７４０のドレイン間に導電路が形成される。
ｎチャネルトランジスタ７４０のソースは、ｐチャネル
トランジスタ７３２のゲート入力に接続していて、ｐチ
ャネルトランジスタ７３２のゲート入力がローに駆動さ
れる。これにより、ロー・バイト・バイレベル電圧出力
５００に接続しているｐチャネルトランジスタ７３２の
ソースとロー・バイト・ワードライン７１０に接続して
いるｐチャネルトランジスタ７３２のソースのドレイン
間に導電路が形成される。インバータ７２０のハイの電
圧出力はインバータ７２２を通過してｎチャネルトラン
ジスタ７４２のゲートにロー電圧入力を形成する。これ
により、ロー・バイト・ワードライン７１０に接続する
ｎチャネルトランジスタのソースがグランドに接続して
いるｎチャネルトランジスタ７４２のドレインから切り
離される。結果的にロー・バイト・ワードライン７１０
の出力は、ロー・バイト・バイレベル電圧出力５００に
なる。The circuit of FIG. 7 operates as follows. When the address decode input signal 700 is asserted low, a low voltage is supplied to provide a high voltage to the gate input of the n-channel transistor 740 via the inverter 720. Thereby, the n-channel transistor 7
A conductive path is formed between the source of N.40 and the drain of n-channel transistor 740 connected to ground.
The source of n-channel transistor 740 is connected to the gate input of p-channel transistor 732, which drives the gate input of p-channel transistor 732 low. This forms a conductive path between the source of p-channel transistor 732 connected to low byte bi-level voltage output 500 and the drain of the source of p-channel transistor 732 connected to low byte word line 710. Is done. The high voltage output of inverter 720 passes through inverter 722 to form a low voltage input at the gate of n-channel transistor 742. This disconnects the source of the n-channel transistor connected to the low byte word line 710 from the drain of the n-channel transistor 742 connected to ground. As a result, low byte word line 710
Is a low byte bi-level voltage output 500.
【００３５】もし、アドレス、デコード入力７００がハ
イの電圧に戻ると、このハイの電圧は、インバータ７２
０を通過してｎチャネルトランジスタ７４０のゲート入
力にロー値を与える。このロー値は、インバータ７２２
を通過してｎチャネルトランジスタ７４２のゲート入力
にロー値を与える。これにより、ｎチャネルトランジス
タ７４２のソースとグランドに接続されているｎチャネ
ルトランジスタ７４２のドレイン間に導電路が形成され
る。ｎチャネルトランジスタ７４２のソースは、またロ
ー・バイト・ワードライン７１０にも接続しており、ロ
ー・バイト・ワードライン７１０がローの電圧に駆動さ
れるようにする。ｎチャネルトランジスタ７４０のゲー
ト入力上のロー値は、ｎチャネルトランジスタ７４０の
ソースをグラントに接続されているｎチャネルトランジ
スタ７４０のドレインから切り離す。いまロー値である
ｎチャネルトランジスタ７４２のソースは、ｐチャネル
トランジスタ７３０のゲート入力に接続していて、それ
によりロー・バイト・バイレベル電圧出力５００とｐチ
ャネルトランジスタ７３０のドレイン間に導電路を形成
する。ｐチャネルトランジスタ７３０のドレインは、ｐ
チャネルトランジスタ７３２の入力ゲートに接続してい
て、それがハイの電圧に駆動されるようにする。このハ
イの電圧は、ロー・バイト・バイレベル電圧出力に接続
しているｐチャネルトランジスタ７３２のソースをロー
・バイト・ワードライン７１０に接続しているｐチャネ
ルトランジスタ７３２のドレインから分離する。結果と
して、ロー・バイト・ワードライン７１０はグランド
（接地）電位になる。If the address, decode input 700 returns to a high voltage, the high voltage
A low value is applied to the gate input of n-channel transistor 740 through 0. This low value corresponds to the inverter 722
To give a low value to the gate input of the n-channel transistor 742. As a result, a conductive path is formed between the source of the n-channel transistor 742 and the drain of the n-channel transistor 742 connected to the ground. The source of n-channel transistor 742 is also connected to low byte word line 710 so that low byte word line 710 is driven to a low voltage. A low value on the gate input of n-channel transistor 740 disconnects the source of n-channel transistor 740 from the drain of n-channel transistor 740 which is connected to ground. The source of n-channel transistor 742, now low, is connected to the gate input of p-channel transistor 730, thereby forming a conductive path between low byte bi-level voltage output 500 and the drain of p-channel transistor 730. I do. The drain of the p-channel transistor 730 is
Connects to the input gate of channel transistor 732 so that it is driven to a high voltage. This high voltage isolates the source of p-channel transistor 732 connected to the low byte bi-level voltage output from the drain of p-channel transistor 732 connected to low byte word line 710. As a result, low byte wordline 710 is at ground potential.
【００３６】要約すると、ロー・バイト・メモリ・アレ
イ１００のワードラインの各々に給電するロー・バイト
・ワードライン・ドライバー１２０のコレクションは、
グランド電位を選択れないワードラインに、またバイレ
ベル電圧を選択される単一のワードラインに与えるシス
テムを形成する。図８は、ハイ・バイト・ワードライン
・ドライバー１２２の１つの内部構造を示す回路図であ
る。この構造は、ｐチャネルトランジスタ８３０と８３
２への電源がロー・バイト・バイレベル電圧出力５００
の代わりに、ハイ・バイト・バイレベル電圧出力６００
によって供給される点を除いて、図７に示されたロー・
バイト・ワードライン・ドライバーの構造と同じであ
る。ハイ・バイト・ワードライン・ドライバー１２２の
コレクションは、グランド電圧レベルを選択されないワ
ードラインへ、またバイレベル電圧を単一の選択された
ワードラインに与えるシステムを形成する。In summary, the collection of low byte wordline drivers 120 that power each of the wordlines of low byte memory array 100 is:
A system is provided that provides a ground potential to unselected word lines and a bi-level voltage to a selected single word line. FIG. 8 is a circuit diagram showing one internal structure of the high byte word line driver 122. This structure corresponds to p-channel transistors 830 and 83
2 is low byte bi-level voltage output 500
Instead of high byte bi-level voltage output 600
7, except that it is supplied by
It has the same structure as the byte / word line driver. The collection of high byte wordline drivers 122 forms a system that provides a ground voltage level to unselected wordlines and a bilevel voltage to a single selected wordline.
【００３７】図９は、本発明の１つの実施形態によるフ
ロティングゲートメモリセルのアレイにおける１６ビッ
トワードのバイト毎のプログラミングを行うプロセスを
示すフローチャートである。ステップ９００において、
ワードプログラミング動作が開始する。アドレスがアド
レスバス１６０を通して送られる。このアドレスは、行
デコーダー１３０へ供給する行アドレスとロー・バイト
列デコーダー１４０とハイ・バイト列デコーダー１４２
の両方に供給する列アドレスに分けられる。行デコーダ
ー１３０は、ロー・バイト・ワードライン・ドライバー
１２０から１つのワードライン・ドライバーを、そして
ハイ・バイト・ワードライン・ドライバー１２２から１
つのワードライン・ドライバーを選択する。ロー・バイ
ト列デコーダー１４０は、アドレスされたワードのロー
・バイトに相当するフローティング・ゲート・メモリ・
セルのアレイからビットラインの組を選択する。ハイ・
バイト列デコーダー１４２は、アドレスされたワードの
ハイ・バイトに相当するビットラインの組を選択する。
最後に、フローティング・ゲート・セルのアレイにおけ
るアドレスされたワードにプログラムされるべきデータ
は、データ・バス１８０からデータ入力バス１８２へロ
ードされる。FIG. 9 is a flowchart illustrating a process for byte-by-byte programming of a 16-bit word in an array of floating gate memory cells according to one embodiment of the present invention. In step 900,
The word programming operation starts. The address is sent through the address bus 160. This address is supplied to the row address supplied to the row decoder 130, the low byte string decoder 140 and the high byte string decoder 142.
Column addresses to be supplied to both. Row decoder 130 includes one word line driver from low byte word line driver 120 and one word line driver from high byte word line driver 122.
Select one wordline driver. Row byte sequence decoder 140 provides a floating gate memory equivalent to the low byte of the addressed word.
Select a set of bit lines from an array of cells. Yes·
The byte decoder 142 selects a set of bit lines corresponding to the high byte of the addressed word.
Finally, the data to be programmed into the addressed word in the array of floating gate cells is loaded from data bus 180 to data input bus 182.
【００３８】ステップ９０２において、ロー・バイト・
プログラミングが開始する。フローティング・ゲート・
メモリ・セル（図示せず）のアレイのための制御装置
は、ロー・バイト・イネーブル信号１７０をアサート
し、ハイ・バイト・イネーブル信号１７２をデアサーと
する。アサートされたロー・バイト・イネーブル信号１
７０は、ロー・バイト・バイレベル電源１１０がロー・
バイト・ワードライン・ドライバー１２０から選択され
たワードライン・ドライバーのためのプログラミング電
圧を生成するようにする。デアサートされたハイ・バイ
ト・イネーブル信号１７２は、ハイ・バイト・バイレベ
ル電源１１２がハイ・バイト・ワードライン・ドライバ
ー１２２から選択されたワードライン・ドライバーのた
めの非プログラミング電圧を生成するようにする。全て
のデータｉ・フラッグ・ラッチ４５０がリセットされる
とすると、ロー・バイト・イネーブル信号１７０は、ロ
ー・バイトに対するプログラム・データ入力構造がイネ
ーブルされるようにし、プログラミング電圧がロー・バ
イト列デコーダー１４０によって選択されるロー・バイ
ト・メモリ・アレイ１００の列に印加されるようにす
る。ハイ・バイト・イネーブル信号１７２は、ハイ・バ
イト・プログラム・データ入力構造１５２へ供給され、
これらのプログラム・データ入力構造がディスエーブル
されるようにする。結果として、ハイ・バイト列デコー
ダー１４２によって選択されたビットラインは、ハイ・
バイト・プログラム・データ入力構造１５２のフローテ
ィング出力と結合され、ハイ・バイトのプログラミング
は生じない。At step 902, the raw byte
Programming starts. Floating gate
The controller for the array of memory cells (not shown) asserts the low byte enable signal 170 and deasserts the high byte enable signal 172. Low byte enable signal 1 asserted
70 is a low byte bilevel power supply 110
A programming voltage is generated from the byte word line driver 120 for the selected word line driver. The deasserted high byte enable signal 172 causes the high byte bi-level power supply 112 to generate a non-programming voltage for the selected word line driver from the high byte word line driver 122. . Assuming that all data i flag latches 450 are reset, the low byte enable signal 170 causes the program data input structure for the low byte to be enabled and the programming voltage to be low byte column decoder 140 Is applied to the column of the low byte memory array 100 selected by The high byte enable signal 172 is provided to the high byte program data input structure 152,
Ensure that these program data input structures are disabled. As a result, the bit line selected by the high byte sequence decoder 142 is
Combined with the floating output of byte program data input structure 152, no high byte programming occurs.
【００３９】ステップ９０４において、プログラミング
電圧は、タイマーがプログラミングの回復期間が完了し
たことを示すまで、プログラム回復期間中維持される。
これにより、プログラミング電圧に対する時間が定まる
こと、およびフローティングゲートが正しくチャージさ
れたり、あるいはディスチャージされることを可能にす
る。ステップ９０６において、ビット毎の検証が行われ
る。ロー・バイト・メモリ・アレイ１００とハイ・バイ
ト・メモリ・アレイ１０２の双方におけるアドレスされ
たワードに相当するワードラインは選択されたままであ
る。しかし、非プログラミング読み取り電圧がこれらの
ワードラインに印加される。ロー・バイトにおける選択
されたフローティング・ゲート・メモリ・セルの出力
は、ロー・バイト・メモリ・アレイ１００からデータの
センス・増幅器へチャネル化され、その後、選択された
バイトの全てのセルが正しくプログラムされているか否
かを判定するために比較器を介してチャネル化される。
もし、入力におけるデータがセンス増幅器の出力と一致
するなら、マッチ・データｉ信号４００が発生されて、
ロー・バイトに相当するデータｉ・フラッグ・ラッチが
セットされるようにする。これは、ロー・バイトの首尾
よくプログラムされたビットの連続した再プログラミン
グをディスエーブルする。At step 904, the programming voltage is maintained during the program recovery period until the timer indicates that the programming recovery period has completed.
This allows a fixed time for the programming voltage and allows the floating gate to be charged or discharged correctly. In step 906, a bit-by-bit verification is performed. The word line corresponding to the addressed word in both low byte memory array 100 and high byte memory array 102 remains selected. However, a non-programming read voltage is applied to these word lines. The output of the selected floating gate memory cell in the low byte is channeled from the low byte memory array 100 to the data sense amplifier, after which all cells of the selected byte are correctly programmed. Channeled through a comparator to determine if the
If the data at the input matches the output of the sense amplifier, a match data i signal 400 is generated,
The data i flag latch corresponding to the low byte is set. This disables successive reprogramming of the successfully programmed bits of the low byte.
【００４０】ステップ９０８において、プログラム検証
リカバリーが行われる。プログラム電圧は、タイマーが
完了するまで全体のメモリ・アレイで維持される。これ
は充分な時間が検証信号に対して考慮され、メモリ・ア
レイをとおして伝わることを保証する。ステップ９１０
において、システムは、ロー・バイト内の全てのビット
ば正しくプログラムされたことを検証する。もし、そう
なら、システムはステップ９１４へ進む。そうでなけれ
ば、システムはステップ９０２へ戻って、正しくプログ
ラムされなかったこれらのビットのみをプログラムす
る。データｉ・フラッグ・ラッチ４５０は、ドレインの
妨害条件を阻止するために正しくプログラムされたビッ
トに対するドレインのプログラミング電圧をディスエー
ブルする。プログラミングプロセスは、正しくプログラ
ムされなかったこれらのビットのみが再プログラミング
されるのを除いて、ロー・バイトに対して繰り返され
る。首尾よくプログラミングすることなく、所定の数の
繰り返しの後、ロー・バイト・プログラミングプロセス
が停止し、エラーが示されることは図９には示されてい
ない。At step 908, program verification recovery is performed. The program voltage is maintained in the entire memory array until the timer expires. This ensures that sufficient time is taken into account for the verification signal and propagates through the memory array. Step 910
In, the system verifies that all bits in the low byte were correctly programmed. If so, the system proceeds to step 914. Otherwise, the system returns to step 902 to program only those bits that were not correctly programmed. Data i-flag latch 450 disables the drain programming voltage for a correctly programmed bit to prevent a drain disturb condition. The programming process is repeated for the low byte, except that only those bits that were incorrectly programmed are reprogrammed. It is not shown in FIG. 9 that after a predetermined number of iterations, without successful programming, the low byte programming process stops and an error is indicated.
【００４１】ハイ・バイト・プログラミングプロセスは
ステップ９１４、９１６、９１８、９２０および９２２
からなる。このプロセスは、ハイ・バイト・メモリ・ア
レイ１０２が含まれるのを除いて、ロー・バイト・プロ
グラミングプロセスと極めて類似している。ハイ・バイ
ト・プログラミングプロセスが完了した後、システムは
ステップ９２９へ進み、ワードプログラミングプロセス
が完了する。本発明の１つの実施形態は、一度に行うバ
イトプログラミング(byte-at-a-time programming)が一
度に行うワードプログラミング(word-at-a-time progra
mming)ためにバイパスされるのを可能にするバイパス構
造を提供する。このバイパスは、プログラミングの外部
電源が利用できる場合に用いられ、それにより、一度に
行うワードプログラミングのための充分なプログラミン
グ電流を与える。The high byte programming process includes steps 914, 916, 918, 920 and 922.
Consists of This process is very similar to the low byte programming process, except that the high byte memory array 102 is included. After the high byte programming process is completed, the system proceeds to step 929, where the word programming process is completed. One embodiment of the present invention is a method in which byte-at-a-time programming is performed at a time and word-at-a-time programming is performed at a time.
to provide a bypass structure that allows it to be bypassed for mming). This bypass is used when an external power supply for programming is available, thereby providing sufficient programming current for one-time word programming.
【００４２】上述の発明の他の実施形態も可能である。
この記載は、これまでサイズが８ビットであるサブワー
ドについて述べてきたが、例えば４、６、１０、１２お
よび１６ビットのような他のサブワードを容易に用いる
こともできる。他の実施形態において、一度に行うバイ
トプログラミングではなく、ビット毎の検証が行われ
る。この実施形態において、全ワードは直ちにプログラ
ムされ、プログラムに失敗したワード内のこれらのビッ
トのみが再プログラムされる。更に、他の実施形態は、
ビット毎の検証ではなく一度に行うバイトプログラミン
グを提供する。本発明の好適な実施の形態の上述の説明
は、概要と説明のためのみに行った。本発明を開示され
た形状に限定することは意図するところではない。明ら
かに、多くの変形や変更が所謂当業者に明らかであろ
う。Other embodiments of the above described invention are possible.
Although the description so far has described subwords having a size of 8 bits, other subwords such as, for example, 4, 6, 10, 12 and 16 bits can easily be used. In other embodiments, bit-by-bit verification is performed, rather than one-time byte programming. In this embodiment, all words are immediately programmed and only those bits in the word that failed to program are reprogrammed. Further, other embodiments include:
Provides byte programming that is done at once instead of bit by bit. The foregoing description of the preferred embodiments of the present invention has been presented for purposes of overview and description only. It is not intended that the present invention be limited to the disclosed shapes. Obviously, many modifications and variations will be apparent to practitioners skilled in the art.
【図１】本発明の特徴によるフローティングメモリセル
のアレイをプログラムするためのシステムの主な機能要
素のブロック図である。FIG. 1 is a block diagram of the main functional components of a system for programming an array of floating memory cells according to features of the present invention.
【図２】本発明の特徴によるフローティングメモリセル
のアレイを示す回路図である。FIG. 2 is a circuit diagram illustrating an array of floating memory cells according to a feature of the present invention.
【図３】“プログラム入力”構造及びセンス増幅器がど
のように本発明の特徴によるフローティングメモリセル
のアレイの列ラインに接続するかを示す図である。FIG. 3 illustrates a "program input" structure and how a sense amplifier connects to a column line of an array of floating memory cells in accordance with an aspect of the invention.
【図４】本発明の特徴によるデータバスの単一ビットに
対応する“データ入力”構造の回路図である。FIG. 4 is a circuit diagram of a “data input” structure corresponding to a single bit of a data bus according to a feature of the present invention.
【図５】図１からのロー・バイト・バイレベル電源用の
回路図である。FIG. 5 is a circuit diagram for a low byte bi-level power supply from FIG. 1;
【図６】図１からのハイ・バイト・バイレベル電源用の
回路図である。FIG. 6 is a circuit diagram for a high byte bi-level power supply from FIG. 1;
【図７】本発明の特徴による単一のローバイトワードラ
インドライバー用の回路図である。FIG. 7 is a circuit diagram for a single low byte word line driver according to an aspect of the present invention.
【図８】本発明の特徴による単一のハイバイトワードラ
インドライバー用の回路図である。FIG. 8 is a circuit diagram for a single high byte word line driver according to an aspect of the present invention.
【図９】本発明の特徴によるフローティングメモリセル
のアレイからのワードをプログラムするために用いられ
るステップを示すフローチャートである。FIG. 9 is a flowchart illustrating steps used to program a word from an array of floating memory cells according to an aspect of the invention.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユー シェン リン 台湾 タイペイ チュン ユーアン ロー ド 26−４−４エフ (72)発明者 チュン チェン ツァイ 台湾 タイチュン カウンティー ホウリ チャイ ホウ ロード レーン 490 アレイ 37−32−１ (72)発明者 イン リーエン リン 台湾 タオユーアン ダー シー タウン イー ショウ ロード 221 (72)発明者 レイ リン ワン アメリカ合衆国 カリフォルニア州 94539 フリーモント ウィチトー ドラ イヴ 709 (72)発明者 ユーアン チャン リウ 台湾 ミアオ リー シティー チャン クン リー タオ ピン ストリート 14 (72)発明者 チュン シウン ヒュン 台湾 シン チュ ユニヴァーシティー ロード レーン 81 アレイ ３−５−４ エフ ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Yu Shen Lin Taiwan Taipei Chun Yuan Road 26-4-4F (72) Inventor Chun Chen Tsai Taiwan Taichung County Houli Chai Ho Road Lane 490 Array 37-32- 1 (72) Inventor In Lien Lin Taiwan Tao Euan Da Sea Town E-Shaw Road 221 (72) Inventor Ray Ling Wan United States 94539 Fremont Wichito Drive 709 (72) Inventor Yuan Chang Liu Taiwan Miao Lee City Chang Kung Lee Tao Ping Street 14 (72) Inventor Chun Si Eun Hyun Taiwan Shin Chu University Road Lane 81 Array 3- -4 F
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9381098AJPH11273366A (en) | 1998-03-03 | 1998-03-03 | Data storage device and method of programming an array of floating gate cells |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9381098AJPH11273366A (en) | 1998-03-03 | 1998-03-03 | Data storage device and method of programming an array of floating gate cells |
| Publication Number | Publication Date |
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| JPH11273366Atrue JPH11273366A (en) | 1999-10-08 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9381098APendingJPH11273366A (en) | 1998-03-03 | 1998-03-03 | Data storage device and method of programming an array of floating gate cells |
| Country | Link |
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| JP (1) | JPH11273366A (en) |
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|---|---|---|---|---|
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| JPH0482091A (en)* | 1990-07-23 | 1992-03-16 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory |
| US5317535A (en)* | 1992-06-19 | 1994-05-31 | Intel Corporation | Gate/source disturb protection for sixteen-bit flash EEPROM memory arrays |
| JPH06259320A (en)* | 1993-03-04 | 1994-09-16 | Hitachi Ltd | Non-volatile memory device |
| JPH09502560A (en)* | 1993-09-10 | 1997-03-11 | インテル・コーポレーション | Sequential programming of flash EEPROM memory |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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