【０００１】[0001]
【発明の属する技術分野】本発明は、バス使用権調停回
路（アービタ）が、最優先のＰＣＩデバイス又はＰＣＩ
スロットにバス使用を許可するために、バス使用権の優
先度を設定する優先度遷移アルゴリズムでの循環経路の
変更を行うＰＣＩバス使用権調停装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus arbitration circuit (arbiter) in which a PCI device or
The present invention relates to a PCI bus use right arbitrating device that changes a circulating path by a priority transition algorithm for setting a priority of a bus use right to allow a slot to use a bus.
【０００２】[0002]
【従来の技術】従来、ＰＣＩ(Peripheral Component In
terconnect) バスは、高い周波数に対応し、ＣＰＵとロ
ーカルバス拡張ボードとの間にブリッジ回路を設け、特
定のＣＰＵの制御動作に依存しない目的のために用いら
れている。2. Description of the Related Art Conventionally, PCI (Peripheral Component In)
The terconnect bus supports high frequencies, provides a bridge circuit between the CPU and the local bus expansion board, and is used for the purpose of not depending on the control operation of a specific CPU.
【０００３】図７は従来のＰＣＩバス使用権調停装置の
構成を示すブロック図である。このＰＣＩバス使用権調
停装置は、入力されるリクエスト番号（ＲＥＱ＃）信号
に対し、循環優先順位アルゴリズムに基づいたグラント
番号（ＧＮＴ＃）信号を送出してバスの管理及び調停を
行うアービタ１０１と、ディスク、プリンタや電子デバ
イスなどのＰＣＩデバイス１０２，１０３と、ＦＡＸモ
デムカード、イーサネットカードなどのカード型デバイ
スであるＰＣカード（ＩＣカード）や拡張ボードを差し
込む受け口（コネクタ）などのＰＣＩスロット１０４，
１０５とを有している。また、ＰＣＩデバイス１０２，
１０３及びＰＣＩスロット１０４，１０５が接続され、
グラント番号（ＧＮＴ＃）信号によってＰＣＩデバイス
１０２，１０３及びＰＣＩスロット１０４，１０５の選
択を行うためのＰＣＩバス１０６を有している。FIG. 7 is a block diagram showing a configuration of a conventional PCI bus use right arbitration device. The arbiter 101 performs a bus management and arbitration by transmitting a grant number (GNT #) signal based on a cyclic priority algorithm in response to an input request number (REQ #) signal. Devices 102 and 103 such as a disk, a printer and an electronic device, and a PCI slot 104 such as a PC card (IC card) which is a card-type device such as a FAX modem card and an Ethernet card and a receptacle (connector) into which an expansion board is inserted.
105. Also, the PCI device 102,
103 and PCI slots 104 and 105 are connected,
It has a PCI bus 106 for selecting PCI devices 102 and 103 and PCI slots 104 and 105 based on a grant number (GNT #) signal.
【０００４】次に、この従来例の動作について説明す
る。図８は図７に示すアービタ１０１の循環優先順位ア
ルゴリズムを説明するための図である。ＰＣＩデバイス
１０２，１０３及びＰＣＩスロット１０４，１０５は、
データ処理にかかる割り込みなどのイベント発生ごと
に、バス使用の割り当てを要求するリクエスト番号（Ｒ
ＥＱ＃）信号をアービタ１０１へ送出する。アービタ１
０１は、ＰＣＩバス１０６上のＰＣＩデバイス１０２，
１０３及びＰＣＩスロット１０４，１０５からのリクエ
スト番号（ＲＥＱ＃）信号を受け取ると、循環優先順位
アルゴリズムに基づいて、ＰＣＩバス１０６の使用を許
可するＰＣＩデバイス１０２，１０３、ＰＣＩスロット
１０４，１０５の一つにバス使用権を示すグラント番号
（ＧＮＴ＃）信号を送出する。Next, the operation of this conventional example will be described. FIG. 8 is a diagram for explaining the cyclic priority algorithm of the arbiter 101 shown in FIG. The PCI devices 102 and 103 and the PCI slots 104 and 105
Each time an event such as an interrupt related to data processing occurs, a request number (R
EQ #) signal to the arbiter 101. Arbiter 1
01 is a PCI device 102 on the PCI bus 106,
Upon receiving a request number (REQ #) signal from the PCI slot 103 and the PCI slots 104 and 105, one of the PCI devices 102 and 103 and one of the PCI slots 104 and 105, which permits use of the PCI bus 106, based on the cyclic priority algorithm. A grant number (GNT #) signal indicating the right to use the bus.
【０００５】このように、ＰＣＩバス１０６を使用する
ＰＣＩデバイス１０２，１０３を決定するアービタ１０
１でのバス使用権の優先度（ＰＣＩバス使用権調停）
は、予め定められた図８に示すような循環優先順位アル
ゴリズムを用いる場合が多い。例えば、このＰＣＩバス
使用権調停では、まず、ＰＣＩデバイス１０２がＰＣＩ
バス１０６を使用した後に、ＰＣＩスロット１０４が、
優先的にＰＣＩバス１０６を使用できる。この次は、グ
ループ１０１内のＰＣＩデバイス及びＰＣＩスロットで
バス使用の優先権が遷移する。グループ１０１では、Ｐ
ＣＩデバイス１０３とＰＣＩスロット１０４との間で、
バス使用の優先権が遷移する。この後は、グループ１０
１から再度、ＰＣＩデバイス１０２にバス使用の優先権
が移動する。As described above, the arbiter 10 that determines the PCI devices 102 and 103 that use the PCI bus 106
Priority of bus use right at 1 (PCI bus use right arbitration)
Often uses a predetermined cyclic priority algorithm as shown in FIG. For example, in the arbitration of the right to use the PCI bus, first, the PCI device 102
After using the bus 106, the PCI slot 104
The PCI bus 106 can be used preferentially. After this, the priority of bus use transitions in the PCI devices and the PCI slots in the group 101. In group 101, P
Between the CI device 103 and the PCI slot 104,
The priority of bus use transitions. After this, group 10
From 1 again, the bus use priority moves to the PCI device 102.
【０００６】このようなＰＣＩバス使用権調停装置で
は、ＰＣＩバス１０６に、ＰＣＩデバイス１０２，１０
３及びＰＣＩスロット１０４，１０５以外に、多数のＰ
ＣＩバス及びＰＣＩスロットが接続され、その管理及び
バス使用権の調停をアービタ１０１が行っている。この
場合、多数のＰＣＩバス及びＰＣＩスロットでのそれぞ
れのバス使用の優先度が異なる。しかし、予め循環最優
先順位アルゴリズムによってバス使用の優先権の循環経
路が定められているため、最優先のＰＣＩバス又はＰＣ
Ｉスロットにバス使用が許可されるとは限らない。した
がって、最優先のＰＣＩバス又はＰＣＩスロットにバス
使用を許可するＰＣＩバス使用権の調停の目的が達成で
きないことになる。In such a PCI bus use right arbitration apparatus, the PCI bus 106 is connected to the PCI devices 102 and 10.
3 and PCI slots 104 and 105,
The CI bus and the PCI slot are connected, and the arbiter 101 manages the CI bus and arbitrates the right to use the bus. In this case, the priority of use of each bus in many PCI buses and PCI slots differs. However, since the circulation route of the bus use priority is determined in advance by the circulation highest priority algorithm, the highest priority PCI bus or PC
The bus use is not always permitted to the I slot. Therefore, the purpose of the arbitration of the right to use the PCI bus, which permits the highest priority PCI bus or PCI slot to use the bus, cannot be achieved.
【０００７】例えば、所望の映像番組を即時的に映し出
すビデオオンマインド（ＶＯＤ：Video on Demand)のサ
ーバ／クライアントシステムでは、サーバがクライアン
トに対して映像データを送出する。この場合、バス使用
の優先権が、サーバのＰＣＩバス上でクライアントに与
えられないと、映像データの転送が連続しなくなり、そ
の映像が途切れることがある。すなわち、最優先のクラ
イアントにバス使用を許可するＰＣＩバス使用権の調停
の目的が達成できないことになる。For example, in a video-on-demand (VOD) server / client system for immediately displaying a desired video program, a server sends video data to a client. In this case, if the priority of using the bus is not given to the client on the PCI bus of the server, the transfer of the video data is not continuous, and the video may be interrupted. In other words, the purpose of arbitrating the right to use the PCI bus, which permits the highest priority client to use the bus, cannot be achieved.
【０００８】[0008]
【発明が解決しようとする課題】このように上記従来例
のＰＣＩバス使用権調停装置では、予めバス使用の優先
権における循環経路が定められている。すなわち、最優
先のＰＣＩバス又はＰＣＩスロットにバス使用が許可さ
れるとは限らない。換言すれば、使用者が設定する最優
先のＰＣＩバス又はＰＣＩスロットにバス使用が許可さ
れない場合がある。したがって、使用者が設定する最優
先のＰＣＩバス又はＰＣＩスロットにバス使用を許可で
きるようにするためには、アービタをシステムごとの専
用として開発する必要がある。このように従来例のＰＣ
Ｉバス使用権調停装置は、多用なシステムでのＰＣＩバ
ス使用権の調停ができず、その汎用性がないという欠点
があった。As described above, in the above-mentioned conventional PCI bus use arbitration apparatus, the circulation route in the priority of using the bus is determined in advance. That is, the bus use is not always permitted to the highest priority PCI bus or PCI slot. In other words, there is a case where the bus use is not permitted to the highest priority PCI bus or PCI slot set by the user. Therefore, it is necessary to develop an arbiter dedicated to each system in order to allow the use of the bus to the highest priority PCI bus or PCI slot set by the user. Thus, the conventional PC
The I bus use right arbitration device has a drawback that it cannot arbitrate for the right to use the PCI bus in a versatile system and has no versatility.
【０００９】本発明は、このような従来の技術における
課題を解決するものであり、バス使用権調停回路（アー
ビタ）が、最優先のＰＣＩデバイス又はＰＣＩスロット
にバス使用を許可するために、バス使用権の優先度を設
定する優先度遷移アルゴリズムの循環経路を、入力設定
によって容易かつ確実に変更できるようになり、汎用的
なＰＣＩバス使用権の調停が可能になるＰＣＩバス使用
権調停装置の提供を目的とする。The present invention solves such a problem in the prior art. A bus arbitration circuit (arbiter) uses a bus to permit a PCI device or PCI slot with the highest priority to use the bus. The circulating path of the priority transition algorithm for setting the priority of the usage right can be easily and surely changed by input setting, and a general-purpose PCI bus usage right arbitration device can be arbitrated. For the purpose of providing.
【００１０】[0010]
【課題を解決するための手段】上記課題を達成するため
に、本発明のＰＣＩバス使用権調停装置は、ＰＣＩバス
を通じてデータ転送を行う複数のＰＣＩデータ転送手段
と、複数のＰＣＩデータ転送手段のそれぞれに対するバ
ス使用権の優先度を、外部から入力して設定した優先度
遷移アルゴリズムを生成して記憶する優先度遷移アルゴ
リズム生成記憶手段と、複数のＰＣＩデータ転送手段か
らのバス使用権要求信号を受け取った際に、優先度遷移
アルゴリズム生成記憶手段に記憶している優先度遷移ア
ルゴリズムに基づいた順序でＰＣＩデータ転送手段へバ
ス使用許可信号を送出するバス使用権調停手段とを備え
る構成としてある。To achieve the above object, a PCI bus use right arbitrating apparatus according to the present invention comprises a plurality of PCI data transfer means for transferring data via a PCI bus, and a plurality of PCI data transfer means. Priority transition algorithm generation and storage means for generating and storing a priority transition algorithm set by externally inputting a bus use right priority for each of them, and a bus use right request signal from a plurality of PCI data transfer means. A bus use right arbitration means for sending a bus use permission signal to the PCI data transfer means in an order based on the priority transition algorithm stored in the priority transition algorithm generation storage means upon receipt.
【００１１】また、前記優先度遷移アルゴリズム生成記
憶手段として、複数のＰＣＩデータ転送手段のそれぞれ
に対するバス使用権の優先度を入力する入力装置と、入
力装置からのバス使用権の優先度を設定するＰＣＩデー
タ転送手段での、バス使用権要求信号からバス使用許可
信号を受け取り、かつ、データ転送を終了するまでのア
クセス時間が、優先度遷移アルゴリズムでのアクセス時
間を超えるか否かを検証する優先度検証装置と、優先度
検証装置がアクセス時間を超えると判断した際に報知を
行う報知装置と、優先度検証装置がアクセス時間を越え
ないと判断した際に、入力装置からの複数のＰＣＩデー
タ転送手段のそれぞれにバス使用権の優先度を設定した
優先度遷移アルゴリズムを記憶する記憶装置とを備える
構成としてある。Further, as the priority transition algorithm generation storage means, an input device for inputting the priority of the bus use right to each of the plurality of PCI data transfer means, and the priority of the bus use right from the input device are set. A priority for verifying whether or not an access time in a PCI data transfer means from receiving a bus use permission signal from a bus use right request signal to ending data transfer exceeds an access time in a priority transition algorithm. A priority verification device, a notification device that issues a notification when the priority verification device determines that the access time is exceeded, and a plurality of PCI data from the input device when the priority verification device determines that the access time is not exceeded. Each of the transfer units includes a storage device that stores a priority transition algorithm in which the priority of the bus use right is set.
【００１２】また、前記入力装置から入力された複数の
ＰＣＩデータ転送手段のそれぞれが必要とするデータ転
送時間に基づいて、複数のＰＣＩデータ転送手段のそれ
ぞれにバス使用権の優先度を設定した優先度遷移アルゴ
リズムを計算して生成し、かつ、優先度検証装置へ送出
する優先度計算装置を備える構成としてある。[0012] In addition, a priority is set for each of the plurality of PCI data transfer means based on a data transfer time required by each of the plurality of PCI data transfer means input from the input device. It is configured to include a priority calculation device that calculates and generates a degree transition algorithm and sends it to the priority verification device.
【００１３】また、本発明のＰＣＩバス使用権調停装置
は、前記優先度計算装置が、入力されたデータ転送時間
と予め設定している複数のＰＣＩデータ転送手段のそれ
ぞれのデータ転送時間とを比較し、この比較で入力され
たデータ転送時間が、予め設定されているデータ転送時
間を超える場合に、駆動信号を報知装置へ送出してデー
タ転送時間を超えることを報知する構成としてある。Further, in the PCI bus arbitration device of the present invention, the priority calculation device compares the input data transfer time with the data transfer time of each of a plurality of preset PCI data transfer means. When the data transfer time input in this comparison exceeds the data transfer time set in advance, a drive signal is sent to the notification device to notify that the data transfer time is exceeded.
【００１４】また、本発明のＰＣＩバス使用権調停装置
は、前記優先度遷移アルゴリズム生成記憶手段が生成す
る優先度遷移アルゴリズムが、複数のＰＣＩデータ転送
手段を、バス使用権の優先度が、高い，普通，低いを含
む順序で複数のグループに区分けし、かつ、バス使用権
調停手段が、バス使用権要求信号を受け取った際に、バ
ス使用許可信号を複数のグループに付与したバス使用権
の優先度の順序で、複数のグループ内のＰＣＩデータ転
送手段へ送出するアルゴリズムとする構成としてある。In the PCI bus arbitration apparatus of the present invention, the priority transition algorithm generated by the priority transition algorithm generation and storage means includes a plurality of PCI data transfer means and a high priority of the bus usage right. , Normal, low, and when the bus use right arbitration means receives the bus use right request signal, the bus use right is assigned to the plurality of groups when the bus use right request signal is received. The algorithm is configured to be transmitted to PCI data transfer units in a plurality of groups in the order of priority.
【００１５】また、前記バス使用権調停手段が、バス使
用権要求信号を受け取った際に、複数のグループに付与
したバス使用権の優先度の高い、普通、高い順序、か
つ、この後に優先度が低い順序でバス使用許可信号を送
出し、かつ、一つのグループに複数のＰＣＩデータ転送
手段を有している場合、バス使用許可信号が送出された
一つのグループ内の複数のＰＣＩデータ転送手段のそれ
ぞれの間でバス使用権が遷移してデータ転送を実行した
後に、次の順位のグループにバス使用許可信号を送出す
る構成としてある。Further, when the bus use right arbitration means receives the bus use right request signal, the bus use right assigned to the plurality of groups has a high priority, a high priority, a high priority, and a high priority. Sends a bus use permission signal in the lower order and has a plurality of PCI data transfer means in one group, a plurality of PCI data transfer means in one group to which the bus use permission signal has been sent. After the right to use the bus transits between each of the groups and the data transfer is executed, a bus use permission signal is sent to the next group.
【００１６】また、本発明のＰＣＩバス使用権調停装置
は、前記記憶装置として、電源からの通電停止後もバス
使用権の優先度に対応する優先度遷移アルゴリズムを記
憶する記憶保持メモリを用い、かつ、前記ＰＣＩデータ
転送手段を、ＰＣＩデバイス及び／又はＰＣＩスロット
とする構成としてある。Further, the PCI bus use right arbitrating device of the present invention uses, as the storage device, a storage holding memory for storing a priority transition algorithm corresponding to the priority of the bus use right even after power supply from the power supply is stopped. Further, the PCI data transfer means is a PCI device and / or a PCI slot.
【００１７】また、本発明のＰＣＩバス使用権調停装置
は、前記報知装置が、発音による報知を行うブザーであ
り、前記報知装置を、色区分け、又は、ブリンクを含む
画面表示による報知を行う画面表示装置、及び／又は、
合成音声による報知を行う合成音声装置とする構成とし
てある。Further, in the PCI bus use right arbitrating device of the present invention, the notifying device is a buzzer for notifying by sounding, and the notifying device is a screen for notifying by a color display or a screen display including a blink. A display device, and / or
It is configured to be a synthesized voice device that performs notification by synthesized voice.
【００１８】このような構成の発明のＰＣＩバス使用権
調停装置は、ＰＣＩデータ転送手段（ＰＣＩデバイス又
はＰＣＩスロット）からのバス使用権要求信号を、バス
使用権調停手段が受け取った際に、入力したバス使用権
の優先度を設定した優先度遷移アルゴリズムの順序で、
バス使用許可信号をＰＣＩデータ転送手段（ＰＣＩデバ
イス又はＰＣＩスロット）へ送出している。The PCI bus arbiter according to the invention having the above-described configuration receives the bus request signal from the PCI data transfer unit (PCI device or PCI slot) when the bus arbiter receives the bus request signal. In the order of the priority transition algorithm that sets the priority of the bus use right
The bus use permission signal is sent to the PCI data transfer means (PCI device or PCI slot).
【００１９】この結果、バス使用権調停手段（アービ
タ）が、最優先のＰＣＩデバイス又はＰＣＩスロットに
バス使用を許可するために、バス使用権の優先度を設定
する優先度遷移アルゴリズムの循環経路を、入力設定に
よって容易かつ確実に変更できるようになり、その汎用
的なＰＣＩバス使用権の調停が可能になる。As a result, the bus use arbitration means (arbiter) sets the circulation path of the priority transition algorithm for setting the priority of the bus use right in order to grant the bus use to the highest priority PCI device or PCI slot. , Can be easily and reliably changed by input setting, and arbitration of the general-purpose PCI bus use right can be performed.
【００２０】更に、本発明のＰＣＩバス使用権調停装置
は、入力される複数のＰＣＩデータ転送手段のそれぞれ
が必要とするデータ転送時間に基づいて、前記の優先度
遷移アルゴリズムを計算して生成している。この生成し
た優先度遷移アルゴリズムに基づいて、ＰＣＩデータ転
送手段（ＰＣＩデバイス又はＰＣＩスロット）からのバ
ス使用権要求信号を、バス使用権調停手段が受け取った
際に、優先度遷移アルゴリズムの順序でバス使用許可信
号をＰＣＩデータ転送手段（ＰＣＩデバイス又はＰＣＩ
スロット）へ送出している。Further, the PCI bus use right arbitrating device of the present invention calculates and generates the above-mentioned priority transition algorithm based on the data transfer time required by each of the plurality of input PCI data transfer means. ing. Based on the generated priority transition algorithm, when the bus usage right arbitration unit receives a bus usage right request signal from the PCI data transfer unit (PCI device or PCI slot), the bus usage right arbitration unit receives the bus usage right arbitration unit in the order of the priority transition algorithm. The use permission signal is transmitted to the PCI data transfer means (PCI device or PCI device).
Slot).
【００２１】この場合、使用者が複数のＰＣＩデータ転
送手段のそれぞれが必要とするデータ転送時間のデータ
の入力のみによって、バス使用権の優先度（優先度遷移
アルゴリズム）の設定が可能になる。すなわち、面倒な
バス使用権の優先度を予め理解して入力する必要がなく
なり、バス使用権の優先度の設定が、より容易かつ確実
に可能になる。In this case, the user can set the priority of the bus use right (priority transition algorithm) only by inputting the data of the data transfer time required by each of the plurality of PCI data transfer means. That is, it is not necessary to understand and input the priorities of the troublesome bus use rights in advance, and it is possible to set the priority of the bus use right more easily and reliably.
【００２２】また、本発明のＰＣＩバス使用権調停装置
は、入力したバス使用権の優先度に対するアクセス時間
が長くなり過ぎたと判断した場合、また、ＰＣＩデータ
転送手段（ＰＣＩデバイス又はＰＣＩスロット）のそれ
ぞれのデータ転送時間を、入力されたデータ転送時間が
超える場合、すなわち、入力内容が不可の際に、発音に
よる報知、色区分け又はブリンクを含む画面表示、合成
音声による報知を行っている。Further, the PCI bus arbitration device of the present invention, when judging that the access time for the priority of the input bus usage right has become too long, or when the PCI data transfer means (PCI device or PCI slot) When the input data transfer time exceeds each data transfer time, that is, when the input content is not possible, notification by sound generation, screen display including color classification or blinking, and notification by synthetic voice are performed.
【００２３】これによって、報知が使用者で容易かつ確
実に判明して、バス使用権の優先度の設定作業が迅速に
可能になると共に、多様な報知によって装置構成の自由
度が向上する。As a result, the notification can be easily and surely found by the user, the work of setting the priority of the right to use the bus can be quickly performed, and the flexibility of the device configuration is improved by various notifications.
【００２４】[0024]
【発明の実施の形態】次に、本発明のＰＣＩバス使用権
調停装置の実施の形態を図面を参照して詳細に説明す
る。図１は本発明のＰＣＩバス使用権調停装置の第１実
施形態における構成を示すブロック図である。このＰＣ
Ｉバス使用権調停装置は、入力されるリクエスト番号
（ＲＥＱ＃）信号（バス使用権要求信号）に対し、循環
優先順位アルゴリズムに基づいた順序でグラント番号
（ＧＮＴ＃）信号（バス使用許可信号）を送出してバス
の管理及び調停を行うバス使用権調停手段としてのアー
ビタ１１と、ディスク、プリンタや電子デバイスなどで
あり、このデータ処理にかかる割り込みなどのイベント
の発生に対応してアービタ１１へ自装置に付与された番
号を付加したリクエスト番号（ＲＥＱ＃）信号を送出す
るＰＣＩデータ転送手段としてのＰＣＩデバイス１２，
１３とを有している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of a PCI bus use right arbitration apparatus of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a PCI bus use right arbitrating device according to a first embodiment of the present invention. This PC
The I bus use right arbitrating device responds to the input request number (REQ #) signal (bus use right request signal) in the order based on the cyclic priority algorithm in accordance with the grant number (GNT #) signal (bus use permission signal). And an arbiter 11 as a bus arbitration means for managing and arbitrating the bus, and a disk, a printer, an electronic device, or the like. A PCI device 12 serving as a PCI data transfer unit for transmitting a request number (REQ #) signal to which a number assigned to the own device is added;
13 are provided.
【００２５】更に、このＰＣＩバス使用権調停装置は、
ＦＡＸモデムカード、イーサネットカードなどのカード
型デバイスであるＰＣカード（ＩＣカード）や拡張ボー
ドを差し込む受け口（コネクタ）であり、ここでのデー
タ処理にかかる割り込みなどのイベントの発生に対応し
てアービタ１１へ、自装置に付与された番号を付加した
リクエスト番号（ＲＥＱ＃）信号を送出するＰＣＩデー
タ転送手段としてのＰＣＩスロット１４，１５，１６，
１７を有している。Further, this PCI bus use right arbitration device
A receiving port (connector) for inserting a PC card (IC card) or an expansion board, which is a card-type device such as a FAX modem card or an Ethernet card. The arbiter 11 responds to occurrence of an event such as an interrupt related to data processing. To the PCI slots 14, 15, 16, as PCI data transfer means for transmitting a request number (REQ #) signal to which a number assigned to the own device is added.
17.
【００２６】更に、ＰＣＩバス使用権調停装置は、ＰＣ
Ｉデバイス１２，１３及びＰＣＩスロット１４〜１７が
接続され、ここからのアービタ１１へのリクエスト番号
（ＲＥＱ＃）信号によって、グラント番号（ＧＮＴ＃）
信号を送出し、この信号のやり取り（バス使用権）によ
ってＰＣＩデバイス１２，１３及びＰＣＩスロット１４
〜１７の選択を行うためのＰＣＩバス２６を有してい
る。Furthermore, the PCI bus use right arbitration device is a PC
The I devices 12, 13 and the PCI slots 14 to 17 are connected, and a grant number (GNT #) is transmitted by a request number (REQ #) signal to the arbiter 11 therefrom.
A signal is transmitted, and the PCI devices 12 and 13 and the PCI slot 14 are transmitted and received (the right to use the bus).
And a PCI bus 26 for selecting one of.
【００２７】また、このＰＣＩバス使用権調停装置は、
アービタ１１が最優先のＰＣＩデバイス１２，１３、Ｐ
ＣＩスロット１４〜１７にＰＣＩバス２６のバス使用を
許可するように、バス使用権の優先度（優先度遷移アル
ゴリズム）に基づいた循環経路に変更する優先度遷移ア
ルゴリズム生成記憶手段としてのアービトレーション優
先度変更装置３１を有している。更に、バス使用権の優
先度に基づいた循環経路に変更する指示（バス使用権の
優先度の入力設定）を行うための入力手段としてのキー
ボード３２を有している。Further, the PCI bus use right arbitration device includes:
The arbiter 11 is the highest priority PCI device 12, 13, P
Arbitration priority as priority transition algorithm generation storage means for changing to a circulation path based on the priority of the bus use right (priority transition algorithm) so as to permit the use of the PCI bus 26 to the CI slots 14 to 17 It has a changing device 31. Further, a keyboard 32 is provided as input means for giving an instruction to change to a circulation route based on the priority of the bus use right (input setting of the priority of the bus use right).
【００２８】アービトレーション優先度変更装置３１
は、キーボード３２から入力したバス使用権の優先度に
対するアクセス・レイテンシ（アクセス時間＝ＰＣＩデ
バイス１２，１３及びＰＣＩスロット１４〜１７からの
リクエスト番号（ＲＥＱ＃）信号の送出からグラント番
号（ＧＮＴ＃）信号を送出するまでの待ち時間と、ＰＣ
Ｉデバイス１２，１３及びＰＣＩスロット１４〜１７で
のデータ転送時間の合計）が、予め設定したアクセス時
間を超えるか否かを検証する優先度検証装置３５と、バ
ス使用権の優先度を設定した優先度遷移アルゴリズムを
格納するフラッシュＲＯＭ３８と、優先度検証装置３５
でアクセス・レイテンシ（アクセス時間）が長くなり過
ぎたと判断した際に警報を発するブザー４０とを有して
いる。Arbitration priority changing device 31
Is the access latency to the priority of the bus use right input from the keyboard 32 (access time = grant number (GNT #) from the transmission of the request number (REQ #) signal from the PCI devices 12, 13 and the PCI slots 14 to 17) Waiting time for sending signal and PC
A priority verification device 35 for verifying whether or not the total data transfer time in the I devices 12, 13 and the PCI slots 14 to 17 exceeds a preset access time, and the priority of the bus use right is set. A flash ROM 38 for storing a priority transition algorithm, and a priority verification device 35
And a buzzer 40 for issuing an alarm when it is determined that the access latency (access time) has become too long.
【００２９】優先度検証装置３５は、キーボード３２か
ら入力されるＰＣＩデバイス１２，１３、ＰＣＩスロッ
ト１４〜１７に対するバス使用権の優先度（あとで説明
する図２に示す優先度遷移アルゴリズムにおける優先度
「高い＝ｐ１、普通＝ｐ２、低い＝ｐ３」）に対するア
クセス・レイテンシが長くなり過ぎないかを検証する。
フラッシュＲＯＭ３８は、キーボード３２から入力さ
れ、かつ、優先度検証装置３５で優先度を検証したＰＣ
Ｉデバイス１２，１３、ＰＣＩスロット１４〜１７に対
するバス使用権の優先度を設定した優先度遷移アルゴリ
ズムを格納し、かつ、アービタ１１が読み出しを行う。The priority verifying device 35 determines the priority of the bus use right for the PCI devices 12 and 13 and the PCI slots 14 to 17 inputted from the keyboard 32 (priority in the priority transition algorithm shown in FIG. 2 described later). Verify that the access latency for “high = p1, normal = p2, low = p3”) is not too long.
The flash ROM 38 is a PC which is inputted from the keyboard 32 and whose priority is verified by the priority verification device 35.
A priority transition algorithm that sets the priority of the bus use right for the I devices 12, 13 and the PCI slots 14 to 17 is stored, and the arbiter 11 reads out the priority transition algorithm.
【００３０】次に、この第１実施形態の動作について説
明する。まず、全体の動作について説明する。図１にお
いて、使用者がキーボード３２からＰＣＩデバイス１
２，１３、ＰＣＩスロット１４〜１７のそれぞれのＰＣ
Ｉバス２６におけるバス使用権の優先度（優先度遷移ア
ルゴリズム）をアービトレーション優先度変更装置３１
に入力して設定する。この後、ＰＣＩデバイス１２，１
３、ＰＣＩスロット１４〜１７は、データ処理にかかる
割り込みなどのイベント発生ごとに、自装置（ＰＣＩデ
バイス１２，１３、ＰＣＩスロット１４〜１７）に付与
された番号を付加したリクエスト番号（ＲＥＱ＃）信号
をアービタ１１へ送出する。Next, the operation of the first embodiment will be described. First, the overall operation will be described. In FIG. 1, the user operates the PCI device 1 from the keyboard 32.
2,13, PCs in PCI slots 14-17
The arbitration priority changing device 31 changes the priority (priority transition algorithm) of the bus use right on the I bus 26
To set. Thereafter, the PCI devices 12, 1
3. The PCI slots 14 to 17 each have a request number (REQ #) to which the number assigned to the own device (PCI devices 12, 13 and the PCI slots 14 to 17) is added every time an event such as an interrupt related to data processing occurs. The signal is sent to the arbiter 11.
【００３１】アービタ１１は、ＰＣＩデバイス１２，１
３、ＰＣＩスロット１４〜１７からのリクエスト番号
（ＲＥＱ＃）信号を受け取ると、アービトレーション優
先度変更装置３１に設定されているＰＣＩバス２６にお
けるバス使用権の優先度（優先度遷移アルゴリズム）に
基づいた順序で、ＰＣＩデバイス１２，１３、ＰＣＩス
ロット１４〜１７へのグラント番号（ＧＮＴ＃）信号を
決定して送出する。The arbiter 11 is a PCI device 12, 1
3. Upon receiving a request number (REQ #) signal from the PCI slots 14-17, the request is based on the priority (priority transition algorithm) of the bus use right on the PCI bus 26 set in the arbitration priority changing device 31. The grant number (GNT #) signal to the PCI devices 12, 13 and the PCI slots 14 to 17 is determined and transmitted in this order.
【００３２】次に、アービトレーション優先度変更装置
３１の内部構成をについて説明する。図２は図１に示す
アービタ１１の優先度遷移アルゴリズムを説明するため
の図であり、図３はアービタ１１の優先度遷移アルゴリ
ズムによるバス使用権の遷移状態を説明するための図で
ある。また、図４は第１実施形態の動作の処理状態を示
す流れ図である。Next, the internal configuration of the arbitration priority changing device 31 will be described. FIG. 2 is a diagram for explaining the priority transition algorithm of the arbiter 11 shown in FIG. 1, and FIG. 3 is a diagram for explaining a transition state of the bus use right by the priority transition algorithm of the arbiter 11. FIG. 4 is a flowchart showing a processing state of the operation of the first embodiment.
【００３３】図１乃至図４において、使用者がキーボー
ド３２からＰＣＩデバイス１２，１３、ＰＣＩスロット
１４〜１７のそれぞれのＰＣＩバス２６におけるバス使
用権の優先度を、アービトレーション優先度変更装置３
１の優先度検証装置３５に入力する（ステップＳ１）。
ＰＣＩデバイス１２，１３、ＰＣＩスロット１４〜１７
に対するバス使用権の優先度を、３段階の「高い，普
通，低い」のグループに区分けして設定する。この優先
度が「高い」場合の設定では、図２に示す優先度遷移ア
ルゴリズムにおける「ｐ１」の位置にＰＣＩデバイス１
２，１３、ＰＣＩスロット１４〜１７の一部が挿入して
設定される。In FIG. 1 to FIG. 4, the user uses the arbitration priority changing device 3 to change the priority of the bus use right on the PCI bus 26 of each of the PCI devices 12, 13 and the PCI slots 14 to 17 from the keyboard 32.
This is input to the first priority verification device 35 (step S1).
PCI devices 12, 13, PCI slots 14 to 17
The priority of the right to use the bus is divided into three levels of “high, normal, low” and set. In the setting when the priority is “high”, the PCI device 1 is located at the position “p1” in the priority transition algorithm shown in FIG.
2, 13 and a part of the PCI slots 14 to 17 are inserted and set.
【００３４】優先度が「普通」の場合の設定では、図２
に示す優先度遷移アルゴリズムにおける「ｐ２」の位置
にＰＣＩデバイス１２，１３、ＰＣＩスロット１４〜１
７の一部が挿入して設定される。優先度が「低い」の場
合の設定では、図２に示す優先度遷移アルゴリズムにお
ける「ｐ３」の位置に、ＰＣＩデバイス１２，１３、Ｐ
ＣＩスロット１４〜１７の一部が挿入して設定される。
ここでは、図２に示す優先度遷移アルゴリズムにＰＣＩ
デバイス１２，１３及びＰＣＩスロット１４のグループ
を優先度「高い＝ｐ１」として設定する。また、ＰＣＩ
スロット１５に優先度「普通＝ｐ２」を設定し、ＰＣＩ
スロット１６，１７のグループに優先度「低い＝ｐ３」
を設定する。In the setting when the priority is "normal", FIG.
PCI devices 12, 13 and PCI slots 14-1 at the position of "p2" in the priority transition algorithm shown in FIG.
7 is inserted and set. In the setting when the priority is “low”, the PCI devices 12, 13, P
Some of the CI slots 14 to 17 are inserted and set.
Here, the priority transition algorithm shown in FIG.
The group of the devices 12, 13 and the PCI slot 14 is set as the priority “high = p1”. Also, PCI
The priority “normal = p2” is set to the slot 15 and the PCI
Priority “low = p3” for group of slots 16 and 17
Set.
【００３５】このＰＣＩデバイス１２，１３、ＰＣＩス
ロット１４〜１７に対する図２に示す優先度遷移アルゴ
リズムの優先度「高い＝ｐ１，普通＝ｐ２，低い＝ｐ
３」のグループへ、アービタ１１が、図３に示す順序で
グラント番号（ＧＮＴ＃）信号を送出し、そのバス使用
権の優先度が遷移する。まず、図３の（ａ）に示すよう
に優先度「高い＝ｐ１」の設定におけるグループ内のＰ
ＣＩデバイス１２，１３及びＰＣＩスロット１４の順序
でバス使用権の優先度が遷移する。The priority “high = p1, normal = p2, low = p” of the priority transition algorithm shown in FIG. 2 for the PCI devices 12, 13 and the PCI slots 14 to 17
The arbiter 11 sends a grant number (GNT #) signal to the group of “3” in the order shown in FIG. 3, and the priority of the right to use the bus transitions. First, as shown in FIG. 3A, the Ps in the group in the setting of the priority “high = p1”
The priority of the bus use right transitions in the order of the CI devices 12, 13 and the PCI slot 14.
【００３６】次に、図３の（ｂ）に示すように優先度
「普通＝ｐ２」のＰＣＩスロット１５にバス使用権の優
先度が移動する。更に、図３の（ｃ）に示すように優先
度「高い＝ｐ１」の設定におけるグループのＰＣＩデバ
イス１２，１３及びＰＣＩスロット１４の順序で、バス
使用権の優先度が遷移する。この次に、図３の（ｄ）に
示すように優先度「低い＝ｐ３」のグループ内のＰＣＩ
スロット１６のバス使用権の優先度が移動する。Next, as shown in FIG. 3B, the priority of the bus use right moves to the PCI slot 15 having the priority “normal = p2”. Further, as shown in FIG. 3C, the priority of the bus use right changes in the order of the PCI devices 12, 13 and the PCI slots 14 of the group in the setting of the priority “high = p1”. Next, as shown in FIG. 3D, the PCIs in the group of priority "low = p3"
The priority of the bus use right of the slot 16 moves.
【００３７】更に、図３の（ｅ）に示すように優先度
「高い＝ｐ１」の設定におけるグループ内のＰＣＩデバ
イス１２，１３及びＰＣＩスロット１４の順序でバス使
用権の優先度が遷移する。次に、図３の（ｆ）に示すよ
うに優先度「普通＝ｐ２」のＰＣＩスロット１５にバス
使用権の優先度が移動する。更に、図３の（ｇ）に示す
ように優先度「高い＝ｐ１」の設定におけるグループ内
のＰＣＩデバイス１２，１３及びＰＣＩスロット１４の
順序でバス使用権の優先度が遷移する。この次に、図３
の（ｈ）に示すように優先度「低い＝ｐ３」のグループ
内におけるＰＣＩスロット１７のバス使用権の優先度が
移動する。したがって、優先度「低い＝ｐ３」の位置に
対する設定が多くなると、図２及び図３の例ではＰＣＩ
スロット１６，１７へのアクセス・レイテンシが長くな
る。Further, as shown in FIG. 3E, the priority of the bus use right changes in the order of the PCI devices 12, 13 and the PCI slots 14 in the group in the setting of the priority “high = p1”. Next, as shown in FIG. 3 (f), the priority of the bus use right moves to the PCI slot 15 having the priority “normal = p2”. Furthermore, as shown in FIG. 3 (g), the priority of the bus use right changes in the order of the PCI devices 12, 13 and the PCI slots 14 in the group in the setting of the priority “high = p1”. Next to FIG.
As shown in (h), the priority of the bus use right of the PCI slot 17 in the group of the priority “low = p3” moves. Therefore, when the setting for the position of the priority “low = p3” increases, the PCI in the examples of FIGS.
The access latency to the slots 16 and 17 becomes longer.
【００３８】なお、優先度「高い＝ｐ１」及び優先度
「低い＝ｐ３」のそれぞれのグループ内でのＰＣＩデバ
イス１２，１３、ＰＣＩスロット１４〜１７に対する遷
移の順序は、図３に示す例にかかわらず、どの様な順序
でも良い。すなわち、優先度「高い＝ｐ１」の設定にお
けるグループ内のＰＣＩデバイス１２，１３及びＰＣＩ
スロット１４における遷移順次は、どの様に入れ替えて
も良い。同様に優先度「低い＝ｐ３」の設定におけるグ
ループ内のＰＣＩスロット１６，１７における遷移順次
は入れ替えても良い。Note that the order of transition for the PCI devices 12, 13 and the PCI slots 14 to 17 in the respective groups of the priority "high = p1" and the priority "low = p3" is as shown in FIG. Regardless, any order is acceptable. That is, the PCI devices 12, 13 and the PCI devices in the group in the setting of the priority “high = p1”
The transition sequence in the slot 14 may be replaced in any manner. Similarly, the transition order in the PCI slots 16 and 17 in the group in the setting of the priority “low = p3” may be switched.
【００３９】優先度検証装置３５は、入力されるバス使
用権の優先度に対するアクセス・レイテンシが、長くな
り過ぎないかを予め定めたアクセス・レイテンシと比較
して検証する（ステップＳ２）。優先度検証装置３５は
入力されるバス使用権の優先度に対するアクセス・レイ
テンシが、長くなり過ぎると判断した場合（Ｓ２：Ｙｅ
ｓ）は、ブザー４０に駆動信号を送出し、その報知によ
って使用者に警告する（ステップＳ３）。The priority verification device 35 verifies whether the access latency for the priority of the input bus use right is not too long by comparing it with a predetermined access latency (step S2). When the priority verification device 35 determines that the access latency for the priority of the input bus use right is too long (S2: Ye)
s) sends a drive signal to the buzzer 40 and warns the user by the notification (step S3).
【００４０】この報知によって、再度、ＰＣＩバス２６
におけるバス使用権の優先度の入力を促す。例えば、図
示しない表示装置で画面表示する。入力されるバス使用
権の優先度に対するアクセス・レイテンシが、長くない
と判断した場合（Ｓ２：Ｎｏ）、キーボード３２から入
力され、かつ、優先度検証装置３５で優先度を検証した
ＰＣＩデバイス１２，１３、ＰＣＩスロット１４〜１７
に対するバス使用権の優先度（図２に示す優先度「高い
＝ｐ１、普通＝ｐ２、低い＝ｐ３」）の優先度遷移アル
ゴリズムを、フラッシュＲＯＭ３８に入力して格納する
（ステップＳ４）。By this notification, the PCI bus 26
To input the priority of the right to use the bus. For example, a screen is displayed on a display device (not shown). If it is determined that the access latency to the priority of the input bus use right is not long (S2: No), the PCI device 12, which is input from the keyboard 32 and whose priority is verified by the priority verification device 35, 13, PCI slots 14-17
, The priority transition algorithm of the priority of the bus right (priority “high = p1, normal = p2, low = p3” shown in FIG. 2) is input to the flash ROM 38 and stored (step S4).
【００４１】この後、アービタ１１は、ＰＣＩデバイス
１２，１３、ＰＣＩスロット１４〜１７からのイベント
発生による割り込みなどによってリクエスト番号（ＲＥ
Ｑ＃）信号を受け取る（ステップＳ５）。アービトレー
ション優先度変更装置３１のフラッシュＲＯＭ３８に格
納されているＰＣＩバス２６におけるバス使用権の優先
度（優先度遷移アルゴリズム）に基づいた順序で、ＰＣ
Ｉデバイス１２，１３、ＰＣＩスロット１４〜１７への
グラント番号（ＧＮＴ＃）信号を決定して送出する（ス
テップＳ６，Ｓ７）。Thereafter, the arbiter 11 issues a request number (RE) by an interrupt or the like due to an event occurrence from the PCI devices 12, 13 and the PCI slots 14 to 17.
Q #) signal is received (step S5). In the order based on the priority (priority transition algorithm) of the bus use right on the PCI bus 26 stored in the flash ROM 38 of the arbitration priority changing device 31,
A grant number (GNT #) signal to the I devices 12, 13 and the PCI slots 14 to 17 is determined and transmitted (steps S6, S7).
【００４２】この結果、アービタ１１が最優先のＰＣＩ
デバイス１２，１３又はＰＣＩスロット１４〜１７にバ
ス使用を許可するように、使用者が設定したＰＣＩバス
２６のバス使用権の優先度に基づいた循環経路に変更で
きるようになる。したがって、多用なシステムにおける
汎用的なＰＣＩバス使用権の調停が可能になる。As a result, the arbiter 11 sets the highest priority PCI
In order to allow the devices 12, 13 or the PCI slots 14 to 17 to use the bus, it is possible to change the circulation path based on the priority of the bus use right of the PCI bus 26 set by the user. Therefore, arbitration of a general-purpose PCI bus use right in a versatile system becomes possible.
【００４３】図５は第２実施形態の構成を示すブロック
図である。この第２実施形態は、図１に示すアービトレ
ーション優先度変更装置３１の構成が異なるものであ
り、他の構成は同様である。図５に示す第２実施形態の
アービトレーション優先度変更装置３１ａは、第１実施
形態と同様の優先度検証装置３５、フラッシュＲＯＭ３
８及びブザー４０を有している。更に、第２実施形態に
対応し、キーボード３２から入力されたＰＣＩデバイス
１２，１３、ＰＣＩスロット１４〜１７が、それぞれに
必要とするデータ転送時間に基づいて、優先度遷移アル
ゴリズムを計算して優先度検証装置３５へ送出する優先
度計算装置３３とを有している。すなわち、優先度計算
装置３３が第１実施形態のキーボード３２から入力され
たＰＣＩデバイス１２，１３、ＰＣＩスロット１４〜１
７のそれぞれのバス使用権の優先度と同一のデータを送
出する。FIG. 5 is a block diagram showing the configuration of the second embodiment. This second embodiment is different from the arbitration priority changing device 31 shown in FIG. 1 in the configuration, and the other configuration is the same. The arbitration priority changing device 31a of the second embodiment shown in FIG. 5 includes a priority verification device 35 and a flash ROM 3 similar to those of the first embodiment.
8 and a buzzer 40. Further, according to the second embodiment, the PCI devices 12, 13 and the PCI slots 14 to 17 input from the keyboard 32 calculate the priority transition algorithm based on the data transfer time required for each, and give priority to the priority. And a priority calculation device 33 to be sent to the degree verification device 35. In other words, the priority calculation device 33 determines whether the PCI devices 12 and 13 and the PCI slots 14 to 1 input from the keyboard 32 of the first embodiment.
7, the same data as the priority of each bus use right is transmitted.
【００４４】次に、この第２実施形態の動作について説
明する。図６は第２実施形態の動作の処理状態を示す流
れ図である。この第２実施形態では、キーボード３２か
ら入力したＰＣＩデバイス１２，１３、ＰＣＩスロット
１４〜１７が必要とするデータ転送時間を、優先度計算
装置３３に入力する（ステップＳ１１）。優先度計算装
置３３は、入力されたデータ転送時間と予め設定してい
るＰＣＩデバイス１２，１３、ＰＣＩスロット１４〜１
７のそれぞれのデータ転送時間とを比較する。この比較
で入力されたデータ転送時間が設定されているデータ転
送時間を超える場合（ステップＳ１２：Ｙｅｓ）は、優
先度計算装置３３が、ブザー４０を駆動し、その鳴動に
よって報知を行う（ステップＳ１３）。また、優先度計
算装置３３は、入力されたデータ転送時間に基づいて、
バス使用権の優先度（優先度遷移アルゴリズム）を計算
して優先度検証装置３５へ送出する（ステップＳ１
４）。Next, the operation of the second embodiment will be described. FIG. 6 is a flowchart showing the processing state of the operation of the second embodiment. In the second embodiment, the data transfer time required by the PCI devices 12, 13 and the PCI slots 14 to 17 input from the keyboard 32 is input to the priority calculation device 33 (step S11). The priority calculation device 33 is configured to input the data transfer time and the preset PCI devices 12 and 13 and the PCI slots 14 to 1.
7 are compared with the respective data transfer times. If the data transfer time inputted in this comparison exceeds the set data transfer time (step S12: Yes), the priority calculation device 33 drives the buzzer 40 and gives a notification by sounding the buzzer (step S13). ). In addition, the priority calculation device 33 calculates, based on the input data transfer time,
The priority of the bus use right (priority transition algorithm) is calculated and sent to the priority verification device 35 (step S1).
4).
【００４５】優先度検証装置３５は、優先度計算装置３
３からのバス使用権の優先度（優先度遷移アルゴリズ
ム）に対するアクセス・レイテンシが、長くなり過ぎな
いかを予め格納しているアクセス・レイテンシと比較し
て検証する（ステップＳ１５）。優先度検証装置３５は
入力されるバス使用権の優先度に対するアクセス・レイ
テンシが、長くなり過ぎると判断した場合（Ｓ１５：Ｙ
ｅｓ）、ブザー４０に駆動信号を送出し、その鳴動の報
知によって使用者に警告する（ステップＳ１６）。The priority verification device 35 is provided with the priority calculation device 3
It is verified whether the access latency for the priority (priority transition algorithm) of the bus use right from No. 3 is not too long by comparing it with the previously stored access latency (step S15). When the priority verification device 35 determines that the access latency for the priority of the input bus use right is too long (S15: Y)
es), a drive signal is transmitted to the buzzer 40, and the user is warned by reporting the sound (step S16).
【００４６】入力されるバス使用権の優先度に対するア
クセス・レイテンシが、長くないと判断された場合（Ｓ
１５：Ｎｏ）、優先度計算装置３３からのバス使用権の
優先度を設定した優先度遷移アルゴリズムを、フラッシ
ュＲＯＭ３８に入力して格納する（ステップＳ１７）。
この場合、優先度計算装置３３は、図２に示す例と同様
に、ＰＣＩデバイス１２，１３、ＰＣＩスロット１４〜
１７に対するバス使用権の優先度を、３段階の「高い，
普通，低い」で区分けする。この優先度遷移アルゴリズ
ムを、優先度計算装置３３が、フラッシュＲＯＭ３８に
送出し、ここで格納する（ステップＳ１７）。When it is determined that the access latency for the priority of the input bus use right is not long (S
15: No), the priority transition algorithm in which the priority of the bus use right from the priority calculation device 33 is set is input to the flash ROM 38 and stored (step S17).
In this case, the priority calculation device 33 includes the PCI devices 12 and 13 and the PCI slots 14 to 13 as in the example illustrated in FIG.
The priority of the right to use the bus with respect to 17
Normal, low ". The priority calculation device 33 sends out this priority transition algorithm to the flash ROM 38 and stores it here (step S17).
【００４７】この後、アービタ１１は、ＰＣＩデバイス
１２，１３、ＰＣＩスロット１４〜１７からのリクエス
ト番号（ＲＥＱ＃）信号を受け取り（ステップＳ１
８）、アービトレーション優先度変更装置３１のフラッ
シュＲＯＭ３８に格納されているＰＣＩバス２６におけ
るバス使用権の優先度を設定した優先度遷移アルゴリズ
ムに基づいた順序で、ＰＣＩデバイス１２，１３、ＰＣ
Ｉスロット１４〜１７へのグラント番号（ＧＮＴ＃）信
号を決定して送出する（ステップＳ１９，Ｓ２０）。Thereafter, the arbiter 11 receives request number (REQ #) signals from the PCI devices 12, 13 and the PCI slots 14 to 17 (step S1).
8) The PCI devices 12, 13 and the PC are arranged in the order based on the priority transition algorithm in which the priority of the bus use right on the PCI bus 26 stored in the flash ROM 38 of the arbitration priority changing device 31 is set.
The grant number (GNT #) signal to the I slots 14 to 17 is determined and transmitted (steps S19 and S20).
【００４８】この場合の図３に示す第１実施形態と同様
にして、バス使用権の優先度の優先度遷移アルゴリズム
に基づいて決定した順序で、グラント番号（ＧＮＴ＃）
信号を、ＰＣＩデバイス１２，１３、ＰＣＩスロット１
４〜１７へ送出する。In this case, in the same manner as in the first embodiment shown in FIG. 3, the grant numbers (GNT #) are determined in the order determined based on the priority transition algorithm of the priority of the bus use right.
Signals are sent to PCI devices 12 and 13 and PCI slot 1
Send to 4-17.
【００４９】この結果、使用者がＰＣＩデバイス１２，
１３、ＰＣＩスロット１４〜１７のそれぞれが必要とす
るデータ転送時間のデータの入力のみによって、バス使
用権の優先度（優先度遷移アルゴリズム）の設定が可能
になる。したがって、第１実施形態のように面倒なバス
使用権の優先度を設定する優先度遷移アルゴリズムを予
め理解する必要がなくなり、優先度遷移アルゴリズムの
設定が、より容易かつ確実に可能になる。As a result, when the user operates the PCI device 12,
13, the priority of the bus use right (priority transition algorithm) can be set only by inputting the data of the data transfer time required by each of the PCI slots 14 to 17. Therefore, there is no need to understand in advance the priority transition algorithm for setting the priority of the cumbersome bus use right as in the first embodiment, and the setting of the priority transition algorithm becomes easier and more reliable.
【００５０】なお、上記第１及び第２実施形態にあっ
て、フラッシュＲＯＭ３８は、通電停止時にデータを保
持する記憶保持型メモリであればどの様なメモリでも良
い。例えば、電源バックアップメモリでも良い。In the first and second embodiments, the flash ROM 38 may be any type of memory that retains data when power is stopped. For example, a power supply backup memory may be used.
【００５１】また、上記第１及び第２実施形態では、ブ
ザー４０の鳴動によって、入力されるバス使用権の優先
度に対するアクセス・レイテンシが、長くなり過ぎるこ
とを報知しているが、他の方法でも良い。例えば、この
報知を文字で画面表示、また、色分けした文字による報
知内容をブリンクするようにしても良い。更に、合成音
声ボードを用いた合成音声による報知でも良い。In the first and second embodiments, the buzzer 40 sounds to notify that the access latency to the priority of the input right to use the bus is too long. But it is good. For example, the notification may be displayed on the screen in characters, or the notification contents in color-coded characters may be blinked. Further, the notification may be made by a synthesized voice using a synthesized voice board.
【００５２】[0052]
【発明の効果】以上の説明から明らかなように、本発明
のＰＣＩバス使用権調停装置によれば、ＰＣＩデータ転
送手段からのバス使用権要求信号を、バス使用権調停手
段が受け取った際に、入力したバス使用権の優先度を設
定した優先度遷移アルゴリズムに基づいた順序で、バス
使用許可信号をＰＣＩデータ転送手段へ送出している。As is apparent from the above description, according to the PCI bus arbitration apparatus of the present invention, when the bus arbitration means receives the bus arbitration request signal from the PCI data transfer means, The bus use permission signal is sent to the PCI data transfer means in the order based on the priority transition algorithm in which the priority of the input bus use right is set.
【００５３】これによって、バス使用権調停手段が、最
優先のＰＣＩデバイス又はＰＣＩスロットにバス使用を
許可するために、バス使用権の優先度を設定する優先度
遷移アルゴリズムの循環経路を、入力設定によって容易
かつ確実に変更できるようになり、その汎用的なＰＣＩ
バス使用権の調停が可能になる。Thus, the bus use arbitration means sets the circulation path of the priority transition algorithm for setting the priority of the bus use right in order to permit the highest priority PCI device or PCI slot to use the bus. Can be easily and reliably changed by the general-purpose PCI
Arbitration of the right to use the bus becomes possible.
【００５４】更に、本発明のＰＣＩバス使用権調停装置
によれば、入力される複数のＰＣＩデータ転送手段のそ
れぞれが必要とするデータ転送時間に基づいて、優先度
遷移アルゴリズムを計算して生成し、ＰＣＩデータ転送
手段からのバス使用権要求信号を、バス使用権調停手段
が受け取った際に、優先度遷移アルゴリズムに基づいた
順次で、バス使用許可信号をＰＣＩデータ転送手段へ送
出している。Further, according to the PCI bus use right arbitrating device of the present invention, the priority transition algorithm is calculated and generated based on the data transfer time required by each of the plurality of input PCI data transfer means. When the bus use right arbitration unit receives the bus use right request signal from the PCI data transfer unit, the bus use permission signal is sequentially sent to the PCI data transfer unit based on the priority transition algorithm.
【００５５】これによって、使用者が複数のＰＣＩデー
タ転送手段のそれぞれが必要とするデータ転送時間のデ
ータの入力のみによって、バス使用権の優先度の設定が
可能になり、面倒なバス使用権の優先度を、予め理解し
て入力する必要がなく、バス使用権の優先度の設定が、
より容易かつ確実に可能になる。As a result, the user can set the priority of the bus use right only by inputting the data of the data transfer time required by each of the plurality of PCI data transfer means. There is no need to understand and input the priorities in advance, and the priority setting of the bus use right is
It becomes easier and more reliable.
【００５６】また、本発明のＰＣＩバス使用権調停装置
は、入力したバス使用権の優先度に対するアクセス時間
が長くなり過ぎたと判断した場合、また、ＰＣＩデータ
転送手段のそれぞれのデータ転送時間を、入力されたデ
ータ転送時間が超える場合、すなわち、入力内容が不可
の際に、発音による報知、色区分け又はブリンクを含む
画面表示、合成音声による報知を行っている。Also, the PCI bus arbitration device of the present invention, when judging that the access time for the priority of the input bus usage right has become too long, sets the respective data transfer times of the PCI data transfer means to: When the input data transfer time is exceeded, that is, when the input content is not possible, notification by sound generation, screen display including color classification or blinking, and notification by synthetic voice are performed.
【００５７】これによって、報知が使用者で容易かつ確
実に判明し、バス使用権の優先度の設定作業が迅速に可
能になると共に、多様な報知によって装置構成の自由度
が向上する。As a result, the notification can be easily and surely found by the user, the work of setting the priority of the right to use the bus can be quickly performed, and the flexibility of the apparatus configuration can be improved by various notifications.
【図１】本発明のＰＣＩバス使用権調停装置の実施形態
における構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a PCI bus use right arbitration device of the present invention.
【図２】第１実施形態にあってアービタの優先度遷移ア
ルゴリズムを説明するための図である。FIG. 2 is a diagram for explaining an arbiter priority transition algorithm in the first embodiment.
【図３】第１実施形態にあってアービタの優先度遷移ア
ルゴリズムによるバス使用権の遷移状態を説明するため
の図である。FIG. 3 is a diagram for describing a transition state of a bus use right according to a priority transition algorithm of an arbiter in the first embodiment.
【図４】第１実施形態の動作の処理状態を示す流れ図で
ある。FIG. 4 is a flowchart showing a processing state of the operation of the first embodiment.
【図５】第２実施形態の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a second embodiment.
【図６】第２実施形態の動作の処理状態を示す流れ図で
ある。FIG. 6 is a flowchart showing a processing state of an operation of the second embodiment.
【図７】従来のＰＣＩバス使用権調停装置の構成を示す
ブロック図である。FIG. 7 is a block diagram showing a configuration of a conventional PCI bus use right arbitration device.
【図８】図７に示すアービタの循環優先順位アルゴリズ
ムを説明するための図である。FIG. 8 is a diagram for explaining an arbiter circulation priority algorithm shown in FIG. 7;
１１ アービタ １２，１３ ＰＣＩデバイス １４〜１７ ＰＣＩスロット ２６ ＰＣＩバス ３１，３１ａ アービトレーション優先度変更装置 ３２ キーボード ３３ 優先度計算装置 ３５ 優先度検証装置 ３８ フラッシュＲＯＭ ４０ ブザー DESCRIPTION OF SYMBOLS 11 Arbiter 12, 13 PCI device 14-17 PCI slot 26 PCI bus 31, 31a Arbitration priority change device 32 Keyboard 33 Priority calculation device 35 Priority verification device 38 Flash ROM 40 Buzzer
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|---|---|---|---|
| JP04812998AJP3389090B2 (en) | 1998-02-27 | 1998-02-27 | PCI bus usage right arbitration device |
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| JP3389090B2 JP3389090B2 (en) | 2003-03-24 |
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