【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、エリアバンプ（エリアＢＵＭＰ）方式を適用
した半導体集積回路に関する。近年のコンピュータシス
テムの高速化の要求に伴い、半導体集積回路を高密度に
実装することが求められている。そして、実装面積を縮
小するためにエリアバンプ方式によるパッケージやＭＣ
Ｍ（Multi Chip Module)の実装を採用するチップが増え
て来ている。また、このエリアバンプ方式は、多数の入
出力部（入力回路，出力回路，または，入出力回路）や
信号端子を高密度に設けることができる。このようなエ
リアバンプ方式を適用した半導体集積回路に対するウエ
ハ試験或いはチップ試験において、入出力部に対する試
験も行うことが要望されている。The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit to which an area bump (area BUMP) system is applied. 2. Description of the Related Art With the recent demand for higher speed computer systems, it is required to mount semiconductor integrated circuits at a high density. In order to reduce the mounting area, the area bump type package and MC
The number of chips adopting the M (Multi Chip Module) mounting is increasing. In addition, in the area bump method, a large number of input / output units (input circuits, output circuits, or input / output circuits) and signal terminals can be provided at a high density. In a wafer test or a chip test for a semiconductor integrated circuit to which such an area bump method is applied, a test for an input / output unit is also required.
【０００２】[0002]
【従来の技術】図４はエリアバンプ方式によるマルチチ
ップモジュールの構成を示す図であり、同図（ａ）はマ
ルチチップモジュール（ＭＣＭ）を実装する様子を示
し、同図（ｂ）は１つのバンプを拡大して示すものであ
る。図４（ａ）に示されるように、半導体集積回路（チ
ップ）１の表面（下面）には複数のバンプ１１がアレイ
状に設けられ、これらのバンプ１１を対応する多層基板
２の表面（上面）に設けられた各電極２１に対応するよ
うに載置し、圧着処理または熱処理を行って、チップ１
のバンプ１１と多層基板２の電極２１との接続を行って
ＭＣＭを構成するようになっている。ここで、多層基板
２は複数の配線層（多層配線層）により構成され、該多
層基板２上に搭載する複数のチップの配線を該多層配線
層により接続するようになっている。また、多層基板２
の複数のチップを搭載する面と反対側（下面）には、プ
リント基板等に取り付けるための複数のピンが設けられ
ている。2. Description of the Related Art FIG. 4 is a diagram showing a configuration of a multi-chip module using an area bump method. FIG. 4A shows a state in which a multi-chip module (MCM) is mounted, and FIG. It is an enlarged view of a bump. As shown in FIG. 4A, a plurality of bumps 11 are provided in an array on the surface (lower surface) of the semiconductor integrated circuit (chip) 1 and these bumps 11 are arranged on the surface (upper surface) of the corresponding multilayer substrate 2. ) Is placed so as to correspond to each of the electrodes 21 provided, and subjected to a pressure bonding process or a heat treatment.
The bumps 11 and the electrodes 21 of the multilayer substrate 2 are connected to form an MCM. Here, the multi-layer substrate 2 is configured by a plurality of wiring layers (multi-layer wiring layers), and the wiring of a plurality of chips mounted on the multi-layer substrate 2 is connected by the multi-layer wiring layers. In addition, the multilayer substrate 2
On a side (lower surface) opposite to a surface on which the plurality of chips are mounted, a plurality of pins for attaching to a printed circuit board or the like are provided.
【０００３】図４（ｂ）はバンプ１１を拡大して示すも
のであり、該バンプ１１は、例えば、はんだや金等によ
り半球面状として形成され、上述したように、チップ１
の表面にアレイ状に形成されている。FIG. 4B is an enlarged view of the bump 11, which is formed in a hemispherical shape with, for example, solder or gold.
Are formed in an array on the surface of the.
【０００４】[0004]
【発明が解決しようとする課題】上述したエリアバンプ
方式を適用したチップ（半導体集積回路）に対して実装
前に行うウエハ試験或いはチップ試験においては、バン
プ１１に対して直接に試験用プローブピンを当てること
が困難なため、或いは、試験用プローブピンによりバン
プ１１を傷つけると多層基板２への実装に支障が生じる
ため、図５に示すようなチップの周囲にだけ試験用のパ
ッドを設けて試験を行っている。In a wafer test or a chip test performed before mounting a chip (semiconductor integrated circuit) to which the above-mentioned area bump method is applied, a test probe pin is directly applied to the bump 11. Since it is difficult to apply the bumps, or if the bumps 11 are damaged by the test probe pins, the mounting on the multilayer substrate 2 is hindered. Therefore, the test is performed by providing test pads only around the chip as shown in FIG. It is carried out.
【０００５】図５は従来のエリアバンプを適用した半導
体集積回路の一例を示す図であり、参照符号１２は試験
用パッドを示している。図５に示す半導体集積回路は、
チップ１の周囲の両側（左側および右側）に試験用パッ
ド１２を設け、ウエハ試験或いはチップ試験を該試験用
パッド１２に対して試験用プローブピンを当てることに
より行っている。FIG. 5 is a diagram showing an example of a semiconductor integrated circuit to which a conventional area bump is applied, and reference numeral 12 indicates a test pad. The semiconductor integrated circuit shown in FIG.
Test pads 12 are provided on both sides (left and right) around the chip 1, and a wafer test or a chip test is performed by applying test probe pins to the test pads 12.
【０００６】さらに、関連技術として、試験用パッドの
みをプロービングし、例えば、図６に示すようなバウン
ダリスキャン(Boundary Scan：バウンダリＳＣＡＮ）方
式により内部回路の試験を行うものが提案されている。
図６は関連技術としてのエリアバンプを適用した半導体
集積回路のレイアウト構成の例を示すものであり、バウ
ンダリスキャン方式により内部回路の試験を行う方法を
説明するための図である。ここで、図６（ａ）におい
て、参照符号１３はフリップフロップ（バウンダリスキ
ャン・フリップフロップ）、１４は出力バッファ（入出
力部）、そして、１２１および１２２はテスト用パッド
を示している。また、図６（ｂ）は、図６（ａ）におけ
る参照符号ＡＡで示した部分を拡大して示すブロック回
路図である。Further, as a related technique, there has been proposed a technique in which only a test pad is probed and an internal circuit is tested by a boundary scan (Boundary Scan) method as shown in FIG. 6, for example.
FIG. 6 shows an example of a layout configuration of a semiconductor integrated circuit to which an area bump is applied as a related technique, and is a diagram for explaining a method of testing an internal circuit by a boundary scan method. Here, in FIG. 6A, reference numeral 13 denotes a flip-flop (boundary scan flip-flop), 14 denotes an output buffer (input / output unit), and 121 and 122 denote test pads. FIG. 6B is a block circuit diagram showing an enlarged part indicated by reference numeral AA in FIG. 6A.
【０００７】図６（ａ）に示されるように、バウンダリ
スキャン方式により内部回路の試験（ウエハ試験或いは
チップ試験）を行う半導体集積回路は、バウンダリスキ
ャンチェーンを形成するフリップフロップ（ＦＦ）１３
が出力バッファ１４と内部回路１０との間にチェーン状
に設けられている。そのため、実装前のウエハやチップ
における試験では内部回路（内部機能回路ブロック）１
０の試験を行うことは可能であるが、出力バッファ１４
自体の試験は行うことができない。すなわち、各接続端
子（バンプ）１１と、フリップフロップ１３との間に設
けられた入出力部（１４）の試験を行うことができな
い。As shown in FIG. 6A, a semiconductor integrated circuit for performing an internal circuit test (wafer test or chip test) by a boundary scan method has a flip-flop (FF) 13 forming a boundary scan chain.
Are provided in a chain between the output buffer 14 and the internal circuit 10. Therefore, in a test on a wafer or chip before mounting, the internal circuit (internal functional circuit block) 1
0 is possible, but the output buffer 14
The test itself cannot be performed. That is, the test of the input / output unit (14) provided between each connection terminal (bump) 11 and the flip-flop 13 cannot be performed.
【０００８】このように、バウンダリスキャン方式によ
り内部回路の試験を行うものでも、入出力部（入力回
路，出力回路，または，入出力回路）の試験は行われて
おらず、たとえ行われるとしても、ファンクション試
験、若しくは、０／１判定試験だけであった。すなわ
ち、従来或いは関連技術の半導体集積回路では、例え
ば、ＭＣＭに実装後（全信号端子を接続した後）に入出
力部の直流試験を行っていた。ところで、一般に、エリ
アバンプ方式で実装するパッケージやＭＣＭは高価なた
め、ウエハレベルでチップを選別することが重要であ
り、ＭＣＭ実装後に試験を行ったのでは、ＭＣＭ全体の
歩留りが低下することになってしまう。As described above, even when the internal circuit is tested by the boundary scan method, the input / output section (input circuit, output circuit, or input / output circuit) is not tested, and even if it is, , Function test, or 0/1 judgment test. That is, in a conventional or related art semiconductor integrated circuit, for example, a DC test of an input / output unit is performed after mounting on an MCM (after connecting all signal terminals). By the way, in general, packages and MCMs mounted by the area bump method are expensive, so it is important to select chips at the wafer level, and if a test is performed after mounting the MCM, the yield of the entire MCM will decrease. turn into.
【０００９】本発明は、上述した従来の半導体集積回路
が有する課題に鑑み、エリアバンプ方式を適用した半導
体集積回路に対するウエハ試験或いはチップ試験を入出
力部に対しても行えるようにすることを目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems of the conventional semiconductor integrated circuit, an object of the present invention is to enable a wafer test or a chip test for a semiconductor integrated circuit to which an area bump method is applied to an input / output unit. And
【００１０】[0010]
【課題を解決するための手段】本発明によれば、複数の
接続端子、内部回路、および、該各接続端子と該内部回
路との間にそれぞれ設けられた複数の入出力部を有する
半導体集積回路であって、前記接続端子と前記入出力部
との間に設けられた第１の試験用回路を備えたことを特
徴とする半導体集積回路が提供される。According to the present invention, there is provided a semiconductor integrated circuit having a plurality of connection terminals, an internal circuit, and a plurality of input / output sections provided between each of the connection terminals and the internal circuit. A semiconductor integrated circuit, comprising: a first test circuit provided between the connection terminal and the input / output unit.
【００１１】前記半導体集積回路は、前記内部回路と前
記入出力部との間に設けられた第２の試験用回路を備え
ている。さらに、前記第１の試験回路および前記第２の
試験用回路はデコーダにより制御され、前記入出力部に
おける所定の試験を実行するようになっている。[0011] The semiconductor integrated circuit includes a second test circuit provided between the internal circuit and the input / output unit. Further, the first test circuit and the second test circuit are controlled by a decoder, and execute a predetermined test in the input / output unit.
【００１２】[0012]
【発明の実施の形態】本発明の半導体集積回路によれ
ば、第１の試験用回路が接続端子と入出力部との間に設
けられている。さらに、内部回路と入出力部との間には
第２の試験用回路が設けられている。そして、第１の試
験回路および第２の試験用回路はデコーダにより制御さ
れる。これによって、エリアバンプ方式を適用した半導
体集積回路に対するウエハ試験或いはチップ試験を、入
出力部に対しても行うことができる。According to the semiconductor integrated circuit of the present invention, the first test circuit is provided between the connection terminal and the input / output unit. Further, a second test circuit is provided between the internal circuit and the input / output unit. Then, the first test circuit and the second test circuit are controlled by the decoder. Thus, a wafer test or a chip test on a semiconductor integrated circuit to which the area bump method is applied can be performed on the input / output unit.
【００１３】[0013]
【実施例】以下、図面を参照して本発明に係る半導体集
積回路の実施例を説明する。図１は本発明に係る半導体
集積回路の一実施例を示すブロック回路図である。同図
において、参照符号１は半導体集積回路（チップ）、１
１は接続端子（バンプ）、１３はフリップフロップ（バ
ウンダリスキャン・フリップフロップ：第２の試験回
路）、１４は入力バッファ（入出力部）、１５は試験用
トランジスタ（第１の試験回路）、１６はデコーダ、そ
して、２１および２２はテスト用パッドを示している。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a block circuit diagram showing one embodiment of a semiconductor integrated circuit according to the present invention. In the figure, reference numeral 1 denotes a semiconductor integrated circuit (chip), 1
1 is a connection terminal (bump), 13 is a flip-flop (boundary scan flip-flop: second test circuit), 14 is an input buffer (input / output unit), 15 is a test transistor (first test circuit), 16 Indicates a decoder, and 21 and 22 indicate test pads.
【００１４】図１に示されるように、本実施例の半導体
集積回路では、２つのテスト用パッド２１および２２が
設けられ、各テスト用パッド２１および２２と，各バン
プ１１および各入力バッファ（入力回路）１４を繋ぐ配
線との間にそれぞれトランジスタＴｐおよびＴｎ（試験
用トランジスタ１５：Tp1,Tn1; Tp2,Tn2; ……; Tpj,Tn
j)が設けられている。As shown in FIG. 1, in the semiconductor integrated circuit of this embodiment, two test pads 21 and 22 are provided, each test pad 21 and 22 and each bump 11 and each input buffer (input buffer). Transistors Tp and Tn (test transistors 15: Tp1, Tn1; Tp2, Tn2;...; Tpj, Tn)
j) is provided.
【００１５】すなわち、テスト用パッド２１とバンプ１
１および入力バッファ１４を繋ぐ配線との間にＰチャネ
ル型ＭＯＳトランジスタＴｐを設け、且つ、テスト用パ
ッド２２とバンプ１１および入力バッファ１４を繋ぐ配
線との間にＮチャネル型ＭＯＳトランジスタＴｎを設
け、これら試験用トランジスタＴｐおよびＴｎのゲート
に対してデコーダ１６の出力を与えるようになってい
る。ここで、デコーダ１６には、バウンダリキャンチェ
ーンのスキャンデータが供給され、フリップフロップ１
３の制御と同期させて所定の試験用トランジスタＴｐ，
Ｔｎを選択し、対応するフリップフロップ１３およびバ
ンプ１１の間に設けられた入力バッファ１４の試験を行
うようになっている。That is, the test pad 21 and the bump 1
A P-channel MOS transistor Tp is provided between the test pad 22 and a wiring connecting the bump 11 and the input buffer 14, and a P-channel MOS transistor Tn is provided between the test pad 22 and the wiring connecting the input buffer 14; The output of the decoder 16 is supplied to the gates of the test transistors Tp and Tn. Here, the decoder 16 is supplied with the scan data of the boundary can chain and outputs the flip-flop 1
3 in synchronization with the control of the predetermined test transistor Tp,
Tn is selected, and a test of the input buffer 14 provided between the corresponding flip-flop 13 and the bump 11 is performed.
【００１６】具体的に、例えば、入力バッファ１４のリ
ーク電流を測定するの場合には、デコーダ１６により所
定のＰチャネル型トランジスタＴｐ（例えば、トランジ
スタＴｐ１）のみをオン状態とし、さらに、テスト用パ
ッド２１に高電位の電源電圧を印可して、高電位電源側
のリーク電流をテスト用パッド２１から測定する。続い
て、デコーダ１６の設定を切り換えて、対応するＮチャ
ネル型トランジスタＴｎ（例えば、トランジスタＴｎ
１）のみをオン状態とし、さらに、テスト用パッド２２
に低電位の電源電圧（例えば、０ボルト）を印可して、
低電位電源側のリーク電流をテスト用パッド２２から測
定する。同様に、デコーダ１６の設定を順次切り換えて
行くことにより、全ての入力バッファ１４（１４−１，
１４−２，……，１４−ｊ）の入力リーク試験をテスト
用パッド２１および２２から測定する。More specifically, for example, when measuring the leak current of the input buffer 14, only a predetermined P-channel transistor Tp (for example, the transistor Tp1) is turned on by the decoder 16, and the test pad A high-potential power supply voltage is applied to 21, and a leakage current on the high-potential power supply side is measured from the test pad 21. Subsequently, the setting of the decoder 16 is switched so that the corresponding N-channel type transistor Tn (for example, the transistor Tn
Only 1) is turned on, and the test pad 22
A low-potential power supply voltage (for example, 0 volt)
The leak current on the low potential power supply side is measured from the test pad 22. Similarly, by sequentially switching the settings of the decoder 16, all the input buffers 14 (14-1, 14-1,
.., 14-j) are measured from the test pads 21 and 22.
【００１７】また、例えば、図１における入力回路１４
がトライステートバッファの場合は、バウンダリスキャ
ンにより、出力をハイインピーダンス状態に設定し、且
つ、デコーダ１６の出力を上記入力バッファの場合と同
様に切り換えることにより、ハイインピーダンス時のリ
ーク電流の測定を行うことも可能である。さらに、端子
間のリーク試験を行う場合には、バウンダリスキャンチ
ェーンからスキャンデータを送ってデコーダ１６の設定
を変更し、試験用トランジスタ１５の奇数段のＰチャネ
ル型トランジスタ（Ｔｐ１，Ｔｐ３，…）をオン状態と
し、且つ、試験用トランジスタ１５の偶数段のＮチャネ
ル型トランジスタ（Ｔｎ２，Ｔｎ４，…）をオン状態と
して、テスト用パッド２１と２２との間に流れる電流を
測定する。同様に、奇数段のＮチャネル型トランジスタ
（Ｔｎ１，Ｔｎ３，…）をオン状態とし、且つ、試験用
トランジスタ１５の偶数段のＰチャネル型トランジスタ
（Ｔｐ２，Ｔｐ４，…）をオン状態として、テスト用パ
ッド２１と２２との間に流れる電流を測定する試験（端
子間のリーク試験）も行うことができる。Also, for example, the input circuit 14 shown in FIG.
Is a tri-state buffer, the output is set to a high-impedance state by a boundary scan, and the output of the decoder 16 is switched in the same manner as in the case of the input buffer to measure the leakage current at the time of high impedance. It is also possible. Further, when performing a leak test between terminals, the scan data is transmitted from the boundary scan chain to change the setting of the decoder 16, and the odd-numbered P-channel transistors (Tp1, Tp3,...) Of the test transistor 15 are changed. The N-channel transistors (Tn2, Tn4,...) Of the even number stages of the test transistor 15 are turned on, and the current flowing between the test pads 21 and 22 is measured. Similarly, the odd-numbered N-channel transistors (Tn1, Tn3,...) Are turned on, and the even-numbered P-channel transistors (Tp2, Tp4,...) Of the test transistor 15 are turned on. A test for measuring a current flowing between the pads 21 and 22 (a leak test between terminals) can also be performed.
【００１８】図２は図１の半導体集積回路の構成を説明
するための図である。図２（ａ）に示されるように、試
験用トランジスタ１５におけるＰチャネル型およびＮチ
ャネル型トランジスタＴｐ，Ｔｎ（Tp1,Tn1; Tp2,Tn2;
……; Tpj,Tnj)は、ウエハ試験或いはチップ試験が終了
した後、すなわち、パッケージまたはＭＣＭ実装の後、
デコーダの設定によりすべてオフ状態となるようにす
る。すなわち、Ｐチャネル型トランジスタＴｐのゲート
には高電位電源電圧を印加し、また、Ｎチャネル型トラ
ンジスタＴｎのゲートには低電位電源電圧を印加する。
これにより、図２（ｂ）に示されるように、入出力部
（入力回路１４）の入力には、静電破壊防止用のダイオ
ード（Ｔｐ，Ｔｎ）が設けられることになる。FIG. 2 is a diagram for explaining the configuration of the semiconductor integrated circuit of FIG. As shown in FIG. 2A, P-channel type and N-channel type transistors Tp and Tn (Tp1, Tn1; Tp2, Tn2;
……; Tpj, Tnj) is after the wafer test or chip test is completed, that is, after package or MCM mounting.
All are turned off by the setting of the decoder. That is, a high-potential power supply voltage is applied to the gate of the P-channel transistor Tp, and a low-potential power supply voltage is applied to the gate of the N-channel transistor Tn.
As a result, as shown in FIG. 2B, diodes (Tp, Tn) for preventing electrostatic breakdown are provided at the input of the input / output unit (input circuit 14).
【００１９】このように、本発明で使用する試験用トラ
ンジスタ１５（Ｔｐ，Ｔｎ）は、ウエハ試験或いはチッ
プ試験が終了した後には、ＥＳＤ保護素子として使用す
るようになっている。従って、実質的には、試験用トラ
ンジスタ１５による占有面積の増加を考えなくて良いこ
とになる。図３は本発明に係る半導体集積回路の他の実
施例を示すブロック回路図であり、本発明を出力バッフ
ァ（出力回路）に適用した場合を示すものである。すな
わち、図３に示す実施例は、図１の実施例において、入
力バッファを出力バッファに置き換えたものに対応す
る。As described above, the test transistor 15 (Tp, Tn) used in the present invention is used as an ESD protection element after a wafer test or a chip test is completed. Therefore, it is practically unnecessary to consider an increase in the area occupied by the test transistor 15. FIG. 3 is a block circuit diagram showing another embodiment of the semiconductor integrated circuit according to the present invention, showing a case where the present invention is applied to an output buffer (output circuit). That is, the embodiment shown in FIG. 3 corresponds to the embodiment shown in FIG. 1 in which the input buffer is replaced with the output buffer.
【００２０】図３に示されるように、本実施例の半導体
集積回路では、２つのテスト用パッド２１および２２が
設けられ、各テスト用パッド２１および２２と，各バン
プ１１および各出力バッファ（出力回路）１４を繋ぐ配
線との間にそれぞれトランジスタＴｐおよびＴｎ（試験
用トランジスタ１５：Tp1,Tn1; Tp2,Tn2; ……; Tpj,Tn
j)が設けられている。As shown in FIG. 3, in the semiconductor integrated circuit of this embodiment, two test pads 21 and 22 are provided, each test pad 21 and 22 and each bump 11 and each output buffer (output buffer). Transistors Tp and Tn (test transistors 15: Tp1, Tn1; Tp2, Tn2;...; Tpj, Tn)
j) is provided.
【００２１】すなわち、テスト用パッド２１とバンプ１
１および出力バッファ１４を繋ぐ配線との間にＰチャネ
ル型ＭＯＳトランジスタＴｐを設け、且つ、テスト用パ
ッド２２とバンプ１１および入力バッファ１４を繋ぐ配
線との間にＮチャネル型ＭＯＳトランジスタＴｎを設
け、これら試験用トランジスタＴｐおよびＴｎのゲート
に対してデコーダ１６の出力を与えるようになってい
る。ここで、デコーダ１６には、バウンダリスキャンチ
ェーンのスキャンデータが供給され、フリップフロップ
１３の制御と同期させて所定の試験用トランジスタＴ
ｐ，Ｔｎを選択し、対応するフリップフロップ１３およ
びバンプ１１の間に設けられた出力バッファ１４の試験
を行うようになっている。以上の構成は、入力バッファ
を出力バッファに置き換えた以外は、前述した図１と同
様である。That is, the test pad 21 and the bump 1
A P-channel MOS transistor Tp is provided between the test pad 22 and the wiring connecting the bump 11 and the input buffer 14, and a P-channel MOS transistor Tn is provided between the wiring connecting the output buffer 14 and the wiring connecting the bump 11 and the input buffer 14. The output of the decoder 16 is supplied to the gates of the test transistors Tp and Tn. Here, the scan data of the boundary scan chain is supplied to the decoder 16 and a predetermined test transistor T is synchronized with the control of the flip-flop 13.
By selecting p and Tn, a test of the output buffer 14 provided between the corresponding flip-flop 13 and the bump 11 is performed. The above configuration is the same as that of FIG. 1 described above, except that the input buffer is replaced with the output buffer.
【００２２】具体的に、例えば、出力バッファ１４の出
力電位を試験する場合には、デコーダ１６により所定の
Ｐチャネル型トランジスタＴｐ（例えば、トランジスタ
Ｔｐ１）のみをオン状態とし、さらに、デコーダ１６の
設定を切り換えて所定の出力バッファ１４の出力が高レ
ベル”Ｈ”となるように設定する。すなわち、出力バッ
ファ１４がインバータの場合には、該出力バッファ１４
の入力に対して低レベル”Ｌ”を供給するようにフリッ
プフロップ１３を設定する。そして、この時の出力電位
（高出力電位）をテスト用パッド２１から測定する。Specifically, for example, when testing the output potential of the output buffer 14, only a predetermined P-channel transistor Tp (for example, the transistor Tp1) is turned on by the decoder 16, and the decoder 16 is set. To set the output of the predetermined output buffer 14 to a high level "H". That is, when the output buffer 14 is an inverter,
The flip-flop 13 is set so as to supply a low level "L" to the input. Then, the output potential (high output potential) at this time is measured from the test pad 21.
【００２３】続いて、デコーダ１６の設定を切り換え
て、対応するＮチャネル型トランジスタＴｎ（例えば、
トランジスタＴｎ１）のみをオン状態とし、さらに、所
定の出力バッファ１４の出力が低レベル”Ｌ”となるよ
うに（該出力バッファ１４の入力に対して高レベル”
Ｈ”を供給するように）設定し、この時の出力電位（低
出力電位）をテスト用パッド２２から測定する。同様
に、デコーダ１６の設定を順次切り換えて行くことによ
り、全ての出力バッファ１４（１４−１，１４−２，…
…，１４−ｊ）の出力電位試験をテスト用パッド２１，
２２を介して行うことができる。Subsequently, the setting of the decoder 16 is switched so that the corresponding N-channel transistor Tn (for example,
Only the transistor Tn1) is turned on, and the output of the predetermined output buffer 14 is set to a low level “L” (high level with respect to the input of the output buffer 14).
H "is supplied), and the output potential (low output potential) at this time is measured from the test pad 22. Similarly, by sequentially switching the settings of the decoder 16, all the output buffers 14 are set. (14-1, 14-2, ...
.., 14-j) are output to the test pads 21,
22 can be performed.
【００２４】上述した各実施例において、テスト用パッ
ド２１および２２は、兼用することができ。また、これ
らのテスト用パッドは、数十〜百の入出力部に対して一
組設ければよいため、該テスト用パッドによるチップ面
積の増加の影響は殆どない。なお、上述した試験（直流
試験）は、単なる例であり、他に様々な試験を行うこと
ができるのはいうまでもない。In each of the embodiments described above, the test pads 21 and 22 can be shared. In addition, since one set of these test pads may be provided for several tens to hundreds of input / output units, there is almost no effect of an increase in chip area due to the test pads. The above-described test (DC test) is merely an example, and it goes without saying that various other tests can be performed.
【００２５】このように、本実施例の半導体集積回路に
よれば、テスト用パッド２１，２２を設け、該テスト用
パッドとバンプ１１および入出力部１４を繋ぐ配線との
接続を試験用トランジスタ１５（Ｔｐ，Ｔｎ）で制御
し、バウンダリスキャンからのスキャンデータにより制
御されるデコーダ１６の出力信号により、試験用トラン
ジスタ１５のＯＮ／ＯＦＦを制御し、テスト用パッド２
１，２２に繁がる入出力部１４を切り換えて、入出力部
１４に対して順次直流試験を行うようになっている。こ
れにより、エリアバンプ品の実装前の試験（ウエハやチ
ップ試験）において、今までは困難であり、無視されて
いた入出力部の直流試験を容易に行うことが可能とな
り、その結果、ＭＣＭ実装後の歩留まりを向上させるこ
とができる。As described above, according to the semiconductor integrated circuit of this embodiment, the test pads 21 and 22 are provided, and the connection between the test pads and the wiring connecting the bumps 11 and the input / output unit 14 is performed by the test transistor 15. (Tp, Tn), the ON / OFF of the test transistor 15 is controlled by the output signal of the decoder 16 controlled by the scan data from the boundary scan, and the test pad 2
The input / output unit 14 is switched between the input / output unit 14 and the input / output unit 14 and a DC test is sequentially performed on the input / output unit 14. As a result, in the test (wafer or chip test) before mounting the area bump product, it has become possible to easily perform the DC test of the input / output unit, which has been difficult until now, and as a result, the MCM mounting Later yield can be improved.
【００２６】[0026]
【発明の効果】以上、詳述したように、本発明の半導体
集積回路によれば、第１の試験用回路を接続端子と入出
力部との間に設けることにより、エリアバンプ方式を適
用した半導体集積回路に対するウエハ試験或いはチップ
試験を、入出力部に対しても行うことができる。As described in detail above, according to the semiconductor integrated circuit of the present invention, the area bump method is applied by providing the first test circuit between the connection terminal and the input / output unit. A wafer test or a chip test on the semiconductor integrated circuit can be performed on the input / output unit.
【図１】本発明に係る半導体集積回路の一実施例を示す
ブロック回路図である。FIG. 1 is a block circuit diagram showing one embodiment of a semiconductor integrated circuit according to the present invention.
【図２】図１の半導体集積回路の構成を説明するための
図である。FIG. 2 is a diagram illustrating a configuration of the semiconductor integrated circuit of FIG. 1;
【図３】本発明に係る半導体集積回路の他の実施例を示
すブロック回路図である。FIG. 3 is a block circuit diagram showing another embodiment of the semiconductor integrated circuit according to the present invention.
【図４】エリアバンプ方式によるマルチチップモジュー
ルの構成を示す図である。FIG. 4 is a diagram showing a configuration of a multi-chip module using an area bump method.
【図５】従来のエリアバンプを適用した半導体集積回路
の一例を示す図である。FIG. 5 is a diagram showing an example of a semiconductor integrated circuit to which a conventional area bump is applied.
【図６】関連技術としてのエリアバンプを適用した半導
体集積回路のレイアウト構成の例を示す図である。FIG. 6 is a diagram showing an example of a layout configuration of a semiconductor integrated circuit to which an area bump is applied as a related technique.
１…半導体集積回路 １０…内部回路 １１…接続端子（バンプ） １３…第２の試験回路（フリップフロップ） １４…入出力部（入力回路，出力回路，または，入出力
回路） １５…第１の試験回路（試験用トランジスタ） １６…デコーダ ２１，２２…テスト用パッドDESCRIPTION OF SYMBOLS 1 ... Semiconductor integrated circuit 10 ... Internal circuit 11 ... Connection terminal (bump) 13 ... Second test circuit (flip-flop) 14 ... Input / output part (input circuit, output circuit, or input / output circuit) 15 ... First Test circuit (test transistor) 16 ... Decoder 21, 22 ... Test pad
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| JP8235034AJPH1082834A (en) | 1996-09-05 | 1996-09-05 | Semiconductor integrated circuit |
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| JPH1082834Atrue JPH1082834A (en) | 1998-03-31 |
| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
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