【０００１】[0001]
【発明の属する技術分野】本発明は画像処理装置に関
し、より詳細には、画像間のパターンマッチングを高速
に実行可能な画像処理装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an image processing apparatus, and more particularly, to an image processing apparatus capable of executing pattern matching between images at high speed.
【０００２】[0002]
【従来の技術】複数の画像を用いてパターンマッチング
を行う方法として、画像間の差分累積値を使用するもの
や相関値を算出して行うものが知られている。これらの
パターンマッチングにより、一方の画像中の位置を検出
する場合に、探索されているパターンを含む参照画像と
位置検出の対象となる対象画像との間で、差分累積値や
相関値などを繰り返し演算する必要がある。2. Description of the Related Art As a method of performing pattern matching using a plurality of images, a method using an accumulated difference value between images and a method using a correlation value are known. When a position in one image is detected by these pattern matchings, a difference accumulation value, a correlation value, and the like are repeated between a reference image including a searched pattern and a target image to be subjected to position detection. It needs to be calculated.
【０００３】従来より、上記の演算処理を高速に行うた
めに、図６（ａ）に示すように、参照画像を記憶する参
照画像メモリと対象画像を記憶する対象画像メモリとを
複数備え、参照画像メモリおよび対象画像メモリからな
るメモリの組の各々に、相関値演算を行う画像演算部を
接続し、並列に相関演算を行い、パターンマッチングの
処理を高速に行う技術が知られている。Conventionally, as shown in FIG. 6A, a plurality of reference image memories for storing a reference image and a plurality of target image memories for storing a target image are provided in order to perform the above-mentioned arithmetic processing at high speed. 2. Description of the Related Art There is known a technique in which an image calculation unit that performs a correlation value calculation is connected to each of a set of memories including an image memory and a target image memory, performs a correlation calculation in parallel, and performs pattern matching at high speed.
【０００４】その一方、特開平３-９４３８７号公報に
は、図６（ｂ）に示すように、一枚（一画面分）の対象
画像に対応するデータを、複数のメモリ（対象画像メモ
リ(１)ないし(Ｎ)）に分割して記憶する一方、参照画像
に対応するデータを、一つのメモリ（参照画像メモリ）
に記憶し、各対象画像メモリおよび共通の参照画像メモ
リに、相関値演算を行う画像演算部を接続する技術が開
示されている。この技術ににおいては、参照画像メモリ
を共通にすることにより、回路構成を小さくすることが
可能となる。On the other hand, Japanese Patent Application Laid-Open No. Hei 3-94387 discloses that, as shown in FIG. 6B, data corresponding to one target image (one screen) is stored in a plurality of memories (target image memory ( 1) to (N)), and stores the data corresponding to the reference image in one memory (reference image memory).
And a technique of connecting an image calculation unit for performing a correlation value calculation to each target image memory and a common reference image memory. In this technique, the circuit configuration can be reduced by using a common reference image memory.
【０００５】[0005]
【発明が解決しようとする課題】たとえば、図６（ａ）
に示す技術において、Ｎ個の演算部を用いて、Ｎ並列に
て演算を実行する構成を考えると、対象画像および参照
画像を記憶するためのメモリが、それぞれＮ個ずつ必要
であり、かつ、各メモリを制御する回路が必要となり、
ハードウェアの制約やコスト面から、高次の並列処理を
実行することは困難であるという問題点があった。For example, FIG. 6 (a)
In the technology shown in (1), considering a configuration in which N arithmetic units are used to execute arithmetic operations in N parallel, N memories for storing the target image and the reference image are required, and A circuit to control each memory is required,
There is a problem that it is difficult to execute high-order parallel processing due to hardware restrictions and cost.
【０００６】その一方、図６（ｂ）に示す技術において
は、必要なメモリ容量は、一画面分の対象画像および一
画面分の参照画像のデータ容量を記憶できるものであれ
ば良い。しかしながら、この技術においては、一画面分
の対象画像を分割して、複数の対象画像メモリに格納す
るように構成されている。このため、効率良く並列処理
を実行するためには、対象画像をどのように分割するか
を、随時制御する必要がある。たとえば、対象画像にお
いて位置検出のための演算を施すべき領域を拡大または
縮小した場合、或いは、その領域の画像中の位置を変更
させた場合に、適切に並列処理を実行するためには、対
象画像を再度分割して、並列処理のための分割された画
像を得るとともに、各種の制御パラメータを新たに生成
する必要がある。さらに、図６（ｂ）に示す技術におい
ては、一画面分の対象画像を分割して、分割された領域
が、それぞれ、複数の対象画像メモリに記憶されている
ため、一画面分の対象画像について、複数の画像処理を
施す場合に、それぞれの画像処理を実行する回路が、画
像の分割を制御する専用の制御回路をもつ必要があると
いう問題点があった。このような専用の制御回路を付加
しない場合には、一画面分の対象画像を記憶するための
他の専用のメモリを増設する必要があった。このよう
に、図６（ｂ）に示す技術においては、回路の汎用性に
乏しいという問題点があった。On the other hand, in the technique shown in FIG. 6B, the required memory capacity may be any as long as it can store the data capacity of the target image for one screen and the reference image for one screen. However, in this technique, a target image for one screen is divided and stored in a plurality of target image memories. Therefore, in order to execute the parallel processing efficiently, it is necessary to control how to divide the target image as needed. For example, when an area for which an operation for position detection is to be performed is enlarged or reduced in the target image, or when the position of the area in the image is changed, the parallel processing is appropriately performed. It is necessary to divide the image again to obtain a divided image for parallel processing and newly generate various control parameters. Further, in the technique shown in FIG. 6B, the target image for one screen is divided and the divided areas are stored in a plurality of target image memories, respectively. However, when a plurality of image processes are performed, there is a problem that a circuit for executing each image process needs to have a dedicated control circuit for controlling image division. When such a dedicated control circuit is not added, it is necessary to add another dedicated memory for storing one screen of the target image. As described above, the technique shown in FIG. 6B has a problem that circuit versatility is poor.
【０００７】本発明は、他の画像処理回路などと共用で
きる画像メモリを用いて、並列に画像間の演算を行い、
高速にパターンマッチングを実行可能な画像処理装置を
提供することを目的とする。According to the present invention, operations between images are performed in parallel using an image memory that can be shared with other image processing circuits and the like.
An object of the present invention is to provide an image processing apparatus capable of executing pattern matching at high speed.
【０００８】[0008]
【課題を解決するための手段】本発明の目的は、それぞ
れが画像間のデータ演算を実行する複数の画像演算手段
と、画像演算の対象とすべき画像を記憶する対象画像メ
モリと、画像演算の基準となる参照画像メモリとを備
え、各画像演算手段が、対象画像メモリ中のデータと参
照画像メモリ中のデータとの間でデータ演算を実行する
ように構成された画像処理装置であって、前記対象画像
メモリ中の、画像演算手段に与えるべき画像領域の第１
のアドレスを、所定のクロック信号にしたがって発生す
る第１のアドレス生成手段と、前記参照画像メモリ中
の、画像演算手段に与えるべき対応する画像領域の第２
のアドレスを、前記クロック信号にしたがって発生する
第２のアドレス生成手段と、前記対象画像メモリから前
記第１のアドレスに基づき読み出された前記画像領域の
画像データを、所定のクロック時間だけ、順次遅延させ
る複数の遅延手段と、前記第１のアドレスに基づき、前
記画像演算手段による演算の実行を許可するための演算
許可信号を生成して、これを前記画像演算手段の各々に
与える演算制御手段とを備え、前記演算許可信号が与え
られたときに、前記画像演算手段の各々が、前記遅延手
段から与えられた画像データと、前記第２のアドレスに
したがって前記参照画像メモリから読み出されて与えら
れた画像データとの間のデータ演算を実行するように構
成されたことを特徴とする画像処理装置により達成され
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a plurality of image calculation means each of which executes data calculation between images, a target image memory for storing an image to be subjected to the image calculation, and an image calculation method. An image processing apparatus comprising: a reference image memory serving as a reference; and each image calculation unit configured to execute a data calculation between data in the target image memory and data in the reference image memory. A first image area in the target image memory to be given to the image calculation means;
A first address generating means for generating an address in accordance with a predetermined clock signal, and a second address of a corresponding image area to be provided to the image calculating means in the reference image memory.
A second address generating means for generating an address according to the clock signal; and sequentially outputting image data of the image area read from the target image memory based on the first address for a predetermined clock time. A plurality of delay means for delaying, and an arithmetic control means for generating, based on the first address, an operation permission signal for permitting execution of the operation by the image operation means, and applying the signal to each of the image operation means When the operation permission signal is supplied, each of the image operation means is read from the reference image memory according to the image data supplied from the delay means and the second address. The present invention is achieved by an image processing device configured to execute a data operation with given image data.
【０００９】本発明によれば、演算許可信号が与えられ
ている間、複数の画像演算手段において、対象画像メモ
リ中の画像データと、参照画像メモリ中の画像データと
の間で、演算が実行されるため、画像演算手段の数だ
け、画像演算処理を並列化することが可能となる。According to the present invention, while the calculation permission signal is given, the plurality of image calculation means execute calculation between the image data in the target image memory and the image data in the reference image memory. Therefore, it is possible to parallelize the image calculation processing by the number of image calculation means.
【００１０】また、本発明によれば、対象画像メモリか
ら、第１のアドレス発生手段により生成された第１のア
ドレスが与えられて、画像データが読み出されるため、
対象画像メモリの分割など複雑な制御の必要なく、高速
に画像演算処理を実行することができる。また、対象画
像メモリおよび参照画像メモリには、所望のサイズの画
像の画像データを記憶できるため、これらメモリを、他
の画像処理回路と共用することができる。Further, according to the present invention, since the first address generated by the first address generating means is given from the target image memory and the image data is read,
The image calculation process can be executed at high speed without complicated control such as division of the target image memory. Further, since image data of an image of a desired size can be stored in the target image memory and the reference image memory, these memories can be shared with other image processing circuits.
【００１１】別の見地によれば、本発明にかかる画像処
理装置は、それぞれが画像間のデータ演算を実行するＮ
個の画像演算手段と、画像演算の対象とすべき画像を記
憶する対象画像メモリと、画像演算の基準となる参照画
像メモリとを備え、各画像演算手段が、対象画像メモリ
中のデータと参照画像メモリ中のデータとの間でデータ
演算を実行するように構成され、さらに、前記対象画像
メモリ中の、画像演算手段に与えるべき画像領域の第１
のアドレスを、所定のクロック信号にしたがって発生す
る第１のアドレス生成手段と、前記参照画像メモリ中の
画像演算手段に与えるべき対応する画像領域の第２のア
ドレスを、前記クロック信号にしたがって発生する第２
のアドレス生成手段と、前記対象画像メモリから前記第
１のアドレスに基づき読み出された前記画像領域の画像
データを、所定のクロック時間だけ、遅延させる（Ｎ−
１）個の遅延手段であって、隣接する遅延手段の出力お
よび入力が接続されている遅延手段と、前記第１のアド
レスに基づき、前記画像演算手段による演算の実行を許
可するための演算許可信号を生成して、これを前記画像
演算手段の各々に与える演算制御手段とを備え、前記演
算許可信号が与えられたときに、前記画像演算手段のう
ちの一つおよび残りの（Ｎ−１）個の画像演算手段が、
それぞれ、前記対象画像メモリから与えられた画像デー
タおよび前記（Ｎ−１）個の遅延手段のうちの何れかか
ら与えられた画像データと、前記第２のアドレスに基づ
き参照画像メモリから読み出されて与えられた画像デー
タとの間のデータ演算を実行するように構成されてい
る。According to another aspect, the image processing apparatus according to the present invention provides N image processing units each of which performs a data operation between images.
Image calculation means, a target image memory for storing an image to be subjected to the image calculation, and a reference image memory serving as a reference for the image calculation. The image processing device is configured to execute a data operation with respect to data in an image memory.
And a second address of a corresponding image area to be given to the image calculation means in the reference image memory according to the clock signal. Second
And delaying the image data of the image area read from the target image memory based on the first address by a predetermined clock time (N-
1) delay means to which outputs and inputs of adjacent delay means are connected, and a calculation permission for permitting execution of the calculation by the image calculation means based on the first address Calculation control means for generating a signal and supplying the signal to each of the image calculation means, wherein when the calculation permission signal is provided, one of the image calculation means and the remaining (N-1) ) Image calculation means,
The image data supplied from the target image memory and the image data supplied from one of the (N-1) delay units, respectively, are read from the reference image memory based on the second address. It is configured to execute a data operation with respect to the given image data.
【００１２】本発明の好ましい実施態様においては、前
記演算制御手段が、すべての画像演算手段に、前記対象
画像メモリの画像領域中の画像データが与えられている
間、前記演算許可信号を、前記画像演算手段の各々に与
えるように構成されている。In a preferred embodiment of the present invention, the arithmetic control means sends the arithmetic permission signal to the image arithmetic means while the image data in the image area of the target image memory is given to all the image arithmetic means. It is configured to be provided to each of the image calculation means.
【００１３】この実施態様によれば、演算制御手段にお
けるデータ演算の結果を、過不足なく利用することが可
能となる。According to this embodiment, it is possible to use the result of the data operation in the operation control means without excess or deficiency.
【００１４】本発明のさらに好ましい実施態様において
は、前記演算制御手段が、前記第１のアドレスの出力に
応答して起動し、前記クロック信号にしたがって計数す
るカウンタと、前記複数の画像演算回路の数を記憶する
並列情報メモリとを備え、前記カウンタの計数値と前記
並列情報メモリに記憶された画像演算回路の数とに基づ
き、演算許可信号を生成するように構成されたことを特
徴とする請求項３に記載の画像処理装置。In a further preferred aspect of the present invention, the arithmetic control means is activated in response to the output of the first address and counts according to the clock signal. A parallel information memory for storing a number, and configured to generate a calculation permission signal based on the count value of the counter and the number of image calculation circuits stored in the parallel information memory. The image processing device according to claim 3.
【００１５】また、本発明の目的は、画像演算の対象と
すべき対象画像を記憶する対象画像メモリに、該対象画
像中の所定の画像領域に対応する第１のアドレスを、所
定のクロック信号にしたがって与え、画像演算の基準と
すべき参照画像を記憶する参照画像メモリに、該参照画
像中の所定の画像領域に対応する第２のアドレスを、所
定のクロック信号にしたがって与え、前記第１のアドレ
スにしたがって対象画像メモリから読み出された画像デ
ータを、画像データ間のデータ演算を実行する画像演算
回路に与えるとともに、所定のクロック時間だけ受け入
れたデータを遅延させる遅延回路に与え、前記第２のア
ドレスにしたがって、参照画像メモリから読み出された
画像データを、前記画像演算回路を含む複数の画像演算
回路に与え、前記遅延回路により遅延された画像データ
を、他の遅延回路および前記画像演算回路の一つに、順
次与え、前記複数の画像演算回路に、前記対象画像メモ
リから読み出された、前記画像領域に含まれる対象画像
データが与えられる間、前記複数の画像演算回路に、デ
ータ演算を許可するような演算許可信号を与え、前記演
算許可信号に応答して、前記複数の画像演算回路にて、
所定のデータ演算が実行されるように構成されたことを
特徴とする画像処理方法により達成される。An object of the present invention is to store a first address corresponding to a predetermined image area in the target image in a target image memory for storing a target image to be subjected to image calculation, by a predetermined clock signal. A second address corresponding to a predetermined image area in the reference image according to a predetermined clock signal to a reference image memory for storing a reference image to be used as a reference for image calculation. The image data read from the target image memory according to the address of the image data is provided to an image calculation circuit that executes data calculation between the image data, and is provided to a delay circuit that delays the received data by a predetermined clock time. The image data read from the reference image memory is provided to a plurality of image calculation circuits including the image calculation circuit in accordance with the address 2 and The image data delayed by the extension circuit is sequentially supplied to another delay circuit and one of the image arithmetic circuits, and the plurality of image arithmetic circuits are read from the target image memory and included in the image area. While the target image data to be given is given, to the plurality of image operation circuits, an operation permission signal for permitting data operation is given, and in response to the operation permission signal, the plurality of image operation circuits
This is achieved by an image processing method, wherein a predetermined data operation is performed.
【００１６】[0016]
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の態様につき説明を加える。図１は、本発明の
実施の形態にかかる画像処理装置の構成を示すブロック
ダイヤグラム、図２は、本実施の形態にかかる画像処理
装置およびその周辺のハードウェア構成を示すブロック
ダイヤグラムである。後述するように、この実施の形態
においては、基準となるべき参照画像として登録された
画像パターンと、位置検出の対象となる対象画像のパタ
ーンとを比較して、参照画像が対象画像のどの位置に存
在するかを検出するために、上記二つの画像のパターン
マッチングを実行している。また、この実施の形態にか
かる画像処理装置においては、並列演算の並列度がＮと
なっている。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a block diagram illustrating a configuration of an image processing apparatus according to an embodiment of the present invention, and FIG. 2 is a block diagram illustrating a hardware configuration of the image processing apparatus according to the embodiment and peripheral components thereof. As described later, in this embodiment, an image pattern registered as a reference image to be a reference is compared with a pattern of a target image to be subjected to position detection, and the position of the reference image in the target image is determined. In order to detect whether the two images exist, pattern matching of the two images is performed. In the image processing apparatus according to this embodiment, the degree of parallelism of the parallel operation is N.
【００１７】図１に示すように、この実施の形態にかか
る画像処理装置１０は、一画面分の対象画像を記憶する
第１の画像メモリ（対象画像メモリ）１２と、参照画像
を記憶する第２の画像メモリ（参照画像メモリ）１４
と、第１の画像メモリ１２および第２の画像メモリ１４
に記憶されたデータを受け入れ、これらのデータの間で
所定の処理を実行する画像演算部１６−１ないし１６−
Ｎと、第１の画像メモリ１２から出力されたデータを順
次遅延させる遅延回路１８−１ないし１８−(N−1)と、
第１の画像メモリ１２および第２の画像メモリ１４のア
ドレス制御および画像演算部１６−１ないし１６−Ｎの
制御を行う並列演算制御部２０とを備えている。本実施
の形態においては、これら構成部分のうち、図２に示す
ように、画像演算部１６−１ないし１６−Ｎ、遅延回路
１８−１ないし１８−(N−1)、および、並列演算制御部
２０は、単一のＬＳＩで構成され、第１の画像メモリ１
２および第２の画像メモリ１４は、バスを介して、この
ＬＳＩに接続されている。この実施の形態において、第
１の画像メモリ１２および第２の画像メモリ１４は、同
時に二つ以上のアドレスのデータの読みだしが可能なよ
うに構成されている。As shown in FIG. 1, an image processing apparatus 10 according to this embodiment includes a first image memory (target image memory) 12 for storing a target image for one screen, and a first image memory 12 for storing a reference image. 2 image memory (reference image memory) 14
And a first image memory 12 and a second image memory 14
Image processing units 16-1 to 16- which receive data stored in the
N, and delay circuits 18-1 to 18- (N-1) for sequentially delaying data output from the first image memory 12,
There is provided a parallel operation control unit 20 for controlling the addresses of the first image memory 12 and the second image memory 14 and controlling the image operation units 16-1 to 16-N. In the present embodiment, among these components, as shown in FIG. 2, image operation units 16-1 to 16-N, delay circuits 18-1 to 18- (N-1), and parallel operation control The unit 20 is composed of a single LSI, and includes a first image memory 1
The second and second image memories 14 are connected to this LSI via a bus. In this embodiment, the first image memory 12 and the second image memory 14 are configured so that data of two or more addresses can be read simultaneously.
【００１８】図２に示すように、本実施の形態にかかる
画像処理装置は、パーソナルコンピュータなどに装着可
能な基板上に取り付けられたＬＳＩ１００に内蔵されて
いる。基板上には、第１のメモリ１２および第２のメモ
リ１４にそれぞれ対応するＤＲＡＭ１１２、１１４、Ａ
／Ｄ変換器１２０およびＤ／Ａ変換器１２２が配置され
ている。また、ＬＳＩ１００の内部には、画像処理装置
の構成部分の他、Ａ／Ｄ変換器１２０およびＤ／Ａ変換
器との間、或いは、パーソナルコンピュータのバス１３
０との間のデータ入出力を制御する入出力インタフェー
ス（図示せず）などが設けられている。As shown in FIG. 2, the image processing apparatus according to the present embodiment is built in an LSI 100 mounted on a substrate that can be mounted on a personal computer or the like. On the substrate, DRAMs 112, 114, A corresponding to the first memory 12 and the second memory 14, respectively.
A / D converter 120 and a D / A converter 122 are arranged. Further, inside the LSI 100, in addition to the components of the image processing apparatus, between the A / D converter 120 and the D / A converter, or the bus 13 of the personal computer.
An input / output interface (not shown) for controlling data input / output to / from 0 is provided.
【００１９】並列演算制御部２０は、第１の画像メモリ
１２に与えるためのアドレスを生成する第１のアドレス
生成部２２と、第２の画像メモリ１２に与えるためのア
ドレスを生成する第２のアドレス生成部２４と、カウン
タ４１および後述する並列情報記憶部４２を含む画像演
算制御部２６とを有している。本実施の形態にかかる並
列演算制御部２０のブロックダイヤグラムである図３を
参照して、並列演算制御部２０をより詳細に説明する。The parallel operation control unit 20 includes a first address generation unit 22 for generating an address to be provided to the first image memory 12 and a second address generation unit 22 for generating an address to be provided to the second image memory 12. It has an address generation unit 24 and an image calculation control unit 26 including a counter 41 and a parallel information storage unit 42 described later. The parallel operation control unit 20 will be described in more detail with reference to FIG. 3, which is a block diagram of the parallel operation control unit 20 according to the present embodiment.
【００２０】図３に示すように、並列演算制御部２０の
第１のアドレス生成部２４は、対象画像のうちパターン
マッチングを実行すべき領域に関するデータを記憶する
領域情報記憶部３１と、領域情報記憶部３１に記憶され
たデータに基づき、第１の画像メモリ１２のアドレスを
生成するアドレス発生回路３２と、パターンマッチング
をすべきデータであるか否かを示すデータ有効信号を生
成するデータ有効信号生成回路３３とを有している。ま
た、第２のアドレス生成部２４は、参照画像のうちパタ
ーンマッチングを実行すべき領域に記憶するデータを記
憶する領域情報記憶部３４と、領域情報記憶部３１に記
憶されたデータに基づき、第２の画像メモリ１４のアド
レスを生成するアドレス発生回路３６とを有している。As shown in FIG. 3, the first address generation section 24 of the parallel operation control section 20 includes an area information storage section 31 for storing data relating to an area of the target image to be subjected to pattern matching, An address generation circuit 32 for generating an address of the first image memory 12 based on the data stored in the storage unit 31, and a data valid signal for generating a data valid signal indicating whether or not the data is pattern matching. And a generation circuit 33. Further, the second address generation unit 24 performs a second address generation based on the data stored in the region information storage unit 31 and the region information storage unit 34 that stores the data stored in the region where the pattern matching is to be executed in the reference image. And an address generation circuit 36 for generating an address of the second image memory 14.
【００２１】画像演算制御部２６は、データ有効信号を
受け入れ、これに応答して所定のタイミングで計数する
カウンタ４１と、並列に動作する画像演算部の個数、画
像演算部の接続関係などを記憶する並列情報記憶部４２
と、画像演算部１６−１ないし１６−Ｎに演算を実行す
ることを指示する信号（演算実行信号）を与える演算実
行信号生成部４３とを備えている。The image operation control unit 26 receives a data valid signal and stores therein a counter 41 which counts at a predetermined timing in response to the data valid signal, the number of image operation units operating in parallel, the connection relation of the image operation units, and the like. Parallel information storage unit 42
And an operation execution signal generation unit 43 that supplies a signal (operation execution signal) for instructing the image operation units 16-1 to 16-N to execute an operation.
【００２２】さて、図１において、第１の画像メモリ１
２から読み出された、対象画像中の所定の領域に対応す
る画像データは、画像演算部１６−１に与えられるとと
もに、遅延手段１８−１ないし１８−(N−1)を介して、
画像演算部１６−２ないし１６−Ｎに与えられる。その
一方、第２の画像メモリ１４から読み出された、参照画
像中の所定の領域に対応する画像データは、それぞれ、
画像演算部１６−１ないし１６−Ｎに与えられる。Now, in FIG. 1, the first image memory 1
2, the image data corresponding to a predetermined area in the target image is provided to the image calculation unit 16-1, and is also transmitted through the delay units 18-1 to 18- (N-1).
It is provided to the image calculation units 16-2 to 16-N. On the other hand, image data read from the second image memory 14 and corresponding to a predetermined area in the reference image is
It is provided to the image operation units 16-1 to 16-N.
【００２３】画像演算制御部２６は、画像演算部１６−
１ないし１６−Ｎの全てに、第１の画像メモリ１２から
読み出されたデータのうち、有効なデータが与えられて
いる間、演算実行信号（図１の符号５５）をオンにし
て、画像演算部１６−１ないし１６−Ｎに演算を実行さ
せる。画像演算部１６−１ないし１６−Ｎの各々におい
ては、演算実行信号がオンである間、対象画像のデータ
と参照画像のデータとの間の演算を実行する。The image operation control unit 26 includes an image operation unit 16-
While valid data among the data read from the first image memory 12 is given to all of the data 1 to 16-N, the operation execution signal (reference numeral 55 in FIG. 1) is turned on, and The arithmetic units 16-1 to 16-N execute the arithmetic. Each of the image operation units 16-1 to 16-N executes an operation between the data of the target image and the data of the reference image while the operation execution signal is on.
【００２４】画像演算部１６−１ないし１６−Ｎの各々
の演算にて得られた演算結果は、それぞれに一時的に保
持され、後に、ＬＳＩ１００（図２参照）の入出力イン
タフェース（図示せず）およびデータバス１３０を介し
て、パーソナルコンピュータなどのＣＰＵ（図２の符号
２００参照）に与えられる。The operation results obtained in the respective operations of the image operation units 16-1 to 16-N are temporarily stored in the respective units, and later, input / output interfaces (not shown) of the LSI 100 (see FIG. 2). ) And a data bus 130 to a CPU such as a personal computer (see reference numeral 200 in FIG. 2).
【００２５】次に、本実施の形態にかかる画像処理装置
の作動を、図４のタイミングチャートを参照してより詳
細に説明する。図４においては、第１の画像メモリ１２
から出力された画像データ５０−１、遅延回路１８−１
ないし１８−(N−1)をそれぞれ経た画像データ５０−２
ないし５０−Ｎ、第２の画像メモリ１４から出力された
画像データ５４、演算実行信号生成部４３から出力され
る演算実行信号５５、第１のアドレス生成部２２から出
力される第１の画像メモリ１２をアクセスするためのア
ドレス５７、第２のアドレス生成部２４から出力される
第２の画像メモリ１４をアクセスするためのアドレス５
８、および、第１のアドレス生成部２４から出力される
データ有効信号５９の相互の関係が示されている。Next, the operation of the image processing apparatus according to this embodiment will be described in more detail with reference to the timing chart of FIG. In FIG. 4, the first image memory 12
Data 50-1 output from the delay circuit 18-1
To the image data 50-2 having passed through 18- (N-1), respectively.
50-N, the image data 54 output from the second image memory 14, the operation execution signal 55 output from the operation execution signal generator 43, the first image memory output from the first address generator 22 12, an address 57 for accessing the second image memory 14 output from the second address generator 24, and an address 57 for accessing the second image memory 14.
8 and the relationship between the data valid signal 59 output from the first address generator 24 are shown.
【００２６】アドレス発生回路３２、３５、カウンタ４
１、遅延回路１８−１ないし１８−Ｎには、クロックCL
K（図４参照）が与えられ、このクロックCLKにしたがっ
て、アドレス値やカウンタをインクリメントし、或い
は、信号を遅延している。Address generation circuits 32 and 35, counter 4
1. The clock CL is supplied to the delay circuits 18-1 to 18-N.
K (see FIG. 4) is given, and the address value or the counter is incremented or the signal is delayed according to the clock CLK.
【００２７】図４に示す作動に先立ち、まず、第１の画
像メモリ１２および第２の画像メモリ１４に所定の画像
データが記憶される。より具体的には、パーソナルコン
ピュータのＣＰＵ２００の指示にしたがって、ＬＳＩ１
００中の画像処理装置１０が、Ａ／Ｄコンバータを介し
て、ディジタル信号に変換された画像データを読み込
み、一画面分の画像データを第１の画像メモリ１２（図
２のＤＲＡＭ１１２）に記憶する。また、パーソナルコ
ンピュータの外部記憶装置２２０に記憶された参照画像
に対応する画像データが、ＣＰＵ２００により読み出さ
れ、バス１３０を介して、ＬＳＩ１００に与えられる。
このようにして与えられた画像データは、第２の画像メ
モリ１４（図２のＤＲＡＭ１１４）に記憶される。Prior to the operation shown in FIG. 4, first, predetermined image data is stored in the first image memory 12 and the second image memory 14. More specifically, according to the instruction of the CPU 200 of the personal computer, the LSI 1
The image processing apparatus 10 reads image data converted into a digital signal via an A / D converter and stores image data for one screen in the first image memory 12 (DRAM 112 in FIG. 2). . Image data corresponding to the reference image stored in the external storage device 220 of the personal computer is read by the CPU 200 and provided to the LSI 100 via the bus 130.
The image data given in this way is stored in the second image memory 14 (DRAM 114 in FIG. 2).
【００２８】次いで、パーソナルコンピュータのＣＰＵ
２００は、パターンマッチングに使用すべき対象画像の
領域および参照画像の領域に関する領域データなどを、
バス１３０を介して、ＬＳＩ１００内の画像処理装置１
０に与える。ＣＰＵ２００により与えられるデータは、
図１および図３の符号５６に対応する。これらデータに
は、領域データの他、並列に動作する画像処理部の個数
（この実施の形態においては「Ｎ」）、これらの接続関
係、遅延回路に関する情データなどが含まれる。また、
第１のアドレス生成部２２に与えられた領域データは、
領域情報記憶部３１に記憶される。この領域データによ
り第１の画像メモリ１２をアクセスすべきアドレスの範
囲が確定される。その一方、第２のアドレス生成部２４
に与えられた領域データは、領域情報記憶部３４に記憶
される。これにより、第２の画像メモリ１４をアクセス
すべきアドレスの範囲が確定される。Next, the CPU of the personal computer
200 includes area data relating to the area of the target image and the area of the reference image to be used for pattern matching,
The image processing apparatus 1 in the LSI 100 via the bus 130
Give to 0. The data provided by the CPU 200
This corresponds to reference numeral 56 in FIGS. These data include, in addition to the area data, the number of image processing units operating in parallel (“N” in this embodiment), their connection relations, and information data on delay circuits. Also,
The area data given to the first address generation unit 22 is:
The information is stored in the area information storage unit 31. The range of addresses to access the first image memory 12 is determined based on the area data. On the other hand, the second address generation unit 24
Are stored in the area information storage unit 34. As a result, the range of addresses to access the second image memory 14 is determined.
【００２９】次いで、パーソナルコンピュータのＣＰＵ
２００が、バス１３０を介して、ＬＳＩ１００の画像処
理装置１０の並列演算処理部２０に、演算起動命令を与
えると、領域情報記憶部３１から、第１の画像メモリ１
２をアクセスすべきアドレスの初期値がアドレス発生回
路３２に与えられる。これにより、第１のアドレス生成
部２２から、第１の画像メモリ１２にアドレスが出力さ
れる（図１の符号５７参照）。同様に、領域情報記憶部
３４から、第２の画像メモリ１４をアクセスすべきアド
レスの初期値が、アドレス発生回路３５に与えられる。
これにより、第２のアドレス生成部２４から、第２の画
像メモリ１４のアドレスが出力される（図１の符号５８
参照）。Next, the CPU of the personal computer
When the 200 gives an operation start command to the parallel operation processing unit 20 of the image processing apparatus 10 of the LSI 100 via the bus 130, the first image memory 1
The initial value of the address to access 2 is given to the address generation circuit 32. As a result, an address is output from the first address generation unit 22 to the first image memory 12 (see reference numeral 57 in FIG. 1). Similarly, an initial value of an address to access the second image memory 14 is given to the address generation circuit 35 from the area information storage unit 34.
Thus, the address of the second image memory 14 is output from the second address generation unit 24 (reference numeral 58 in FIG. 1).
reference).
【００３０】第１のアドレス生成部２２および第２のア
ドレス生成部２４からアドレスが、それぞれ与えられる
のに応答して、第１の画像メモリ１２および第２の画像
メモリ１４は、対応する画像データを出力する。第１の
アドレス生成部２２および第２のアドレス生成部２４か
ら出力されるアドレスの値は、クロックCLKに同期して
インクリメントされる。In response to the addresses being respectively supplied from the first address generation unit 22 and the second address generation unit 24, the first image memory 12 and the second image memory 14 store the corresponding image data. Is output. Address values output from the first address generation unit 22 and the second address generation unit 24 are incremented in synchronization with the clock CLK.
【００３１】ここに、第１のアドレス生成部２２からの
アドレス出力および第１の画像メモリ１２からのデータ
出力と、第２のアドレス生成部２４からのアドレス出力
および第２の画像メモリ１４からのデータ出力との同期
につき説明を加える。この実施の形態においては、Ｎ個
の画像演算部が設けられているため、クロックCLKの１
パルス分、信号を遅延させる遅延回路１８により遅延さ
れた画像データが、最終段の画像演算部１６−Ｎに与え
られるタイミングと、第２の画像メモリ１４が、対応す
る画像データを出力して、画像演算部１６の各々に与え
るタイミングとが一致するようになっている。すなわ
ち、図４に示すように、クロックCLKに同期して出力さ
れる第１のアドレス生成部２２からのアドレスが、Ａn-
1となったときに、第２のアドレス生成部２４から、ア
ドレスＢ0が出力される。したがって、（Ｎ−１）個の
遅延回路１８−１ないし１８−(N−1)により遅延された
後に画像演算部１６−Ｎに、アドレスＡ0に対応する第
１の画像メモリ１２の画像データＤＡ0が与えられるタ
イミングで、画像演算部１６−１ないし１６−Ｎに、ア
ドレスＢ0に対応する第１の画像メモリ１４の画像デー
タＤＢ0が与えられる。遅延回路１８−１ないし１８−
(N−1)により、第１のメモリ１２からの画像データは、
クロックCLKの１クロック分だけ遅延される。このた
め、上述した、画像演算部１６−１ないし１６−Ｎに、
画像データＤＢ0が与えられるタイミングにおいては、
画像演算部１６−１には、Ｎ番目に出力された画像デー
タＤＡn-1が与えられ、画像演算部１６−２には、（Ｎ
−１）番目に出力された画像データＤＡn-2が与えられ
る。同様に、画像演算部１６−(N−1)には、２番目に出
力された画像データＤＡ2が与えられ、画像演算部１６
−Ｎには、最初に出力された画像データＤＡ1が与えら
れる（図４のタイミングＴA参照）。Here, the address output from the first address generator 22 and the data output from the first image memory 12, and the address output from the second address generator 24 and the address output from the second image memory 14 are provided. The explanation about the synchronization with the data output is added. In this embodiment, since N image operation units are provided, one of the clocks CLK is used.
The timing at which the image data delayed by the delay circuit 18 for delaying the signal by the pulse is supplied to the final stage image operation unit 16-N, and the second image memory 14 outputs the corresponding image data. The timing given to each of the image calculation units 16 matches. That is, as shown in FIG. 4, the address output from the first address generation unit 22 in synchronization with the clock CLK is An-
When the value becomes 1, the address B0 is output from the second address generation unit 24. Therefore, after being delayed by the (N-1) delay circuits 18-1 to 18- (N-1), the image operation unit 16-N supplies the image data DA0 of the first image memory 12 corresponding to the address A0. Is applied, the image data DB0 of the first image memory 14 corresponding to the address B0 is applied to the image calculation units 16-1 to 16-N. Delay circuits 18-1 to 18-
According to (N−1), the image data from the first memory 12 is
Delayed by one clock CLK. Therefore, the above-described image calculation units 16-1 to 16-N include:
At the timing when the image data DB0 is given,
The Nth output image data DAn-1 is given to the image operation unit 16-1, and (N
-1) The image data DAn-2 output first is given. Similarly, the image operation unit 16- (N-1) is supplied with the second output image data DA2,
The -N, image data DA1 which is output first is given (see the timing TA in FIG. 4).
【００３２】次に、データ有効信号および演算実行信号
につき、より詳細に説明を加える。データ有効信号は、
アドレス発生回路３２から出力される第１の画像メモリ
１２をアクセスするためのアドレスと、領域情報記憶部
３１から出力されるパターンマッチングをすべき領域に
関する領域データとを受け入れ、これに基づき、第１の
メモリ１２から出力される画像データが、パターンマッ
チングをすべき領域に含まれる画像に対応する間だけハ
イレベルとなる。図４の例においては、第１の画像メモ
リ１２のアドレスＡ0に対応する画像データＤＡ0ないし
アドレスＡm-1に対応する画像データＤＡm-1が、パター
ンマッチングをすべき領域に含まれるため、第１のメモ
リ１２から、画像データＤＡ0ないしＤＡm-1が出力され
る間だけハイレベルとなる（図４のタイミングＴBおよ
びタイミングＴC参照）。Next, the data valid signal and the operation execution signal will be described in more detail. The data valid signal is
An address for accessing the first image memory 12 output from the address generation circuit 32 and area data on an area to be subjected to pattern matching output from the area information storage unit 31 are accepted. Becomes high level only while the image data output from the memory 12 corresponds to the image included in the area to be subjected to pattern matching. In the example of FIG. 4, since the image data DA0 corresponding to the address A0 to the image data DAm-1 corresponding to the address Am-1 of the first image memory 12 are included in the area to be subjected to pattern matching, the first Only when the image data DA0 to DAm-1 are output from the memory 12 (see timings TB and TC in FIG. 4).
【００３３】画像演算制御部２６のカウンタ４１は、デ
ータ有効信号を受け入れ、該データ有効信号がハイレベ
ルになると、これに応答して、クロックCLKに同期して
計数を開始する。カウンタ４１の計数値は、演算実行信
号生成部４３に与えられる。演算実行信号生成部４３
は、並列情報記憶部４２から与えられる、画像演算部の
段数（この例では「Ｎ」）を参照して、カウンタ４１の
計数値がＮとなったときに、演算実行信号をハイレベル
にする（図４のタイミングＴA参照）。この演算実行信
号がハイレベルになるタイミングにおいて、画像演算部
１６−１ないし１６−Ｎに、それぞれ、「有効な」画像
データであるＤＡn-1、ＤＡn-2、・・・、ＤＡ1、ＤＡ0が
与えられていることが理解できるであろう。The counter 41 of the image calculation controller 26 receives the data valid signal, and starts counting in synchronization with the clock CLK in response to the data valid signal becoming high level. The count value of the counter 41 is provided to the calculation execution signal generation unit 43. Calculation execution signal generator 43
Refers to the number of stages of the image operation unit (“N” in this example) given from the parallel information storage unit 42 and sets the operation execution signal to a high level when the count value of the counter 41 becomes N. (see the timing Ta in FIG. 4). At the timing when the operation execution signal becomes high level, the image operation units 16-1 to 16-N receive "valid" image data DAn-1, DAn-2,..., DA1, DA0, respectively. You can see what is given.
【００３４】演算実行信号生成部４３は、データ有効信
号生成回路３３からハイレベルの信号がカウンタ４１に
与えられ、カウンタ４１が計数をしている限り、演算実
行信号をハイレベルに維持する。The operation execution signal generator 43 receives the high level signal from the data valid signal generation circuit 33 to the counter 41 and maintains the operation execution signal at the high level as long as the counter 41 is counting.
【００３５】演算実行信号生成部４３から画像演算部１
６−１ないし１６−Ｎに、ハイレベルの演算実行信号が
与えられると、画像演算部１６−１ないし１６−Ｎは、
それぞれ、対象画像と参照画像との間の画像演算を実行
する。たとえば、画像演算部１６−１は、タイミングＴ
Aで、対象画像の画像データＤＡn-1と参照画像の画像デ
ータＤＢ0との間の画像演算が実行され、次のタイミン
グで、画像データＤＡnと画像データＤＢ1との間の画像
演算が実行される。その一方、画像演算部１６−Ｎは、
タイミングＴAで、対象画像の画像データＤＡ0と参照画
像の画像データＤＢ0との間の画像演算が実行され、次
のタイミングで、画像データＤＡ1と画像データＤＢ1と
の間の画像演算が実行される。The calculation execution signal generation unit 43 to the image calculation unit 1
When a high-level operation execution signal is given to 6-1 to 16-N, the image operation units 16-1 to 16-N
Each performs an image operation between the target image and the reference image. For example, the image calculation unit 16-1 outputs the timing T
In A , an image operation is performed between the image data DAn-1 of the target image and the image data DB0 of the reference image, and an image operation is performed between the image data DAn and the image data DB1 at the next timing. . On the other hand, the image operation unit 16-N
At a timing TA , an image operation between the image data DA0 of the target image and the image data DB0 of the reference image is executed, and an image operation between the image data DA1 and the image data DB1 is executed at the next timing. .
【００３６】図４のタイミングチャートは、画像の１ラ
インだけの動作を説明したものであるが、パターンマッ
チングすべき画像の領域が複数のラインにまたがる場合
には、以下のような処理を行った後に、図４と同様の作
動が繰り返される。すなわち、１ライン分の処理が終了
すると、その旨が、バス１３０（図２参照）を介して、
パーソナルコンピュータのＣＰＵ２００に通知され、Ｃ
ＰＵ２００は、これに応答して、次のラインに関する領
域データなどを、画像処理装置１０の並列演算制御部２
０に与える。並列演算制御部２０において、画像演算制
御部２６のカウンタ４１はリセットされ、第１のアドレ
ス生成部２２の領域情報記憶部３１および第２のアドレ
ス生成部２４の領域情報記憶部３４には、新たなデータ
が記憶される。このときに、画像演算部１６−１ないし
１６−Ｎに一時的に記憶された演算結果は、バス１３０
を介して、ＣＰＵ２００に伝達されても良いし、或い
は、画像演算部１６−１ないし１６−１が、すべての演
算が終了するまで、演算結果を蓄積するように構成して
いても良い。前者の場合には、ＣＰＵ２００は、伝達さ
れたデータをメモリ２１０の所定の領域に記憶する。The timing chart of FIG. 4 describes the operation of only one line of the image. When the region of the image to be subjected to pattern matching extends over a plurality of lines, the following processing is performed. Thereafter, the same operation as in FIG. 4 is repeated. That is, when the processing for one line is completed, this fact is notified via the bus 130 (see FIG. 2).
The CPU 200 of the personal computer is notified and C
In response to this, the PU 200 transmits area data and the like regarding the next line to the parallel operation control unit 2 of the image processing apparatus 10.
Give to 0. In the parallel operation control unit 20, the counter 41 of the image operation control unit 26 is reset, and the area information storage unit 31 of the first address generation unit 22 and the area information storage unit 34 of the second address generation unit 24 are newly stored. Data is stored. At this time, the calculation results temporarily stored in the image calculation units 16-1 to 16-N are stored in the bus 130.
May be transmitted to the CPU 200, or the image calculation units 16-1 to 16-1 may be configured to accumulate calculation results until all calculations are completed. In the former case, CPU 200 stores the transmitted data in a predetermined area of memory 210.
【００３７】このような処理の後、第１のアドレス生成
部２２および第２のアドレス生成部２４から、それぞ
れ、第１の画像メモリ１２および第２の画像メモリ１４
をアクセスするためのアドレスが出力され、これによ
り、図４とほぼ同様のシーケンスが、再度実行される。
図５は、図４に示すシーケンスにより、画像演算部１６
−１ないし１６−Ｎにおいて演算される対象画像の領域
を説明するための図である。前述したように、図４は、
１ライン分の処理が実行される際のシーケンスを示して
いるが、図５においては、図４の処理を繰り返すことに
より複数ラインの処理が実行される場合が示されてい
る。After such processing, the first address generation unit 22 and the second address generation unit 24 output the first image memory 12 and the second image memory 14 respectively.
Is output, whereby a sequence substantially similar to that of FIG. 4 is executed again.
FIG. 5 shows the sequence of FIG.
It is a figure for explaining the field of the target picture computed in -1 thru / or 16-N. As mentioned above, FIG.
FIG. 5 shows a sequence in which a process for one line is executed, and FIG. 5 shows a case in which a process for a plurality of lines is executed by repeating the process in FIG.
【００３８】図４の例において、１ライン分の参照画像
中の領域の画像データは、ＤＢ0ないしＤＢm-1であった
が、これは、図５の例において、参照画像中の領域５０
０のＢ0,0ないしＢ0,m-1に対応する。また、図５の例で
は、図４のシーケンスを、ｉ回繰り返されていることが
理解できよう。前述したように、画像演算部１６−２な
いし１６−Ｎには、遅延手段によりクロックCLKの１ク
ロック分だけ遅延された画像データが与えられている。
したがって、画像処理部１６−１ないし１６−Ｎにおい
て、参照画像中の領域５００との間で演算が実行される
対象画像５１０中の領域は、それぞれ、領域５０１−１
ないし５０１−Ｎとなる。図５の左側の対象画像５１０
および各領域５０１を示すが、参照画像中の領域５００
と比較される領域が、ひとつずつ左側にシフトしている
ことが理解できるであろう。In the example of FIG. 4, the image data of the area in the reference image for one line is DB0 to DBm-1, which is the area 50 in the reference image in the example of FIG.
0 corresponds to B0,0 to B0, m-1. In the example of FIG. 5, it can be understood that the sequence of FIG. 4 is repeated i times. As described above, the image calculation units 16-2 to 16-N are provided with the image data delayed by one clock CLK by the delay unit.
Therefore, in the image processing units 16-1 to 16-N, the regions in the target image 510 where the calculation is performed with respect to the region 500 in the reference image are respectively the regions 501-1
To 501-N. The target image 510 on the left side of FIG.
And each area 501 is shown, but the area 500 in the reference image is shown.
It can be seen that the regions compared to are shifted one by one to the left.
【００３９】たとえば、画像演算部１６−１において
は、対象画像中の領域５０１−１の画像データＡ0,n-1
と参照画像中の領域５００のＢ0,0との間で所定の演算
が実行され、次いで、画像データＡ0,nと画像データＢ
0,1との間、画像データＡ0,n+1と画像データＢ0,2との
間、・・・、画像データＡ0,n+m-2と画像データＢ0,m-1と
の間で、順次所定の演算が実行される。この画像演算部
１６での演算には、相関係数の算出や、差分累積の演算
など、パターンマッチングのための種々の演算が含まれ
る。For example, in the image calculation section 16-1, the image data A0, n-1 of the area 501-1 in the target image is obtained.
A predetermined operation is performed between the image data A0, n and the image data B0,0 of the area 500 in the reference image.
0,1, between the image data A0, n + 1 and the image data B0,2,..., Between the image data A0, n + m-2 and the image data B0, m-1, Predetermined calculations are sequentially performed. The calculation by the image calculation unit 16 includes various calculations for pattern matching, such as calculation of a correlation coefficient and calculation of difference accumulation.
【００４０】同様に、画像演算部１６−(N−1)において
は、対象画像中の領域５０１−(N−1)の画像データＡ0,
1と参照画像中の領域５００のＢ0,0との間で所定の演算
が実行され、次いで、画像データＡ0,2と画像データＢ
0,1との間、画像データＡ0,3と画像データＢ0,2との
間、・・・、画像データＡ0,mと画像データＢ0,m-1との間
で、順次所定の演算が実行される。Similarly, in the image calculating section 16- (N-1), the image data A0, A0,
A predetermined operation is performed between 1 and B0,0 of the area 500 in the reference image, and then image data A0,2 and image data B
A predetermined operation is sequentially performed between image data A0,3 and image data B0, m-1, between image data A0,3 and image data B0,2,... Is done.
【００４１】このようにして、各画像演算部１６−１の
演算により得られた演算結果は、最終的に、パーソナル
コンピュータのＣＰＵ２００に与えられ、これに基づ
き、参照画像中の領域に対応する最適な対象画像中の領
域が判断され、パターンマッチングが実現される。さら
に、ＣＰＵ２００は、パターンマッチングの結果に基づ
き、たとえば、対象画像中の物体の位置を検出したりす
ることが可能となる。The operation result obtained by the operation of each image operation unit 16-1 is finally given to the CPU 200 of the personal computer, and based on the result, the optimum value corresponding to the area in the reference image is obtained. A region in the target image is determined, and pattern matching is realized. Further, the CPU 200 can detect, for example, the position of the object in the target image based on the result of the pattern matching.
【００４２】本実施の形態によれば、参照画像中の領域
との間で処理を実行すべき、対象画像中の領域を、遅延
手段によりずらして（シフトして）、ずらされた領域と
参照画像中の領域との間の処理を並列に実行することが
できる。したがって、対象画像をどのように分割するか
を決定し、これにしたがって画像を分割して複数の画像
メモリに記憶するような処理など煩雑な処理を必要とす
ることなく、高速に、参照画像中の領域と対象画像中の
領域との間での演算を実行することが可能となる。According to the present embodiment, the area in the target image to be processed between the reference image and the area to be processed is shifted (shifted) by the delay means, and the shifted area and the reference area are shifted. The processing with respect to the area in the image can be executed in parallel. Therefore, it is possible to determine how to divide the target image, and divide the image in accordance with it and store it in a plurality of image memories. It is possible to execute the calculation between the region of the target image and the region in the target image.
【００４３】また、本実施の形態によれば、パターンマ
ッチングに使用すべき領域を、所望のように変化させる
ことができ、また、並列処理の段数を所望のように設定
することができるため、汎用性を有している。さらに、
対象画像を分割して記憶するなど特定の形態の画像デー
タを記憶する必要がないため、画像メモリを、他の画像
処理で使用するものと共有することが可能である。According to the present embodiment, the area to be used for pattern matching can be changed as desired, and the number of stages of parallel processing can be set as desired. Has versatility. further,
There is no need to store a specific form of image data, such as dividing and storing the target image, so that the image memory can be shared with that used in other image processing.
【００４４】すなわち、本実施の形態によれば、異なる
二つの画像に対して画像間の演算を並列に行なう際に、
画像を複数に分割する必要がないため、並列演算を実現
するための回路構成を小さくすることができる。また、
演算すべき画像中の領域が変化した場合にも簡単な制御
で並列処理を行なうことができる。さらに、画像メモリ
のデータアクセス方法が他の画像処理と同様なため、特
別な回路を付加することなく画像メモリを他の画像処理
と共有することができる。That is, according to the present embodiment, when operations between two different images are performed in parallel,
Since it is not necessary to divide an image into a plurality of parts, a circuit configuration for realizing a parallel operation can be reduced. Also,
Even when the area in the image to be calculated changes, parallel processing can be performed with simple control. Further, since the data access method of the image memory is similar to that of other image processing, the image memory can be shared with other image processing without adding a special circuit.
【００４５】本発明は、以上の実施の形態に限定される
ことなく、特許請求の範囲に記載された発明の範囲内
で、種々の変更が可能であり、それらも本発明の範囲内
に包含されるものであることは言うまでもない。The present invention is not limited to the embodiments described above, and various modifications can be made within the scope of the invention described in the claims, which are also included in the scope of the present invention. Needless to say, this is done.
【００４６】たとえば、前記実施の形態においては、遅
延回路にて１画素に対応する時間だけ、信号が遅延され
るように構成されているが、これに限定されるものでは
なく、複数画素に対応する時間だけ信号が遅延されるよ
うに構成しても良い。すなわち、遅延回路における遅延
時間は、所望のように設定することができる。特に、複
数画素に対応する時間だけ信号を遅延させることによ
り、粗いテンプレートマッチング（すなわち、比較する
画像領域を、一画素分ずらすのではなく、複数画素分ず
らすこと）を実現することが可能となる。これにより、
マッチングの計算量を削減することができる。また、前
記実施の形態においては、ある１ライン上の画像のデー
タ演算につき説明しているが、複数ライン上の画像のデ
ータ演算をする場合に、本発明を適用することもでき
る。For example, in the above-described embodiment, the signal is delayed by the time corresponding to one pixel by the delay circuit. However, the present invention is not limited to this. Alternatively, the signal may be delayed by a certain time. That is, the delay time in the delay circuit can be set as desired. In particular, by delaying the signal by a time corresponding to a plurality of pixels, coarse template matching (that is, the image area to be compared is shifted not by one pixel but by a plurality of pixels) can be realized. . This allows
The amount of calculation for matching can be reduced. Further, in the above-described embodiment, the data operation of an image on a certain line has been described. However, the present invention can be applied to the case where the data operation of an image on a plurality of lines is performed.
【００４７】さらに、本明細書において、手段とは、必
ずしも物理的手段を意味するものではなく、各手段の機
能が、ソフトウエアによって実現される場合も包含す
る。また、一つの手段の機能が二以上の物理的手段によ
り実現されても、二以上の手段の機能が一つの物理的手
段により実現されてもよい。Further, in this specification, means does not necessarily mean physical means, but also includes a case where the function of each means is realized by software. Further, the function of one unit may be realized by two or more physical units, or the function of two or more units may be realized by one physical unit.
【００４８】[0048]
【発明の効果】本発明によれば、他の画像処理回路など
と共用できる画像メモリを用いて、並列に画像間の演算
を行い、高速にパターンマッチングを実行可能な画像処
理装置を提供することが可能となる。According to the present invention, it is possible to provide an image processing apparatus capable of performing high-speed pattern matching by performing calculations between images in parallel using an image memory that can be shared with other image processing circuits and the like. Becomes possible.
【図１】 図１は、本発明の実施の形態にかかる画像処
理装置の構成を示すブロックダイヤグラムである。FIG. 1 is a block diagram showing a configuration of an image processing apparatus according to an embodiment of the present invention.
【図２】 図２は、本実施の形態にかかる画像処理装置
およびその周辺のハードウェア構成を示すブロックダイ
ヤグラムである。FIG. 2 is a block diagram illustrating a hardware configuration of an image processing apparatus according to the present embodiment and peripheral components thereof;
【図３】 図３は、本実施の形態にかかる並列演算制御
部のブロックダイヤグラムである。FIG. 3 is a block diagram of a parallel operation control unit according to the embodiment;
【図４】 図４は、本実施の形態にかかる画像処理装置
の作動を示すタイミングチャートである。FIG. 4 is a timing chart illustrating an operation of the image processing apparatus according to the embodiment;
【図５】 図５は、本実施の形態において、画像演算部
により演算される対象画像の領域を説明するための図で
ある。FIG. 5 is a diagram for describing an area of a target image calculated by an image calculation unit in the present embodiment.
【図６】 従来の画像処理装置の概略的な構成を示すブ
ロックダイヤグラムである。FIG. 6 is a block diagram showing a schematic configuration of a conventional image processing apparatus.
１０ 画像処理装置 １２ 第１の画像メモリ（対象画像メモリ） １４ 第２の画像メモリ（参照画像メモリ） １６ 画像演算部 １８ 遅延回路 ２０ 並列演算制御部 ２２ 第１のアドレス生成部 ２４ 第２のアドレス生成部 ２６ 演算実行信号生成部 ４１ カウンタ ４２ 並列情報記憶部 Reference Signs List 10 image processing device 12 first image memory (target image memory) 14 second image memory (reference image memory) 16 image operation unit 18 delay circuit 20 parallel operation control unit 22 first address generation unit 24 second address Generation unit 26 Operation execution signal generation unit 41 Counter 42 Parallel information storage unit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 直井 茂 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 金田 隆仁 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Shigeru Naoi 5-2-1 Omika-cho, Hitachi City, Ibaraki Prefecture Inside the Omika Plant, Hitachi, Ltd. (72) Inventor Takahito Kaneda 5-chome, Omika-cho, Hitachi City, Ibaraki Prefecture No. 1 Inside the Omika Plant of Hitachi, Ltd.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8503793B2 (en) | 2008-11-21 | 2013-08-06 | Fujitsu Limited | Correlation processing apparatus and medium readable by correlation processing apparatus |
| US8842176B2 (en) | 1996-05-22 | 2014-09-23 | Donnelly Corporation | Automatic vehicle exterior light control |
| US8917169B2 (en) | 1993-02-26 | 2014-12-23 | Magna Electronics Inc. | Vehicular vision system |
| US8993951B2 (en) | 1996-03-25 | 2015-03-31 | Magna Electronics Inc. | Driver assistance system for a vehicle |
| US9008369B2 (en) | 2004-04-15 | 2015-04-14 | Magna Electronics Inc. | Vision system for vehicle |
| US9171217B2 (en) | 2002-05-03 | 2015-10-27 | Magna Electronics Inc. | Vision system for vehicle |
| US9436880B2 (en) | 1999-08-12 | 2016-09-06 | Magna Electronics Inc. | Vehicle vision system |
| JP2016220144A (en)* | 2015-05-25 | 2016-12-22 | キヤノン株式会社 | Imaging apparatus and image processing method |
| US10071676B2 (en) | 2006-08-11 | 2018-09-11 | Magna Electronics Inc. | Vision system for vehicle |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8917169B2 (en) | 1993-02-26 | 2014-12-23 | Magna Electronics Inc. | Vehicular vision system |
| US8993951B2 (en) | 1996-03-25 | 2015-03-31 | Magna Electronics Inc. | Driver assistance system for a vehicle |
| US8842176B2 (en) | 1996-05-22 | 2014-09-23 | Donnelly Corporation | Automatic vehicle exterior light control |
| US9436880B2 (en) | 1999-08-12 | 2016-09-06 | Magna Electronics Inc. | Vehicle vision system |
| US10683008B2 (en) | 2002-05-03 | 2020-06-16 | Magna Electronics Inc. | Vehicular driving assist system using forward-viewing camera |
| US10118618B2 (en) | 2002-05-03 | 2018-11-06 | Magna Electronics Inc. | Vehicular control system using cameras and radar sensor |
| US11203340B2 (en) | 2002-05-03 | 2021-12-21 | Magna Electronics Inc. | Vehicular vision system using side-viewing camera |
| US10351135B2 (en) | 2002-05-03 | 2019-07-16 | Magna Electronics Inc. | Vehicular control system using cameras and radar sensor |
| US9171217B2 (en) | 2002-05-03 | 2015-10-27 | Magna Electronics Inc. | Vision system for vehicle |
| US9834216B2 (en) | 2002-05-03 | 2017-12-05 | Magna Electronics Inc. | Vehicular control system using cameras and radar sensor |
| US9555803B2 (en) | 2002-05-03 | 2017-01-31 | Magna Electronics Inc. | Driver assistance system for vehicle |
| US9643605B2 (en) | 2002-05-03 | 2017-05-09 | Magna Electronics Inc. | Vision system for vehicle |
| US10110860B1 (en) | 2004-04-15 | 2018-10-23 | Magna Electronics Inc. | Vehicular control system |
| US11503253B2 (en) | 2004-04-15 | 2022-11-15 | Magna Electronics Inc. | Vehicular control system with traffic lane detection |
| US11847836B2 (en) | 2004-04-15 | 2023-12-19 | Magna Electronics Inc. | Vehicular control system with road curvature determination |
| US9948904B2 (en) | 2004-04-15 | 2018-04-17 | Magna Electronics Inc. | Vision system for vehicle |
| US10015452B1 (en) | 2004-04-15 | 2018-07-03 | Magna Electronics Inc. | Vehicular control system |
| US9609289B2 (en) | 2004-04-15 | 2017-03-28 | Magna Electronics Inc. | Vision system for vehicle |
| US10187615B1 (en) | 2004-04-15 | 2019-01-22 | Magna Electronics Inc. | Vehicular control system |
| US9191634B2 (en) | 2004-04-15 | 2015-11-17 | Magna Electronics Inc. | Vision system for vehicle |
| US9736435B2 (en) | 2004-04-15 | 2017-08-15 | Magna Electronics Inc. | Vision system for vehicle |
| US10306190B1 (en) | 2004-04-15 | 2019-05-28 | Magna Electronics Inc. | Vehicular control system |
| US9428192B2 (en) | 2004-04-15 | 2016-08-30 | Magna Electronics Inc. | Vision system for vehicle |
| US10462426B2 (en) | 2004-04-15 | 2019-10-29 | Magna Electronics Inc. | Vehicular control system |
| US9008369B2 (en) | 2004-04-15 | 2015-04-14 | Magna Electronics Inc. | Vision system for vehicle |
| US10735695B2 (en) | 2004-04-15 | 2020-08-04 | Magna Electronics Inc. | Vehicular control system with traffic lane detection |
| US10071676B2 (en) | 2006-08-11 | 2018-09-11 | Magna Electronics Inc. | Vision system for vehicle |
| US11148583B2 (en) | 2006-08-11 | 2021-10-19 | Magna Electronics Inc. | Vehicular forward viewing image capture system |
| US10787116B2 (en) | 2006-08-11 | 2020-09-29 | Magna Electronics Inc. | Adaptive forward lighting system for vehicle comprising a control that adjusts the headlamp beam in response to processing of image data captured by a camera |
| US11396257B2 (en) | 2006-08-11 | 2022-07-26 | Magna Electronics Inc. | Vehicular forward viewing image capture system |
| US11623559B2 (en) | 2006-08-11 | 2023-04-11 | Magna Electronics Inc. | Vehicular forward viewing image capture system |
| US11951900B2 (en) | 2006-08-11 | 2024-04-09 | Magna Electronics Inc. | Vehicular forward viewing image capture system |
| US8503793B2 (en) | 2008-11-21 | 2013-08-06 | Fujitsu Limited | Correlation processing apparatus and medium readable by correlation processing apparatus |
| JP2016220144A (en)* | 2015-05-25 | 2016-12-22 | キヤノン株式会社 | Imaging apparatus and image processing method |
| Publication number | Publication date |
|---|---|
| JP3803150B2 (en) | 2006-08-02 |
| Publication | Publication Date | Title |
|---|---|---|
| US4757444A (en) | Vector processor capable of performing iterative processing | |
| JPH10134183A (en) | Image processing device | |
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