【０００１】[0001]
【発明の属する技術分野】本発明は液晶表示装置におけ
る表示電極を駆動するための薄膜トランジスタアレイお
よびその製法に関する。さらに詳しくは、液晶表示装置
の表示画面の大面積化および高解像度化などを行うばあ
いの画素欠陥の発生を低減することが可能な薄膜トラン
ジスタアレイおよびその製法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array for driving a display electrode in a liquid crystal display device and a manufacturing method thereof. More specifically, the present invention relates to a thin film transistor array capable of reducing the occurrence of pixel defects when a display screen of a liquid crystal display device has a large area and high resolution, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】液晶表示装置の各表示電極に複数個の薄
膜トランジスタを接続する従来技術の例として、たとえ
ば特開昭６１−２４９０７８号公報に記載の薄膜トラン
ジスタアレイがある。図５は本従来技術の例の薄膜トラ
ンジスタアレイを構成する各画素の平面図である。本従
来例の薄膜トランジスタは、各表示電極に逆スタガ型薄
膜トランジスタが２個接続されたものであり、図５にお
いて２１はゲート電極、２２はソース電極、２３は表示
電極、２４、２５はドレイン電極を示し、２個の薄膜ト
ランジスタがそれぞれドレイン電極２４、２５を介し
て、表示電極２３に並列に接続されている。2. Description of the Related Art As an example of a conventional technique for connecting a plurality of thin film transistors to each display electrode of a liquid crystal display device, there is a thin film transistor array described in, for example, JP-A-61-249078. FIG. 5 is a plan view of each pixel constituting the thin film transistor array of the example of the conventional art. In the thin film transistor of the conventional example, two inverted staggered thin film transistors are connected to each display electrode. In FIG. 5, 21 is a gate electrode, 22 is a source electrode, 23 is a display electrode, and 24 and 25 are drain electrodes. Two thin film transistors are connected in parallel to the display electrode 23 via the drain electrodes 24 and 25, respectively.
【０００３】本従来例においては、２個の逆スタガ型薄
膜トランジスタのうち一方が正常に動作しないばあいに
は、正常に動作しない方の薄膜トランジスタを切り離す
ように、表示電極２３と欠陥が生じた薄膜トランジスタ
との接続部および／またはソース電極２２と欠陥が生じ
た薄膜トランジスタとの接続部をたとえばレーザ切断す
ることにより、表示電極２３を動作させることができ
る。また、本例ではゲート電極２１とソース電極２２が
絶縁物を介して交差している部分でソース電極２２を並
列に２本の配線をすることで、ゲート電極２１とソース
電極２２の２つの交差部のどちらかで短絡欠陥が生じた
ばあい、ソース電極２２の一方をレーザ切断すること
で、欠陥を修復することができる。たとえば、交差部２
２ａでゲート電極２１とソース電極２２との短絡欠陥が
生じたばあい、図示した切断線２２ｂ、２２ｃで、ソー
ス電極２２をレーザ切断すれば、短絡欠陥を修復でき
る。In this conventional example, when one of the two inverted staggered thin film transistors does not operate normally, the thin film transistor which does not operate normally is separated from the display electrode 23 so as to disconnect the thin film transistor which does not operate normally. The display electrode 23 can be operated by, for example, laser-cutting the connection portion with and / or the connection portion between the source electrode 22 and the defective thin film transistor. Further, in this example, two wirings are arranged in parallel with the source electrode 22 at a portion where the gate electrode 21 and the source electrode 22 intersect with each other with an insulator interposed therebetween. If a short-circuit defect occurs in either of the parts, one of the source electrodes 22 can be laser-cut to repair the defect. For example, intersection 2
If a short circuit defect between the gate electrode 21 and the source electrode 22 occurs at 2a, the short circuit defect can be repaired by laser-cutting the source electrode 22 at the cutting lines 22b and 22c shown in the drawing.
【０００４】各表示電極に複数個の薄膜トランジスタを
接続する別の従来技術の例として、たとえば特開平６−
２７４８４号公報に記載される液晶表示装置の薄膜トラ
ンジスタアレイがある。図６は従来技術を示す等価回路
であり、２７はｐチャネル型薄膜トランジスタ、２８は
ｎチャネル型薄膜トランジスタ、２９はソース信号源で
ある駆動ＩＣ、３０はゲート信号源である駆動ＩＣであ
る。本例ではｐチャネル型薄膜トランジスタ２７とｎチ
ャネル型薄膜トランジスタ２８が相補型に構成され、各
表示電極ごとに４個の薄膜トランジスタが接続されてい
る。As another example of prior art for connecting a plurality of thin film transistors to each display electrode, for example, Japanese Patent Laid-Open No. 6-
There is a thin film transistor array of a liquid crystal display device described in Japanese Patent No. 27484. FIG. 6 is an equivalent circuit showing a conventional technique, in which 27 is a p-channel thin film transistor, 28 is an n-channel thin film transistor, 29 is a driving IC which is a source signal source, and 30 is a driving IC which is a gate signal source. In this example, the p-channel type thin film transistor 27 and the n-channel type thin film transistor 28 are configured in a complementary type, and four thin film transistors are connected to each display electrode.
【０００５】本従来例では、表示電極に対して複数の薄
膜トランジスタが直列に形成されているために、一つの
薄膜トランジスタがソース、ドレイン間にショートやリ
ークを生じても、もう一方の薄膜トランジスタによって
正常に動作することができる。また、ｐチャネル型薄膜
トランジスタ２７とｎチャネル型薄膜トランジスタ２８
が相補的に構成されているために、薄膜トランジスタの
Ｖthシフト（長期間駆動でのＶthの変化）による表示特
性の劣化を改善することができる。In this conventional example, since a plurality of thin film transistors are formed in series with the display electrode, even if one thin film transistor causes a short circuit or a leak between the source and the drain, the other thin film transistor normally operates. Can work. In addition, the p-channel thin film transistor 27 and the n-channel thin film transistor 28
Are complementary to each other, it is possible to improve deterioration of display characteristics due to Vth shift of the thin film transistor (change in Vth during long-term driving).
【０００６】薄膜トランジスタアレイに、異なる構造の
薄膜トランジスタを形成する従来技術の例としては、た
とえば特開平５−２９９６５３号公報に記載された半導
体装置がある。図７は従来技術を示す断面図であり、３
１はゲート電極、３２はソース電極、３３は画素電極、
３４はドレイン電極、３６、４１、４５は絶縁膜、４３
はチャネル保護膜としての絶縁膜、４０は絶縁性基板、
４２は半導体活性層としてのポリシリコン層、４４は半
導体活性層としてのアモルファスシリコン活性層、５０
は配線電極である。本例では画素電極３３部の駆動のた
めに逆スタガ型アモルファスシリコン薄膜トランジスタ
３７が形成され、表示部の周辺に、表示データ信号を出
力するための周辺駆動回路素子としてコプレーナ型ポリ
シリコン薄膜トランジスタ３８が形成されている。As an example of a conventional technique for forming thin film transistors having different structures in a thin film transistor array, there is a semiconductor device described in, for example, Japanese Unexamined Patent Publication No. 5-299653. FIG. 7 is a sectional view showing a conventional technique.
1 is a gate electrode, 32 is a source electrode, 33 is a pixel electrode,
34 is a drain electrode, 36, 41, 45 are insulating films, 43
Is an insulating film as a channel protective film, 40 is an insulating substrate,
42 is a polysilicon layer as a semiconductor active layer, 44 is an amorphous silicon active layer as a semiconductor active layer, 50
Is a wiring electrode. In this example, an inverted stagger type amorphous silicon thin film transistor 37 is formed for driving the pixel electrode 33 part, and a coplanar type polysilicon thin film transistor 38 is formed around the display part as a peripheral drive circuit element for outputting a display data signal. Has been done.
【０００７】本従来例では、逆スタガ型アモルファスシ
リコン薄膜トランジスタ３７のゲート電極３１とコプレ
ーナ型ポリシリコン薄膜トランジスタ３８のゲート電極
３１を同一形成プロセスとすることと、逆スタガ型アモ
ルファスシリコン薄膜トランジスタ３７のゲート絶縁膜
３６とコプレーナ型ポリシリコン薄膜トランジスタ３８
の層間の絶縁膜３６を同一形成プロセスとすることで異
なる構造の薄膜トランジスタを形成するプロセスを簡略
化している。In this conventional example, the gate electrode 31 of the inverted stagger type amorphous silicon thin film transistor 37 and the gate electrode 31 of the coplanar type polysilicon thin film transistor 38 are formed in the same process, and the gate insulating film of the inverted stagger type amorphous silicon thin film transistor 37 is formed. 36 and coplanar polysilicon thin film transistor 38
The process of forming thin film transistors having different structures is simplified by using the same forming process for the insulating film 36 between the layers.
【０００８】[0008]
【発明が解決しようとする課題】特開昭６１−２４９０
７８号公報に記載の薄膜トランジスタアレイでは、表示
電極に同一構造の薄膜トランジスタを複数個接続して、
そのうちの１個の薄膜トランジスタの欠陥に対して、そ
のほかの薄膜トランジスタで前記欠陥を修復できるよう
な冗長性を付与している。しかし、実際は、ゲート絶縁
膜に欠陥が生じたばあいには、近接する複数のトランジ
スタが同一の構造であるために、同時にそれぞれのゲー
ト絶縁膜に欠陥を生じる確率が高く、冗長性がえられな
いという問題があった。とくに、液晶表示装置に用いら
れるアモルファスシリコン半導体を用いた薄膜トランジ
スタアレイの製造では、ゲート絶縁膜は一般にプラズマ
ＣＶＤ装置を用いて成膜されることが多く、数ミクロン
から数１０ミクロンの異物がゲート絶縁膜に取り込まれ
ることが多いために同一構造の薄膜トランジスタでは同
時に欠陥を生じることが多かった。Problems to be Solved by the Invention JP-A-61-2490
In the thin film transistor array described in Japanese Patent Publication No. 78, a plurality of thin film transistors having the same structure are connected to display electrodes,
A defect of one thin film transistor among them is provided with redundancy so that the defect can be repaired by another thin film transistor. However, in reality, when a defect occurs in the gate insulating film, the multiple adjacent transistors have the same structure, so there is a high probability that defects will occur in each gate insulating film at the same time, and redundancy can be obtained. There was a problem of not having. In particular, in manufacturing a thin film transistor array using an amorphous silicon semiconductor used for a liquid crystal display device, a gate insulating film is generally formed by using a plasma CVD device, and foreign matters of several microns to several tens of microns are gate-insulated. Since it is often taken into the film, defects often occur simultaneously in thin film transistors having the same structure.
【０００９】また、特開平６−２７４８４号公報に記載
の液晶表示装置ではｐチャネル薄膜トランジスタとｎチ
ャネル薄膜トランジスタを形成するためにソース、ドレ
インコンタクト部はそれぞれｐ型、ｎ型ドーピング層を
形成するプロセスを必要としていることと、アモルファ
スシリコンは一般にｎ型であるために、アモルファスシ
リコンでｐ型薄膜トランジスタを形成したばあいには、
電界効果移動度が極端に小さくなるために、本従来例で
は半導体活性層にポリシリコンを使用する必要があるこ
とからプロセスが複雑になる欠点がある。また、本従来
例では、各表示電極に４個の薄膜トランジスタを形成す
る必要があるために、各画素の開口率が小さくなり、表
示が暗くなる欠点があった。さらに、ゲート絶縁膜の欠
陥による薄膜トランジスタの欠陥発生に対して、修復の
ための冗長性をえるためには、さらに４個の薄膜トラン
ジスタを各表示電極に並列に接続する必要があり、開口
率はさらに低下するという問題がある。Further, in the liquid crystal display device described in JP-A-6-27484, in order to form a p-channel thin film transistor and an n-channel thin film transistor, a process of forming p-type and n-type doping layers at the source and drain contact portions, respectively, is performed. What is needed and because amorphous silicon is generally n-type, when a p-type thin film transistor is formed of amorphous silicon,
Since the field effect mobility is extremely low, there is a drawback that the process is complicated because it is necessary to use polysilicon for the semiconductor active layer in this conventional example. Further, in this conventional example, since it is necessary to form four thin film transistors on each display electrode, there is a drawback that the aperture ratio of each pixel becomes small and the display becomes dark. Further, in order to provide redundancy for repairing the defect of the thin film transistor caused by the defect of the gate insulating film, it is necessary to connect four more thin film transistors in parallel to each display electrode, and the aperture ratio is further increased. There is a problem of decrease.
【００１０】また、特開平５−２９９６５３号公報に記
載の半導体装置では、各画素に接続された薄膜トランジ
スタの欠陥に対する修復のための冗長性は考慮されてい
ない。また、本従来例を適用し、各表示電極に逆スタガ
型アモルファス薄膜トランジスタとコプレーナ型ポリシ
リコン薄膜トランジスタを並列に形成したばあいにおい
ても、逆スタガ型薄膜トランジスタの形成プロセスに対
して、たとえば、コプレーナ型ポリシリコン薄膜トラン
ジスタの活性層となるポリシリコン膜の形成プロセス、
あるいはコプレーナ型ポリシリコン薄膜トランジスタの
ゲート絶縁膜形成プロセスを付加する必要があるなど多
くのプロセスが必要になるという問題がある。Further, in the semiconductor device described in Japanese Patent Laid-Open No. 5-299653, the redundancy for repairing the defect of the thin film transistor connected to each pixel is not considered. Even when the present conventional example is applied and the reverse stagger type amorphous thin film transistor and the coplanar type polysilicon thin film transistor are formed in parallel on each display electrode, the process of forming the reverse stagger type thin film transistor is performed, for example, in the coplanar type thin film transistor. A process for forming a polysilicon film to be an active layer of a silicon thin film transistor,
Alternatively, there is a problem that many processes are required such as a process for forming a gate insulating film of a coplanar polysilicon thin film transistor.
【００１１】本発明は前述のような問題点を解決するた
めになされるものであり、一つの表示電極に異なる構造
の２つの薄膜トランジスタが並列に接続されるので、そ
の両方に同時に欠陥を生じることはきわめてまれであ
り、１個の薄膜トランジスタの欠陥によって、１個の表
示電極が欠陥となることがなく、画素欠陥の少ない薄膜
トランジスタアレイをうることを目的としており、さら
に、従来の逆スタガ型薄膜トランジスタを形成するプロ
セスと同一のプロセスで形成される薄膜トランジスタア
レイおよびその製法を提供することを目的とする。The present invention has been made to solve the above-mentioned problems, and since two thin film transistors having different structures are connected in parallel to one display electrode, a defect may occur in both of them at the same time. Is extremely rare, and it is an object of the present invention to obtain a thin film transistor array in which one display electrode does not become defective due to the defect of one thin film transistor and the number of pixel defects is small. An object of the present invention is to provide a thin film transistor array formed by the same process as the forming process and a manufacturing method thereof.
【００１２】[0012]
【課題を解決するための手段】本発明の薄膜トランジス
タアレイは、透明絶縁性基板上に配設される複数本のゲ
ート配線と、前記ゲート配線に直交して配設される複数
本のソース配線と、前記ゲート配線と前記ソース配線と
の交差部にそれぞれ形成される表示電極と、前記交差部
にそれぞれ配列され、かつ、前記表示電極を駆動する２
個の薄膜トランジスタとからなり、前記薄膜トランジス
タが、逆スタガ型薄膜トランジスタおよびコプレーナ型
薄膜トランジスタからなり、前記ソース配線と前記表示
電極のあいだに逆スタガ型薄膜トランジスタとコプレー
ナ型薄膜トランジスタとが並列に接続されてなることを
特徴とする。A thin film transistor array according to the present invention comprises a plurality of gate wirings arranged on a transparent insulating substrate, and a plurality of source wirings arranged orthogonal to the gate wirings. Display electrodes formed at the intersections of the gate wirings and the source wirings, and driving the display electrodes respectively arranged at the intersections.
Consisting of individual thin film transistors, wherein the thin film transistor comprises an inverted staggered thin film transistor and a coplanar thin film transistor, and the inverted staggered thin film transistor and the coplanar thin film transistor are connected in parallel between the source wiring and the display electrode. Characterize.
【００１３】前記逆スタガ型薄膜トランジスタがエッチ
ストッパ型であり、前記逆スタガ型薄膜トランジスタの
形成時に、該逆スタガ型薄膜トランジスタの製造条件と
同一条件で、同時に前記コプレーナ型薄膜トランジスタ
が形成されてなることが、薄膜トランジスタアレイの製
造工程を簡略化できるため好ましい。The inverted staggered thin film transistor is an etch stopper type, and when the inverted staggered thin film transistor is formed, the coplanar thin film transistor is simultaneously formed under the same conditions as the manufacturing conditions of the inverted staggered thin film transistor. This is preferable because the manufacturing process of the thin film transistor array can be simplified.
【００１４】本発明の薄膜トランジスタアレイは、透明
絶縁性基板上に配設される複数本のゲート配線と、前記
ゲート配線に直交して配設される複数本のソース配線
と、前記ゲート配線と前記ソース配線との交差部にそれ
ぞれ形成される表示電極と、前記交差部にそれぞれ配列
され、かつ、前記表示電極を駆動する２個の薄膜トラン
ジスタとからなり、前記薄膜トランジスタが、逆スタガ
型薄膜トランジスタおよびデュアルゲート型薄膜トラン
ジスタからなり、前記ソース配線と前記表示電極のあい
だに逆スタガ型薄膜トランジスタとデュアルゲート型薄
膜トランジスタとが並列に接続されてなることを特徴と
する。In the thin film transistor array of the present invention, a plurality of gate wirings arranged on a transparent insulating substrate, a plurality of source wirings arranged orthogonal to the gate wirings, the gate wirings, and the gate wirings. The display electrode is formed at the intersection with the source line, and two thin film transistors are arranged at the intersection and drive the display electrode. The thin film transistor is an inverted staggered thin film transistor and a dual gate. Type thin film transistors, and an inverted staggered thin film transistor and a dual gate thin film transistor are connected in parallel between the source line and the display electrode.
【００１５】前記逆スタガ型薄膜トランジスタがエッチ
ストッパ型であり、前記逆スタガ型薄膜トランジスタの
形成時に、該逆スタガ型薄膜トランジスタの製造条件と
同一条件で、同時に前記デュアルゲート型薄膜トランジ
スタが形成されてなることが、薄膜トランジスタアレイ
の製造工程を簡略化できるため好ましい。The reverse stagger type thin film transistor is an etch stopper type, and the dual gate type thin film transistor is simultaneously formed under the same conditions as the manufacturing conditions of the reverse stagger type thin film transistor when the reverse stagger type thin film transistor is formed. It is preferable because the manufacturing process of the thin film transistor array can be simplified.
【００１６】本発明の薄膜トランジスタアレイの製法
は、透明絶縁性基板上に配設される複数本のゲート配線
と、前記ゲート配線に直交して配設される複数本のソー
ス配線と、前記ゲート配線と前記ソース配線との交差部
にそれぞれ形成される表示電極と、前記ソース配線と前
記表示電極に並列に接続される逆スタガ型薄膜トランジ
スタとコプレーナ型薄膜トランジスタとを形成してなる
薄膜トランジスタアレイの製法において、（ａ）透明絶
縁性基板上に、スパッタリングにより金属膜を成膜し、
（ｂ）前記金属膜にレジスト塗布、露光およびウエット
エッチングして、前記逆スタガ型薄膜トランジスタの第
１ゲート電極を形成し、（ｃ）プラズマＣＶＤ法によ
り、前記透明絶縁性基板および前記第１ゲート電極上
に、前記逆スタガ型薄膜トランジスタの第１絶縁膜を成
膜し、さらに前記逆スタガ型薄膜トランジスタと前記コ
プレーナ型薄膜トランジスタの半導体活性層を同時に成
膜し、（ｄ）プラズマＣＶＤ法により絶縁膜を成膜し、
レジスト塗布、露光およびドライエッチングして、前記
逆スタガ型薄膜トランジスタの前記半導体活性層の保護
膜およびコプレーナ型薄膜トランジスタのゲート絶縁膜
としての第２絶縁膜を同時に形成し、（ｅ）半導体活性
層にレジスト塗布、露光およびドライエッチングを行
い、所望の位置に前記逆スタガ型薄膜トランジスタと前
記コプレーナ型薄膜トランジスタの半導体活性層を同時
にパターニングし、（ｆ）スパッタリングにより透明導
電膜を成膜し、前記透明導電膜にレジスト塗布、露光お
よびウエットエッチングして、前記逆スタガ型薄膜トラ
ンジスタと前記コプレーナ型薄膜トランジスタの画素電
極を同時に形成し、（ｇ）つぎに、レジスト塗布、露光
およびドライエッチングして、前記第１絶縁膜にビアホ
ールを形成し、（ｈ）プラズマＣＶＤ法により、前記逆
スタガ型薄膜トランジスタと前記コプレーナ型薄膜トラ
ンジスタのｎ型ドーピング層を同時に形成し、（ｉ）ス
パッタリングにより、金属膜を成膜し、（ｊ）前記金属
膜にレジスト塗布、露光およびウエットエッチングし
て、前記逆スタガ型薄膜トランジスタと前記コプレーナ
型薄膜トランジスタのソース電極とドレイン電極と、前
記コプレーナ型薄膜トランジスタの第２ゲート電極を同
時に形成し、（ｋ）前記ソース電極と前記ドレイン電極
と第２ゲート電極とをマスクとして、前記ｎ型ドーピン
グ層をパターニングし、（ｌ）プラズマＣＶＤ法によ
り、前記逆スタガ型薄膜トランジスタと前記コプレーナ
型薄膜トランジスタの第３絶縁膜を同時に形成すること
を特徴とする。According to the method of manufacturing a thin film transistor array of the present invention, a plurality of gate wirings arranged on a transparent insulating substrate, a plurality of source wirings arranged orthogonal to the gate wirings, and the gate wirings. In the manufacturing method of the thin film transistor array, the display electrodes respectively formed at the intersections of the source lines and the source lines, and the reverse stagger type thin film transistors and the coplanar type thin film transistors connected in parallel to the source lines and the display electrodes, (A) forming a metal film on a transparent insulating substrate by sputtering,
(B) Resist coating, exposure and wet etching on the metal film to form a first gate electrode of the inverted staggered thin film transistor, and (c) plasma CVD method for the transparent insulating substrate and the first gate electrode. A first insulating film of the inverted staggered thin film transistor is formed thereon, a semiconductor active layer of the inverted staggered thin film transistor and the semiconductor active layer of the coplanar thin film transistor are simultaneously formed, and (d) an insulating film is formed by a plasma CVD method. Membrane
Resist coating, exposure, and dry etching are performed to simultaneously form a protective film for the semiconductor active layer of the inverted staggered thin film transistor and a second insulating film as a gate insulating film of a coplanar thin film transistor, and (e) a resist for the semiconductor active layer. Coating, exposure, and dry etching are performed to simultaneously pattern the semiconductor active layers of the inverted staggered thin film transistor and the coplanar thin film transistor at desired positions, and (f) a transparent conductive film is formed by sputtering to form the transparent conductive film. Resist coating, exposure and wet etching are performed to simultaneously form the pixel electrodes of the reverse stagger type thin film transistor and the coplanar type thin film transistor. (G) Next, resist coating, exposure and dry etching are performed to form the first insulating film. A via hole is formed, and (h The n-type doping layers of the inverted staggered thin film transistor and the coplanar thin film transistor are simultaneously formed by plasma CVD, (i) a metal film is formed by sputtering, and (j) resist coating, exposure and Wet etching is performed to simultaneously form the source electrode and drain electrode of the inverted staggered thin film transistor and the coplanar thin film transistor, and the second gate electrode of the coplanar thin film transistor, (k) the source electrode, the drain electrode, and the second electrode. The n-type doping layer is patterned using the gate electrode as a mask, and (l) the third insulating film of the inverted staggered thin film transistor and the coplanar thin film transistor is simultaneously formed by the plasma CVD method.
【００１７】本発明の薄膜トランジスタアレイの製法
は、透明絶縁性基板上に配設される複数本のゲート配線
と、前記ゲート配線に直交して配設される複数本のソー
ス配線と、前記ゲート配線と前記ソース配線との交差部
にそれぞれ形成される表示電極と、前記ソース配線と前
記表示電極に並列に接続される逆スタガ型薄膜トランジ
スタとデュアルゲート型薄膜トランジスタとを形成して
なる薄膜トランジスタアレイの製法において、（ａ）透
明絶縁性基板上に、スパッタリングにより金属膜を成膜
し、（ｂ）前記金属膜にレジスト塗布、露光およびウエ
ットエッチングして、前記逆スタガ型薄膜トランジスタ
と前記デュアルゲート型薄膜トランジスタの第１ゲート
電極を同時に形成し、（ｃ）プラズマＣＶＤ法により、
前記透明絶縁性基板および前記第１ゲート電極上に、前
記逆スタガ型薄膜トランジスタと前記デュアルゲート型
薄膜トランジスタの第１絶縁膜および半導体活性層を同
時に成膜し、（ｄ）プラズマＣＶＤ法により絶縁膜を成
膜し、レジスト塗布、露光およびドライエッチングし
て、前記逆スタガ型薄膜トランジスタと前記デュアルゲ
ート型薄膜トランジスタの第２絶縁膜を同時に形成し、
（ｅ）前記半導体活性層にレジスト塗布、露光およびド
ライエッチングを行い、所望の位置に前記逆スタガ型薄
膜トランジスタと前記デュアルゲート型薄膜トランジス
タの半導体活性層を同時にパターニングし、（ｆ）スパ
ッタリングにより透明導電膜を成膜し、前記透明導電膜
にレジスト塗布、露光およびウエットエッチングして、
前記逆スタガ型薄膜トランジスタと前記デュアルゲート
型薄膜トランジスタの画素電極を同時に形成し、（ｇ）
つぎに、レジスト塗布、露光およびドライエッチングし
て、第１絶縁膜にビアホールを形成し、（ｈ）プラズマ
ＣＶＤ法により、前記逆スタガ型薄膜トランジスタと前
記デュアルゲート型薄膜トランジスタのｎ型ドーピング
層を同時に形成し、（ｉ）スパッタリングにより、金属
膜を成膜し、（ｊ）前記金属膜にレジスト塗布、露光お
よびウエットエッチングして、前記逆スタガ型薄膜トラ
ンジスタと前記デュアルゲート型薄膜トランジスタのソ
ース電極およびドレイン電極と、前記デュアルゲート型
薄膜トランジスタの第２ゲート電極とを同時に形成し、
（ｋ）前記ソース電極と前記ドレイン電極と第２ゲート
電極とをマスクとして、前記ｎ型ドーピング層をパター
ニングし、（ｌ）プラズマＣＶＤ法により、前記逆スタ
ガ型薄膜トランジスタと前記デュアルゲート型薄膜トラ
ンジスタの第３絶縁膜を成膜することを特徴とする。According to the method of manufacturing a thin film transistor array of the present invention, a plurality of gate wirings arranged on a transparent insulating substrate, a plurality of source wirings arranged orthogonal to the gate wirings, and the gate wirings. In a method of manufacturing a thin film transistor array, which includes display electrodes respectively formed at intersections of the source wiring and the source wiring, and an inverted staggered thin film transistor and a dual gate thin film transistor connected in parallel to the source wiring and the display electrode. , (A) forming a metal film on the transparent insulating substrate by sputtering, and (b) applying a resist to the metal film, exposing and wet-etching the metal film to form the reverse stagger type thin film transistor and the dual gate type thin film transistor. One gate electrode is formed at the same time, and (c) the plasma CVD method is used.
A first insulating film and a semiconductor active layer of the inverted staggered thin film transistor and the dual gate thin film transistor are simultaneously formed on the transparent insulating substrate and the first gate electrode, and (d) an insulating film is formed by a plasma CVD method. Forming a film, applying resist, exposing and dry etching to simultaneously form the second insulating film of the inverted stagger type thin film transistor and the dual gate type thin film transistor,
(E) Resist coating, exposure and dry etching are performed on the semiconductor active layer, the semiconductor active layers of the inverted staggered thin film transistor and the dual gate thin film transistor are simultaneously patterned at desired positions, and (f) a transparent conductive film is formed by sputtering. Film is formed, resist is applied to the transparent conductive film, exposure and wet etching are performed,
Forming pixel electrodes of the reverse stagger type thin film transistor and the dual gate type thin film transistor at the same time, (g)
Next, resist coating, exposure, and dry etching are performed to form a via hole in the first insulating film, and (h) the reverse stagger type thin film transistor and the n type doping layer of the dual gate type thin film transistor are simultaneously formed by a plasma CVD method. Then, (i) a metal film is formed by sputtering, and (j) resist coating, exposure and wet etching are performed on the metal film to form a source electrode and a drain electrode of the inverted stagger type thin film transistor and the dual gate type thin film transistor. And simultaneously forming a second gate electrode of the dual gate type thin film transistor,
(K) patterning the n-type doping layer using the source electrode, the drain electrode, and the second gate electrode as a mask, and (l) using the plasma CVD method, the reverse stagger type thin film transistor and the dual gate type thin film transistor It is characterized in that a 3 insulating film is formed.
【００１８】また、逆スタガ型薄膜トランジスタとは、
ゲート電極に対してソース電極およびドレイン電極が半
導体層のそれぞれ反対側に設けられた構造となってお
り、ソース電極およびドレイン電極が設けられた側と反
対側の半導体層界面にチャネルが形成される薄膜トラン
ジスタをいう。The inverted stagger type thin film transistor is
The structure is such that the source electrode and the drain electrode are provided on opposite sides of the semiconductor layer with respect to the gate electrode, and a channel is formed at the interface of the semiconductor layer on the side opposite to the side where the source electrode and the drain electrode are provided. Refers to a thin film transistor.
【００１９】また、コプレーナ型薄膜トランジスタと
は、ゲート電極とソース電極とドレイン電極が半導体層
の同一側に設けられた構造となっており、ソース電極と
ドレイン電極が設けられた側の半導体層界面にチャネル
が形成される薄膜トランジスタをいう。A coplanar thin film transistor has a structure in which a gate electrode, a source electrode, and a drain electrode are provided on the same side of a semiconductor layer, and a semiconductor layer interface on the side where the source electrode and the drain electrode are provided. A thin film transistor in which a channel is formed.
【００２０】また、デュアルゲート型薄膜トランジスタ
とは、ゲート電極が半導体層の両側に設けられた構造と
なっており、半導体膜の両側の界面にチャネルが形成さ
れる薄膜トランジスタをいう。The dual-gate thin film transistor is a thin film transistor having a structure in which gate electrodes are provided on both sides of a semiconductor layer, and channels are formed at interfaces on both sides of the semiconductor film.
【００２１】また、エッチストッパ型とは、半導体層の
基板と反対側に、絶縁膜がソース、ドレインコンタクト
部を除くようにパターニングされた構造となっており、
ｎ型ドーピング層のドライエッチングの際に、薄膜トラ
ンジスタのチャネル部分がエッチングされることを避け
ることを利用して形成される逆スタガ型薄膜トランジス
タをいう。The etch stopper type has a structure in which an insulating film is patterned on the side of the semiconductor layer opposite to the substrate so as to exclude the source and drain contact portions.
The inverted staggered thin film transistor is formed by avoiding etching of the channel portion of the thin film transistor during dry etching of the n-type doped layer.
【００２２】[0022]
【発明の実施の形態】つぎに、図面を参照しながら本発
明の薄膜トランジスタアレイおよびその製法について説
明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, a thin film transistor array of the present invention and a manufacturing method thereof will be described with reference to the drawings.
【００２３】［実施例１］図１は、本発明の薄膜トラン
ジスタアレイの一つの画素の一実施例の平面図である。
図２（ａ）は、図１のＡ−Ａ線断面の一部を示す図であ
り、逆スタガ型薄膜トランジスタおよびその周辺部を示
している。図２（ｂ）は、図１のＢ−Ｂ線断面の一部を
示す図であり、コプレーナ型薄膜トランジスタおよびそ
の周辺部を示している。図中、１は第１ゲート電極、２
はソース電極、３は表示電極、４、５はドレイン電極、
６は第２ゲート電極、７はエッチストッパ型の逆スタガ
型薄膜トランジスタ、８はコプレーナ型薄膜トランジス
タ、１０は絶縁性基板、１１は第１絶縁膜、１２は半導
体活性層、１３は第２絶縁膜、１４はｎ型ドーピング
層、１５は第３絶縁膜、１７はソース配線、１８はゲー
ト配線を示す。前記コプレーナ型薄膜トランジスタの第
２ゲート電極６はビアホール９によって第１ゲート電極
１に接続される。[Embodiment 1] FIG. 1 is a plan view of an embodiment of one pixel of the thin film transistor array of the present invention.
FIG. 2A is a diagram showing a part of the cross section taken along the line AA of FIG. 1, showing an inverted staggered thin film transistor and its peripheral portion. FIG. 2B is a diagram showing a part of the cross section taken along the line BB of FIG. 1, showing a coplanar thin film transistor and its peripheral portion. In the figure, 1 is the first gate electrode, 2
Is a source electrode, 3 is a display electrode, 4 and 5 are drain electrodes,
6 is a second gate electrode, 7 is an inverted stopper staggered thin film transistor, 8 is a coplanar thin film transistor, 10 is an insulating substrate, 11 is a first insulating film, 12 is a semiconductor active layer, 13 is a second insulating film, Reference numeral 14 is an n-type doping layer, 15 is a third insulating film, 17 is a source wiring, and 18 is a gate wiring. The second gate electrode 6 of the coplanar thin film transistor is connected to the first gate electrode 1 by a via hole 9.
【００２４】つぎに本実施例の薄膜トランジスタアレイ
の製法によるエッチストッパ型の逆スタガ型薄膜トラン
ジスタおよびコプレーナ型薄膜トランジスタの製法につ
いて詳細に示す。まず、絶縁性基板１０にスパッタ装置
でＣｒを３０００Å成膜し、通常のレジスト塗布および
露光方法で所望形状にレジストを形成し（以下、単に写
真製版工程という）、ウエットエッチングにより第１ゲ
ート電極１およびゲート配線１８をパターニングする。
つぎに、プラズマＣＶＤ(chemical vapor deposition)
装置を用いて第１絶縁膜１１、半導体活性層１２、第２
絶縁膜１３を成膜する。ここで、第１絶縁膜１１はＳｉ
Ｎ膜３０００Å、半導体活性層１２はアモルファスシリ
コン１０００Å、第２絶縁膜１３はＳｉＮ３０００Åと
した。つぎに、写真製版工程とドライエッチングによ
り、第２絶縁膜１３を所望の形状にパターニングする。
つぎに、写真製版工程とドライエッチングにより、半導
体活性層１２を所望の形状にパターニングする。つぎ
に、スパッタ装置でＩＴＯを１０００Å成膜し、写真製
版工程とウエットエッチングにより、画素電極３を所望
の形状にパターニングする。つぎに、写真製版工程とド
ライエッチングにより、第１絶縁膜１１をエッチング
し、図１に示される第１ゲート電極と第２ゲート電極を
接続するためのビアホール９と、表示部外に形成される
駆動ＩＣとゲート配線１８とを接続するために必要なビ
アホール（図示せず）をゲート配線１８上に形成する。
つぎにプラスマＣＶＤ装置を用いてｎ型にドーピングさ
れたアモルファスシリコンを５００Å成膜する。ここ
で、実施例では燐をドーピングしたアモルファスシリコ
ンを用いた。つぎに、スパッタ装置でＣｒを４０００Å
成膜し、写真製版工程とウエットエッチングにより、ソ
ース電極２、ドレイン電極４、５、第２ゲート電極６を
所望の形状にパターニングする。つぎに、形成されたソ
ース電極２、ドレイン電極４、５、第２ゲート電極６を
所望の形状にパターニングする。つぎに、形成されたソ
ース電極２、ドレイン電極４、５、第２ゲート電極６の
パターンをマスクにして、ドライエッチングによりｎ型
にドーピングされたアモルファスシリコンの不要部をエ
ッチング除去する。最後に、プラズマＣＶＤ装置で、第
３絶縁膜１５を成膜し、写真製版工程とドライエッチン
グにより、表示部外に形成される駆動ＩＣとゲート配線
１８およびソース配線１７とを接続するために必要なビ
アホール（図示せず）をそれぞれゲート配線１８、ソー
ス配線１７上に形成する。ここで、実施例では、第３絶
縁膜はＳｉＮ膜５０００Åとした。以上のプロセスによ
り、エッチストッパ型の逆スタガ型薄膜トランジスタ７
を形成するプロセスと同一のプロセスで、各画素電極に
エッチストッパ型の逆スタガ型薄膜トランジスタ７とコ
プレーナ型薄膜トランジスタ８が並列に接続された薄膜
トランジスタアレイを形成する。Next, a detailed description will be given of a method of manufacturing the etch stopper type reverse stagger type thin film transistor and the coplanar type thin film transistor by the method of manufacturing the thin film transistor array of this embodiment. First, 3000 Å of Cr is formed on the insulating substrate 10 by a sputtering apparatus, a resist is formed in a desired shape by a normal resist coating and exposure method (hereinafter, simply referred to as a photolithography process), and the first gate electrode 1 is formed by wet etching. And the gate wiring 18 is patterned.
Next, plasma CVD (chemical vapor deposition)
A first insulating film 11, a semiconductor active layer 12, a second
The insulating film 13 is formed. Here, the first insulating film 11 is made of Si.
The N film 3000 Å, the semiconductor active layer 12 was amorphous silicon 1000 Å, and the second insulating film 13 was SiN 3000 Å. Next, the second insulating film 13 is patterned into a desired shape by a photolithography process and dry etching.
Next, the semiconductor active layer 12 is patterned into a desired shape by a photolithography process and dry etching. Next, a 1000 l ITO film is formed by a sputtering apparatus, and the pixel electrode 3 is patterned into a desired shape by a photoengraving process and wet etching. Next, the first insulating film 11 is etched by a photolithography process and dry etching to form a via hole 9 for connecting the first gate electrode and the second gate electrode shown in FIG. 1 and outside the display portion. A via hole (not shown) necessary for connecting the drive IC and the gate wiring 18 is formed on the gate wiring 18.
Next, using a plasma CVD apparatus, n-type doped amorphous silicon is deposited to a thickness of 500 Å. Here, in the embodiment, amorphous silicon doped with phosphorus is used. Next, use a sputtering device to add Cr of 4000 Å
A film is formed, and the source electrode 2, the drain electrodes 4, 5, and the second gate electrode 6 are patterned into a desired shape by a photolithography process and wet etching. Next, the formed source electrode 2, drain electrodes 4, 5, and second gate electrode 6 are patterned into a desired shape. Next, using the formed pattern of the source electrode 2, the drain electrodes 4 and 5, and the second gate electrode 6 as a mask, unnecessary portions of amorphous silicon doped with n-type are removed by etching by dry etching. Finally, it is necessary to form the third insulating film 15 with a plasma CVD device and connect the drive IC formed outside the display portion with the gate wiring 18 and the source wiring 17 by a photolithography process and dry etching. Via holes (not shown) are formed on the gate wiring 18 and the source wiring 17, respectively. Here, in the embodiment, the third insulating film is the SiN film 5000Å. Through the above process, the inverted staggered thin film transistor 7 of the etch stopper type
In the same process as the process for forming the above, a thin film transistor array in which an inverted stopper staggered thin film transistor 7 and a coplanar thin film transistor 8 are connected in parallel to each pixel electrode is formed.
【００２５】本実施例で製造された薄膜トランジスタア
レイを用いて、液晶ディスプレイを作成したところ、第
１絶縁膜および第２絶縁膜中の異物が原因で薄膜トラン
ジスタ部でゲート配線とソース配線またはゲート配線と
ドレイン配線のあいだで短絡を生じ、表示欠陥となる画
素が複数個発生したが、顕微鏡観察によって、原因箇所
の薄膜トランジスタをレーザ切断して、画素電極から切
り離すことによって、正常な表示をうることができた。A liquid crystal display was prepared using the thin film transistor array manufactured in this example. As a result, foreign matter in the first insulating film and the second insulating film caused the gate wiring and the source wiring or the gate wiring in the thin film transistor portion. A short circuit occurred between the drain wirings, and multiple pixels that caused display defects occurred.By observing with a microscope, the thin film transistor at the location of the defect was laser-cut and separated from the pixel electrode, so that normal display could be obtained. It was
【００２６】［実施例２］図３は、本発明の薄膜トラン
ジスタアレイの一つの画素の他の実施例の平面図であ
る。図４（ａ）は、図３のＣ−Ｃ線断面の一部を示す図
であり、逆スタガ型薄膜トランジスタおよびその周辺部
を示している。図４（ｂ）は、図３のＤ−Ｄ線断面の一
部を示す図であり、デュアルゲート型薄膜トランジスタ
およびその周辺部を示している。図中、１は第１ゲート
電極、２はソース電極、３は表示電極、４、５はドレイ
ン電極、６は第２ゲート電極、７はエッチストッパ型の
逆スタガ型薄膜トランジスタ、１６はデュアルゲート型
薄膜トランジスタ、１０は絶縁性基板、１１は第１絶縁
膜、１２は半導体活性層、１３は第２絶縁膜、１４はｎ
型ドーピング層、１５は第３絶縁膜、１７はソース配
線、１８はゲート配線を示す。デュアルゲート型薄膜ト
ランジスタ１６の上部の第２ゲート電極６はビアホール
９によって第１ゲート電極１に接続される。[Embodiment 2] FIG. 3 is a plan view of another embodiment of one pixel of the thin film transistor array of the present invention. FIG. 4A is a diagram showing a part of a cross section taken along the line CC of FIG. 3, showing an inverted staggered thin film transistor and its peripheral portion. FIG. 4B is a diagram showing a part of a cross section taken along the line DD of FIG. 3, showing a dual gate thin film transistor and its peripheral portion. In the figure, 1 is a first gate electrode, 2 is a source electrode, 3 is a display electrode, 4 and 5 are drain electrodes, 6 is a second gate electrode, 7 is an inverted stopper staggered thin film transistor, and 16 is a dual gate type. Thin film transistor, 10 is an insulating substrate, 11 is a first insulating film, 12 is a semiconductor active layer, 13 is a second insulating film, and 14 is n.
A type doping layer, 15 is a third insulating film, 17 is a source wiring, and 18 is a gate wiring. The second gate electrode 6 on the dual gate type thin film transistor 16 is connected to the first gate electrode 1 by a via hole 9.
【００２７】つぎに本実施例の薄膜トランジスタアレイ
の製法による、エッチストッパ型の逆スタガ型薄膜トラ
ンジスタおよびデュアルゲート型薄膜トランジスタの製
法について詳細に示す。まず、絶縁性基板９にスパッタ
装置でＣｒを３０００Å成膜し、通常のレジスト塗布、
露光方法で所望形状にレジストを形成し（以下、単に写
真製版工程という）、ウエットエッチングにより第１ゲ
ート電極１およびゲート配線１８をパターニングする。
つぎに、プラズマＣＶＤ装置を用いて第１絶縁膜１１、
半導体活性層１２、第２絶縁膜１３を成膜する。ここ
で、第１絶縁膜１１はＳｉＮ膜３０００Å、半導体活性
層はアモルファスシリコン１０００Å、第２絶縁膜１３
はＳｉＮ３０００Åとした。つぎに、写真製版工程とド
ライエッチングにより、第２絶縁膜１３を所望の形状に
パターニングする。つぎに、写真製版工程とドライエッ
チングにより、半導体活性層１２を所望の形状にパター
ニングする。つぎに、スパッタ装置でＩＴＯを１０００
Å成膜し、写真製版工程とウエットエッチングにより、
画素電極３を所望の形状にパターニングする。つぎに、
写真製版工程とドライエッチングにより、第１絶縁膜１
１をエッチングし、表示部外に形成される駆動ＩＣとゲ
ート配線１８とを接続するために必要なビアホール（図
示せず）をゲート配線１８上に形成し、図１に示される
第１ゲート電極と第２ゲート電極とを接続するためのビ
アホール９を第１ゲート電極１上に形成する。つぎにプ
ラズマＣＶＤ装置でｎ型にドーピングされたアモルファ
スシリコンを５００Å成膜する。ここで、実施例では燐
をドーピングしたアモルファスシリコンを用いた。つぎ
に、スパッタ装置でＣｒを４０００Å成膜し、写真製版
工程とウエットエッチングにより、ソース電極２、ドレ
イン電極４、５、第２ゲート電極６を所望の形状にパタ
ーニングする。つぎに、形成されたソース電極２、ドレ
イン電極４、５、第２ゲート電極６のパターンをマスク
にして、ドライエッチングにより、ｎ型にドーピングさ
れたアモルファスシリコンの不要部をエッチング除去す
る。最後に、プラズマＣＶＤ装置で、第３絶縁膜１５を
成膜し、写真製版工程とドライエッチングにより、表示
部外に形成される駆動ＩＣとゲート配線１８およびソー
ス配線１７とを接続するために必要なビアホール（図示
せず）をそれぞれゲート配線１８、ソース配線１７上に
形成する。ここで、実施例では、第３絶縁膜はＳｉＮ膜
５０００Åとした。以上のプロセスにより、エッチスト
ッパ型の逆スタガ型薄膜トランジスタ７を形成するプロ
セスと同一のプロセスで、各画素電極にエッチストッパ
型の逆スタガ型薄膜トランジスタ７とデュアルゲート型
薄膜トランジスタ６が並列に接続された薄膜トランジス
タアレイを形成する。Next, a detailed description will be given of a method of manufacturing an etch stopper type reverse stagger type thin film transistor and a dual gate type thin film transistor by the method of manufacturing the thin film transistor array of this embodiment. First, a 3000 Å film of Cr is formed on the insulating substrate 9 by a sputtering device, and a normal resist coating,
A resist is formed into a desired shape by an exposure method (hereinafter, simply referred to as a photolithography process), and the first gate electrode 1 and the gate wiring 18 are patterned by wet etching.
Next, using a plasma CVD apparatus, the first insulating film 11,
The semiconductor active layer 12 and the second insulating film 13 are formed. Here, the first insulating film 11 is the SiN film 3000 Å, the semiconductor active layer is amorphous silicon 1000 Å, the second insulating film 13
Was set to SiN 3000Å. Next, the second insulating film 13 is patterned into a desired shape by a photolithography process and dry etching. Next, the semiconductor active layer 12 is patterned into a desired shape by a photolithography process and dry etching. Next, sputter the ITO to 1000
Å By film formation, photoengraving process and wet etching
The pixel electrode 3 is patterned into a desired shape. Next,
The first insulating film 1 is formed by the photolithography process and dry etching.
1 is etched to form a via hole (not shown) necessary for connecting the drive IC formed outside the display portion and the gate wiring 18 on the gate wiring 18, and the first gate electrode shown in FIG. A via hole 9 for connecting the gate electrode to the second gate electrode is formed on the first gate electrode 1. Next, an amorphous silicon film doped with n-type is formed in a thickness of 500 Å by a plasma CVD apparatus. Here, in the embodiment, amorphous silicon doped with phosphorus is used. Next, a Cr film of 4000 Å is formed by a sputtering apparatus, and the source electrode 2, the drain electrodes 4, 5, and the second gate electrode 6 are patterned into a desired shape by a photoengraving process and wet etching. Next, by using the formed pattern of the source electrode 2, the drain electrodes 4, 5, and the second gate electrode 6 as a mask, the unnecessary portion of the amorphous silicon doped to the n-type is removed by etching. Finally, it is necessary to form the third insulating film 15 with a plasma CVD apparatus and connect the drive IC formed outside the display portion with the gate wiring 18 and the source wiring 17 by a photolithography process and dry etching. Via holes (not shown) are formed on the gate wiring 18 and the source wiring 17, respectively. Here, in the embodiment, the third insulating film is the SiN film 5000Å. By the above process, a thin film transistor in which the etch stopper type reverse stagger type thin film transistor 7 and the dual gate type thin film transistor 6 are connected in parallel to each pixel electrode by the same process as the process of forming the etch stopper type reverse stagger type thin film transistor 7. Form an array.
【００２８】本実施例で製造された薄膜トランジスタア
レイを用いて、液晶ディスプレイを作成したところ、第
１絶縁膜および第２絶縁膜中の異物が原因で薄膜トラン
ジスタ部でゲート配線とソース配線またはゲート配線と
ドレイン電極のあいだで短絡を生じ、表示欠陥となる画
素が複数個発生したが、顕微鏡観察によって、原因箇所
の薄膜トランジスタをレーザ切断して、画素電極から切
り離すことによって、正常な表示をうることができた。
また、実施例１に比較してデュアルゲート型薄膜トラン
ジスタを用いた本例では、デュアルゲート型薄膜トラン
ジスタの半導体層の両側にチャネルとしての第１ゲート
電極および第２ゲート電極が形成されることにより、表
示データを画素に書き込むためのオン電流が多くなるた
め、コントラストの大きな表示をうることができた。When a liquid crystal display was produced using the thin film transistor array manufactured in this example, a gate wiring and a source wiring or a gate wiring were formed in the thin film transistor section due to foreign substances in the first insulating film and the second insulating film. A short circuit occurred between the drain electrodes, and multiple pixels that caused display defects occurred.By observing with a microscope, the thin film transistor at the location of the defect was laser-cut and separated from the pixel electrode, so that normal display could be obtained. It was
In addition, in this example using the dual gate type thin film transistor as compared with the first example, the first gate electrode and the second gate electrode as channels are formed on both sides of the semiconductor layer of the dual gate type thin film transistor, thereby providing a display. Since the on-current for writing data to the pixel is large, it is possible to obtain a display with high contrast.
【００２９】[0029]
【発明の効果】本発明によれば、逆スタガ型薄膜トラン
ジスタアレイを形成する工程と同一の工程で、逆スタガ
型薄膜トランジスタと、コプレーナ型薄膜トランジスタ
またはデュアルゲート型薄膜トランジスタ膜とを形成
し、それぞれ別の工程で形成された絶縁膜をゲート電極
の絶縁膜とする２個の薄膜トランジスタを、画素電極に
並列にそれぞれ接続したので、ゲート絶縁膜の欠陥によ
る表示欠陥が発生したばあいに、欠陥を有する薄膜トラ
ンジスタをレーザ切断分離することで、簡便な方法で正
常な表示をうる冗長性を高くする効果がある。また、逆
スタガ型薄膜トランジスタとデュアルゲート型薄膜トラ
ンジスタを並列に接続したばあいにはコントラストの大
きな表示がえられる効果がある。According to the present invention, the reverse stagger type thin film transistor and the coplanar type thin film transistor or the dual gate type thin film transistor film are formed in the same step as the step of forming the reverse stagger type thin film transistor array, and separate steps are performed. Since two thin film transistors having the insulating film formed as the insulating film of the gate electrode are connected in parallel to the pixel electrode respectively, when a display defect due to a defect of the gate insulating film occurs, a thin film transistor having a defect is detected. The laser cutting separation has an effect of increasing redundancy for obtaining a normal display by a simple method. Further, when the inverted stagger type thin film transistor and the dual gate type thin film transistor are connected in parallel, there is an effect that a display with a large contrast can be obtained.
【図１】本発明の一実施例を示す薄膜トランジスタアレ
イの一つの画素の平面図である。FIG. 1 is a plan view of one pixel of a thin film transistor array showing an embodiment of the present invention.
【図２】図１のＡ−Ａ線およびＢ−Ｂ線断面の一部を示
す断面図である。FIG. 2 is a cross-sectional view showing a part of a cross section taken along the line AA and the line BB in FIG.
【図３】本発明の他の実施例を示す薄膜トランジスタア
レイの一つの画素の平面図である。FIG. 3 is a plan view of one pixel of a thin film transistor array showing another embodiment of the present invention.
【図４】図３のＣ−Ｃ線およびＤ−Ｄ線断面の一部を示
す断面図である。FIG. 4 is a cross-sectional view showing a part of a cross section taken along the line CC of FIG. 3 and the line DD.
【図５】各表示電極に複数個の薄膜トランジスタを接続
する従来例を示す薄膜トランジスタアレイの一つの画素
の平面図である。FIG. 5 is a plan view of one pixel of a thin film transistor array showing a conventional example in which a plurality of thin film transistors are connected to each display electrode.
【図６】各表示電極に複数個の薄膜トランジスタを接続
する他の従来例を示す薄膜トランジスタアレイの一つの
画素の等価回路である。FIG. 6 is an equivalent circuit of one pixel of a thin film transistor array showing another conventional example in which a plurality of thin film transistors are connected to each display electrode.
【図７】薄膜トランジスタアレイ基板に、異なる構造の
薄膜トランジスタを形成する従来例を示す断面図であ
る。FIG. 7 is a cross-sectional view showing a conventional example in which thin film transistors having different structures are formed on a thin film transistor array substrate.
３ 表示電極 ７ 逆スタガ型薄膜トランジスタ ８ コプレーナ型薄膜トランジスタ １０ 絶縁性基板 3 display electrode 7 inverted staggered thin film transistor 8 coplanar thin film transistor 10 insulating substrate
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24964095AJPH0990403A (en) | 1995-09-27 | 1995-09-27 | Thin-film transistor array and its production |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24964095AJPH0990403A (en) | 1995-09-27 | 1995-09-27 | Thin-film transistor array and its production |
| Publication Number | Publication Date |
|---|---|
| JPH0990403Atrue JPH0990403A (en) | 1997-04-04 |
| Application Number | Title | Priority Date | Filing Date |
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