【０００１】[0001]
【発明の属する技術分野】本発明はＭＯＳＬＳＩのタイ
ミング解析方法に関する、特に経年劣化を予測したＭＯ
ＳＬＳＩのタイミング解析方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing analysis method for a MOS LSI, and more particularly to an MO that predicts aged deterioration.
The present invention relates to an SLSI timing analysis method.
【０００２】[0002]
【従来の技術】ＭＯＳＬＳＩの微細化に伴い、ＭＯＳＬ
ＳＩにおいてはチャネルホットキャリア現象によるトラ
ンジスタ劣化が重要な問題になってきている。チャネル
ホットキャリアによるトランジスタ劣化は、ＭＯＳＬＳ
Ｉの論理セルを構成するトランジスタがピンチオフ状態
にある時、つまりＶGS - ＶDS = ＶGD < ＶTN
(ここで、ＶGSはソースに対するゲートの電位、ＶDSは
ソースに対するドレインの電位、ＶGDはドレインに対す
るゲートの電位、ＶTNはトランジスタのスレショールド
電位である）である時に発生する。この電界飽和領域で
は、電子は十分なエネルギーを与えられ、ゲート酸化膜
中に侵入し、ゲート中にトラップされ、蓄積し、閾電圧
が上昇し、電流駆動能力が劣化する。チャネルホットキ
ャリアによる電流駆動能力の劣化は、電界飽和領域時間
の積分値に比例し経年的におこるため、初期仕様での動
作スピードを満たせなくなり、動作不良が発生する。さ
らにＭＯＳＬＳＩの論理動作に依存して各ノード毎に電
界飽和領域時間の積分値が異なるため、初期状態に無か
った信号間スキューが経年的に発生し、タイミング的動
作不良が発生する。トランジスタの電流駆動能力特性を
劣化させる電界飽和領域の時間積分値はセルのノードに
おける信号波形の傾きと、そのノードにおける信号遷移
回数であらわすことができ、信号波形の傾きが大きいほ
ど劣化は大きく、信号遷移回数が多いほど劣化は大きく
なる。2. Description of the Related Art With the miniaturization of MOSLSI, MOSL
In SI, transistor deterioration due to the channel hot carrier phenomenon has become an important issue. Transistor deterioration due to channel hot carriers is caused by MOSLS.
When the transistors forming the I logic cell are in the pinch-off state, that is, VGS-VDS = VGD <VTN
(Where VGS is the gate potential with respect to the source, VDS is the drain potential with respect to the source, VGD is the gate potential with respect to the drain, and VTN is the threshold potential of the transistor). In this electric field saturation region, electrons are given sufficient energy to penetrate into the gate oxide film, are trapped and accumulated in the gate, the threshold voltage rises, and the current driving capability deteriorates. Since the deterioration of the current drive capability due to channel hot carriers occurs over time in proportion to the integral value of the electric field saturation region time, the operation speed in the initial specification cannot be satisfied, and operation failure occurs. Further, since the integrated value of the electric field saturation region time is different for each node depending on the logical operation of the MOSLSI, a signal-to-signal skew that was not in the initial state occurs over time and a timing-related malfunction occurs. The time integral value of the electric field saturation region that deteriorates the current drive capability characteristics of the transistor can be represented by the slope of the signal waveform at the node of the cell and the number of signal transitions at the node.The larger the slope of the signal waveform, the greater the deterioration. The deterioration increases as the number of signal transitions increases.
【０００３】図７はセルのノードにおける信号波形の傾
きと電界飽和領域との関係であり、図８は図７に比べて
信号波形の傾きが大きい場合の信号波形の傾きと電界飽
和領域の関係である。トランジスタのゲートにおける信
号波形の傾きは、そのゲートにつながるネットを駆動す
る前段のトランジスタの電流駆動能力特性と、ゲートに
つながる負荷容量および配線抵抗のネットワークの形状
に依存するものであり、負荷容量の影響を最も受けるセ
ルの入力段のトランジスタで最も大きくなるため、入力
段のトランジスタの電流駆動能力特性が劣化し、結果と
してセルの遅延時間が大きくなる。FIG. 7 shows the relationship between the slope of the signal waveform at the node of the cell and the electric field saturation region. FIG. 8 shows the relationship between the slope of the signal waveform and the electric field saturation region when the slope of the signal waveform is larger than that of FIG. Is. The slope of the signal waveform at the gate of a transistor depends on the characteristics of the current drivability of the transistor at the previous stage that drives the net connected to the gate and the shape of the load capacitance and wiring resistance network connected to the gate. Since it is the largest in the input stage transistor of the cell that is most affected, the current drivability characteristic of the input stage transistor is deteriorated, and as a result, the delay time of the cell is increased.
【０００４】従来、タイミング検証方法は、セルの初期
特性と、ＭＯＳＬＳＩを構成する接続ネットワーク情報
から算出された遅延情報にもとづいてＭＯＳＬＳＩのタ
イミングとセルの入力ノードにおける波形傾きを検証し
ている。図９に従来のＭＯＳＬＳＩのタイミング検証方
法の流れ図を示す。Conventionally, the timing verification method verifies the timing of the MOS LSI and the waveform slope at the input node of the cell based on the initial characteristics of the cell and the delay information calculated from the connection network information that constitutes the MOS LSI. FIG. 9 shows a flow chart of a conventional MOS LSI timing verification method.
【０００５】処理９１は検証ＭＯＳＬＳＩの論理接続情
報と配線情報とから構成される回路接続情報を取り込む
処理である。処理９２は検証ＭＯＳＬＳＩを構成するセ
ルの遅延に関する特性情報を取り込む処理である。処理
９３では取り込んだ、回路接続情報と、セルの特性情報
とから遅延時間を計算する処理である。処理９４は電圧
条件と、温度条件と、プロセス条件と、劣化条件から決
定されるタイミングに関するマージンを取り込む処理で
ある。処理９５は検証ＭＯＳＬＳＩの仕様から決定され
るタイミング制約基準値情報を取り込む処理である。処
理９６は入力ノードにおけるトランジスタ電流駆動能力
劣化状況と、入力ノードにおける信号波形の傾きがセル
の遅延を測定した基準条件に収まるか否かをチェックす
るタイミング検証処理の一部であるところの波形傾き基
準値違反チェック処理である。処理９７は検証ＭＯＳＬ
ＳＩのタイミングが仕様を満たすか否かをチェックする
タイミング検証処理である。処理９８は処理９６および
処理９７で行なったタイミング検証結果を出力する処理
である。A process 91 is a process of fetching circuit connection information composed of logic connection information and wiring information of the verification MOS LSI. A process 92 is a process of fetching characteristic information regarding the delay of the cell forming the verification MOS LSI. In the process 93, the delay time is calculated from the circuit connection information and the cell characteristic information that have been fetched. The process 94 is a process for taking in a margin regarding the timing determined from the voltage condition, the temperature condition, the process condition, and the deterioration condition. The process 95 is a process of fetching timing constraint reference value information determined from the specifications of the verification MOS LSI. A process 96 is a waveform slope that is part of a timing verification process for checking the deterioration state of the transistor current drive capability at the input node and checking whether the slope of the signal waveform at the input node falls within the reference condition for measuring the cell delay. This is a reference value violation check process. Process 97 is a verification MOSL
This is a timing verification process for checking whether the SI timing satisfies the specifications. Process 98 is a process of outputting the timing verification result performed in process 96 and process 97.
【０００６】[0006]
【発明が解決しようとする課題】従来例におけるＭＯＳ
ＬＳＩのタイミング検証方法は、初期状態におけるトラ
ンジスタ特性を用いて遅延計算およびタイミング検証を
行なっている。入力ノードにおける経年的なトランジス
タ特性劣化は、当該ノードにおける信号波形の傾きと、
そのノードにおける信号遷移回数に依存するが、信号遷
移回数を考慮していないため、信号波形の傾きが基準を
満たしたとしても、信号遷移回数が多い場合の劣化ノー
ドを検出できない問題がある。この問題に対応するため
一律のタイミングマージンを考慮する方法があるが、タ
イミングマージン値の設定値によってはトランジスタ特
性劣化によるタイミング誤動作をすべて検証できず、所
望寿命までタイミングに関する信頼性を確保できない欠
点がある。逆にすべてのノードでタイミングを満たすた
めには過剰マージンにならざるをえず、ＭＯＳＬＳＩの
性能を十分に引き出す設計ができないという欠点があ
る。MOS in the prior art
In the LSI timing verification method, delay calculation and timing verification are performed using transistor characteristics in the initial state. Deterioration of transistor characteristics at an input node is due to the slope of the signal waveform at the node,
Although it depends on the number of signal transitions at the node, since the number of signal transitions is not taken into consideration, there is a problem that a degraded node cannot be detected when the number of signal transitions is large even if the slope of the signal waveform satisfies the criterion. There is a method of considering a uniform timing margin to deal with this problem, but depending on the setting value of the timing margin value, it is not possible to verify all the timing malfunctions due to the deterioration of the transistor characteristics, and there is a drawback that the reliability regarding timing up to the desired life cannot be secured. is there. On the contrary, in order to satisfy the timing at all the nodes, there is an unavoidable margin, and there is a drawback that it is impossible to design the MOS LSI so that the performance of the MOS LSI can be sufficiently brought out.
【０００７】本発明は、チャネルホットキャリアによる
トランジスタ劣化を考慮し、過剰マージンにすることな
くＭＯＳＬＳＩの性能を十分に引き出す設計をおこな
い、かつ、所望寿命までタイミングに関する信頼性を確
保するためのタイミング検証方法を提供することを目的
とする。The present invention considers the transistor deterioration due to channel hot carriers, performs a design to fully bring out the performance of a MOS LSI without an excessive margin, and verifies the timing for ensuring the timing reliability up to a desired life. The purpose is to provide a method.
【０００８】[0008]
【課題を解決するための手段】この課題を解決するため
に請求項１に記載の本発明は、ＭＯＳＬＳＩの初期状態
における特性情報と、前記ＭＯＳＬＳＩを構成するセル
毎の各ノードの信号遷移情報と、任意の経年数情報と、
前記ノードにおける経年後の特性劣化情報獲得工程と、
特性劣化時における遅延計算工程とを備えたものであ
る。In order to solve this problem, the present invention according to claim 1 provides characteristic information in an initial state of a MOSLSI and signal transition information of each node for each cell constituting the MOSLSI. , Any age information,
A step of obtaining characteristic deterioration information after aged in the node,
And a delay calculation step at the time of characteristic deterioration.
【０００９】また、この課題を解決するために請求項２
に記載の本発明は、任意の経年後における特性劣化判定
基準情報と、ＭＯＳＬＳＩを構成するセルの入力ノード
の前記経年後の特性劣化推定工程と、前記入力ノードに
おける特性劣化基準違反判定工程とを備えたものであ
る。Further, in order to solve this problem, a second aspect is provided.
According to the present invention, there is provided characteristic deterioration determination reference information after arbitrary aging, characteristic deterioration estimation step after the aging of an input node of a cell forming a MOSLSI, and characteristic deterioration reference violation determination step at the input node. Be prepared.
【００１０】また、この課題を解決するために請求項４
に記載の本発明は、任意の経年後における特性劣化判定
基準情報と、ＭＯＳＬＳＩを構成するセルの入力ノード
の前記経年後の特性劣化計算工程と、前記入力ノードに
おける特性劣化基準違反判定工程と、特性劣化基準違反
入力ノードを駆動する出力ノード特定工程と、前記出力
ノードの所望電流駆動能力計算工程と、所望電流駆動能
力出力ノードを持つセルへの置換工程と、遅延計算工程
とを備えたものである。In order to solve this problem, a fourth aspect of the present invention is provided.
The present invention described in, the characteristic deterioration determination reference information after arbitrary aging, the characteristic deterioration calculation step after the aging of the input node of the cell forming the MOSLSI, characteristic deterioration reference violation determination step in the input node, An output node specifying step of driving an input node that violates a characteristic deterioration standard, a step of calculating a desired current driving capacity of the output node, a step of replacing with a cell having a desired current driving capacity output node, and a delay calculating step Is.
【００１１】[0011]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図６および図１０を用いて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to FIGS. 1 to 6 and 10.
【００１２】（実施の形態１）図１は本発明の第一の実
施の形態におけるタイミング検証方法の流れ図である。
図１において１１は、タイミング検証対象であるＭＯＳ
ＬＳＩを構成する全セルの入力ノード毎の信号遷移確率
を求める処理である。１２はＭＯＳＬＳＩの所望寿命時
の遅延時間を計算するパラメータである最大動作周波数
と所望寿命としての経年数を取り込む処理である。１３
は、入力ノードにおけるトランジスタの電流駆動能力特
性が劣化する要因のひとつである信号波形傾きを求める
処理である。１４は、処理１２で取り込んだ最大動作周
波数および経年数と、入力ノード毎の信号波形傾きと、
入力ノード毎の初期状態におけるトランジスタの電流駆
動能力特性と、処理１１で求めた入力ノード毎の信号遷
移確率から経年数後の入力ノード毎のトランジスタの電
流駆動能力特性を求める処理である。１５は、処理１４
で求めた経年後入力ノード毎のトランジスタの電流駆動
能力特性を用いて、セル毎の遅延時間を計算する処理で
ある。１６は、処理１５で計算した遅延時間を用いて対
象ＭＯＳＬＳＩのタイミング検証を行なう処理である。
以上のようなタイミング検証方法について、以下、その
動作を述べる。(First Embodiment) FIG. 1 is a flow chart of a timing verification method in a first embodiment of the present invention.
In FIG. 1, reference numeral 11 denotes a MOS which is a timing verification target.
This is a process of obtaining a signal transition probability for each input node of all cells constituting the LSI. Reference numeral 12 is a process for taking in the maximum operating frequency, which is a parameter for calculating the delay time at the desired life of the MOS LSI, and the number of years as the desired life. Thirteen
Is a process for obtaining a signal waveform slope, which is one of the factors that deteriorate the current drivability characteristics of the transistor at the input node. 14 is the maximum operating frequency and the number of years captured in the process 12, the signal waveform slope for each input node,
This is a process for obtaining the current drivability characteristic of the transistor for each input node after a lapse of time from the current drivability characteristic of the transistor in the initial state for each input node and the signal transition probability for each input node obtained in process 11. 15 is processing 14
This is a process for calculating the delay time for each cell using the current drive capability characteristics of the transistor for each aged input node obtained in step a. Step 16 is a process for verifying the timing of the target MOS LSI using the delay time calculated in process 15.
The operation of the above timing verification method will be described below.
【００１３】図３は、本実施の形態の動作を説明するた
めに用いる論理回路の一部を示した図である。図中３３
および３５は検証対象となる入力ノード、３１は入力ノ
ード３３および３５を駆動する出力ノード、３２は３２
は入力ノード３３および３５と出力ノード３１をつなぐ
配線、３４は入力ノード３３を持つセルである。まず、
処理１１により、入力ノード３３および３５の信号遷移
確率を求める。処理１１の内部処理は図２に示す流れ図
を用いて説明する。処理２１により対象ＭＯＳＬＳＩの
論理接続情報、テストベクタ情報を取り込む。処理２２
により、処理２１で取り込んだ論理接続情報、テストベ
クタ情報を用いて、論理シミュレーションを行ない、入
力ノード３３および３５の信号遷移回数を求める。処理
２３により、入力ノード３３および３５の単位時間当た
りの信号遷移確率を求める。処理１２により、入力ノー
ドにおける特性劣化を決定するパラメータである最大動
作周波数と、所望寿命であるところの経年数を取り込
む。ここで、取り込む最大動作周波数と、経年数は入力
ノードによらず検証対象ＭＯＳＬＳＩで一律である。処
理１３により、入力ノード３３および３５の信号波形傾
きを求める。信号波形傾きは、信号遷移１回あたりの電
解飽和領域時間を意味し、本実施の形態における入力ノ
ード３３を一例にとると、出力ノード３１の電流駆動能
力と、出力ノード３１から入力ノード３３までの負荷容
量および配線抵抗とから計算できる。処理１４により、
入力ノード毎に経年後のトランジスタの電流駆動能力特
性を求める。本実施の形態では入力ノード３３および３
５につながるセルの内部のトランジスタの電流駆動能力
特性を求める。図１１は、図３におけるＣＭＯＳで構成
されたセル３４の内部を説明するための概略図である。
ホットキャリアによる劣化はNchトランジスタで顕著で
あり、Pchトランジスタではほとんど確認できないの
で、図１１においては１１１のトランジスタが最もホッ
トキャリアによる劣化が大きくなる。本実施の形態では
トランジスタ１１１の経年劣化後電流駆動能力特性を以
下の（式１）で求める。FIG. 3 is a diagram showing a part of a logic circuit used to explain the operation of the present embodiment. 33 in the figure
And 35 are input nodes to be verified, 31 is an output node for driving the input nodes 33 and 35, and 32 is 32
Is a wiring connecting the input nodes 33 and 35 and the output node 31, and 34 is a cell having the input node 33. First,
The process 11 obtains the signal transition probabilities of the input nodes 33 and 35. The internal processing of the processing 11 will be described with reference to the flowchart shown in FIG. By the process 21, the logical connection information and test vector information of the target MOS LSI are fetched. Process 22
Thus, the logic connection information and the test vector information fetched in the process 21 are used to perform a logic simulation to obtain the number of signal transitions of the input nodes 33 and 35. By the process 23, the signal transition probability of the input nodes 33 and 35 per unit time is obtained. By the process 12, the maximum operating frequency, which is a parameter that determines the characteristic deterioration in the input node, and the number of years that is the desired life are fetched. Here, the maximum operating frequency to be taken in and the number of years are the same for the verification target MOS LSI regardless of the input node. By processing 13, the signal waveform slopes of the input nodes 33 and 35 are obtained. The signal waveform slope means the electrolytic saturation region time per one signal transition, and taking the input node 33 in the present embodiment as an example, the current driving capability of the output node 31 and the output node 31 to the input node 33 are taken. It can be calculated from the load capacity and the wiring resistance. By the process 14,
The current drive capability characteristics of the aged transistor are obtained for each input node. In this embodiment, the input nodes 33 and 3
The current drivability characteristics of the transistor inside the cell connected to 5 are obtained. FIG. 11 is a schematic diagram for explaining the inside of the cell 34 composed of the CMOS in FIG.
Deterioration due to hot carriers is remarkable in the Nch transistor and almost cannot be confirmed in the Pch transistor. Therefore, the transistor 111 in FIG. 11 has the largest deterioration due to hot carriers. In this embodiment mode, the current driving capability characteristic of the transistor 111 after aged deterioration is obtained by the following (Equation 1).
【００１４】 経年劣化後入力ノードのトランジスタ電流駆動能力特性 ＝ 入力ノードのト ランジスタ劣化係数 ＊ 入力ノードの信号波形の傾き ＊ 入力ノードの信号 遷移確率 ＊ 最大動作周波数 ＊ 任意の経年数 ＊ 初期状態のトランジス タ電流駆動能力特性........（式１） 処理１５により、対象ＭＯＳＬＳＩ中の全セルの入力ノ
ードにつながるトランジスタの電流駆動能力特性を、処
理１４で計算した経年劣化後の入力ノードのトランジス
タ電流駆動能力特性に置き換え、遅延計算を行う。処理
１６は、処理１５で計算した遅延情報を用いて対象ＭＯ
ＳＬＳＩのタイミング検証を行なう。以上の方法によ
り、初期状態で、一律であった同一機能のセルの内部遅
延が、任意の経年後にセルによって異なる内部遅延にな
ることによるタイミング的な誤動作が生ずるか否かの検
証が可能となる。Transistor current drivability characteristics of input node after aging deterioration = Transistor deterioration coefficient of input node * Slope of signal waveform of input node * Signal transition probability of input node * Maximum operating frequency * Arbitrary aging * Initial state Transistor current drivability characteristics ........ (Equation 1) By the process 15, the current drivability properties of the transistors connected to the input nodes of all cells in the target MOS LSI are calculated in the process 14, and after aged deterioration. The delay calculation is performed by substituting the transistor current drive capability characteristics of the input node. The process 16 uses the delay information calculated in the process 15 to perform the target MO.
Perform timing verification of SLSI. According to the above method, it is possible to verify whether or not a timing malfunction occurs due to the internal delay of cells having the same function, which was uniform in the initial state, becoming different internal delay after each arbitrary aging. .
【００１５】（実施の形態２）図４は本発明の第二の実
施の形態におけるタイミング検証方法の流れ図である。
図４において４１は、タイミング検証対象であるＭＯＳ
ＬＳＩを構成する全セルの入力ノード毎の信号遷移確率
を求める処理である。４２は検証対象ＭＯＳＬＳＩの論
理接続情報と配線情報とから構成される回路接続情報を
取り込む処理である。４３はＭＯＳＬＳＩの所望寿命時
の遅延時間を計算するパラメータである最大動作周波数
と、所望寿命としての経年数と、入力ノードにおける劣
化判定基準値を取り込む処理である。４４は入力ノード
毎に処理４１で求めた入力ノード毎の信号遷移確率と、
処理４３で取り込んだ最大動作周波数および経年数と、
入力ノード毎の信号波形傾きとから経年数後の入力ノー
ド毎の劣化判定値を求め、処理４３で取り込んだ入力ノ
ードにおける劣化判定基準値との比較を行なう処理であ
る。４５は処理４４の比較により基準値に違反する入力
ノードがあったか否かを判定する判断である。違反する
入力ノードがあった場合は処理４６に進む。４６は入力
ノードの基準値違反の原因となる出力ノードを持つセル
を、同一の論理機能でかつ電流駆動能力が高いセルに置
換する処理である。４７はセルを置換した検証ＭＯＳＬ
ＳＩの遅延計算を行ない、その遅延情報を用いてタイミ
ング検証を行なう処理である。処理４１は実施の形態１
の処理１１と同様であり、その内部処理は図２で説明し
ている。(Second Embodiment) FIG. 4 is a flow chart of a timing verification method according to a second embodiment of the present invention.
In FIG. 4, 41 is a MOS which is a timing verification target.
This is a process of obtaining a signal transition probability for each input node of all cells constituting the LSI. Reference numeral 42 is a process for fetching circuit connection information composed of logic connection information and wiring information of the verification target MOSLSI. Reference numeral 43 is a process for fetching the maximum operating frequency, which is a parameter for calculating the delay time at the desired life of the MOSLSI, the number of years as the desired life, and the deterioration determination reference value at the input node. 44 is a signal transition probability for each input node obtained in the process 41 for each input node,
The maximum operating frequency and the number of years captured in the process 43,
This is a process of obtaining a deterioration determination value for each input node after a lapse of time from the signal waveform slope of each input node and comparing the deterioration determination value for the input node taken in by the process 43. Reference numeral 45 is a judgment for judging whether or not there is an input node that violates the reference value by comparing the processing 44. If there is a violating input node, the process proceeds to processing 46. Reference numeral 46 is a process of replacing a cell having an output node that causes a violation of the reference value of the input node with a cell having the same logic function and a high current driving capability. 47 is a verification MOSL in which the cell is replaced
This is a process of performing SI delay calculation and performing timing verification using the delay information. The process 41 is the first embodiment.
The process 11 is the same as the process 11, and its internal process is described in FIG.
【００１６】以上のようの構成されたタイミング検証方
法について、以下、その動作を述べる。The operation of the timing verification method configured as described above will be described below.
【００１７】図１０は、本実施の形態の動作を説明する
ために用いる論理回路の一部を示した図である。図中１
００１および１００２は検証対象となる入力ノード、１
００３は入力ノード１００１を駆動する出力ノード、１
００４は１００２を駆動する出力ノード、１００４は入
力ノード１００１と出力ノード１００３をつなぐ配線、
１００５は出力ノード１００３を持つセル、１００６は
セル１００５のセル名、１００７は出力ノード１００３
のノード名、１００８はセル１００５の入力ノード名、
１００９は入力ノード１００２を駆動する出力ノード、
１０１０は入力ノード１００２と出力ノード１００９を
つなぐ配線、１０１１は出力ノード１００９を持つセ
ル、１０１２はセル１０１１の入力ノードである。ま
ず、処理４１により、入力ノード１００１および１００
２の信号遷移確率を求める。処理４１の内部処理は図２
に示す流れ図を用いて説明する。処理２１により対象Ｍ
ＯＳＬＳＩの論理接続情報、テストベクタ情報を取り込
む。処理２２により、処理２１で取り込んだ論理接続情
報、テストベクタ情報を用いて、論理シミュレーション
を行ない、入力ノード１００１および１００２の信号遷
移回数を求める。本実施の形態において、対象ＭＯＳＬ
ＳＩの最大動作速度が100MHz、入力ノード１００８に印
加される信号遷移が10サイクル毎に１回、入力ノード１
０１２に印加される信号遷移が１００サイクル毎に１回
である場合は、入力ノード１００１の信号遷移回数が10
000000回/秒、入力ノード１００２の信号遷移回数が100
0000回/秒である。処理２３により、入力ノードの信号
遷移確率を求める。本実施の形態では１秒あたりの信号
遷移確率を求め、入力ノード１００１は0.1、入力ノー
ド１００２は0.01である。処理４２により、図１０に示
す検証対象論理回路の論理接続情報と配線情報とを取り
込む。処理４３により、最大動作周波数と、経年数と、
入力ノードにおける劣化判定基準値とを取り込む。本実
施の形態では、最大動作周波数100MHz、経年数10年、入
力ノードにおける劣化判定基準値であるところの0.03ns
ecとを取り込む。劣化判定基準値の単位は入力ノードに
おける電解飽和領域積算時間を意味する時間とする。処
理４４により、入力ノード毎の劣化判定基準違反チェッ
クを行なう。図５は処理４４の内部処理である流れ図で
ある。処理５１により、まず、入力ノード１００１を取
り出す。処理５２により、処理２３で求めた、入力ノー
ド１００１の信号遷移確率0.1を取り出す。処理５３に
より、入力ノード１００１の信号波形傾きを求める。信
号波形傾きは出力ノード１００３の電流駆動能力と、出
力ノード１００３から入力ノード１００１までの負荷容
量および配線抵抗とから計算できる。本実施の形態で
は、電流駆動能力は負荷容量当たりの遅延時間で表し、
出力ノード１００３から入力ノード１００１までの負荷
容量および配線抵抗の影響は入力ノード１００１におけ
る負荷容量として換算し、以下の（式２）で求める。FIG. 10 is a diagram showing a part of a logic circuit used for explaining the operation of the present embodiment. 1 in the figure
001 and 1002 are input nodes to be verified, 1
003 is an output node for driving the input node 1001 and 1
004 is an output node for driving 1002, 1004 is a wiring connecting the input node 1001 and the output node 1003,
1005 is a cell having an output node 1003, 1006 is a cell name of the cell 1005, and 1007 is an output node 1003.
Node name, 1008 is the input node name of the cell 1005,
1009 is an output node for driving the input node 1002,
Reference numeral 1010 is a wiring connecting the input node 1002 and output node 1009, 1011 is a cell having the output node 1009, and 1012 is an input node of the cell 1011. First, by the process 41, the input nodes 1001 and 100
The signal transition probability of 2 is obtained. The internal processing of the processing 41 is shown in FIG.
This will be described with reference to the flowchart shown in FIG. Target M by processing 21
The OSLSI logical connection information and test vector information are fetched. In process 22, a logic simulation is performed using the logic connection information and test vector information fetched in process 21, and the number of signal transitions of the input nodes 1001 and 1002 is obtained. In this embodiment, the target MOSL
The maximum operating speed of SI is 100MHz, the signal transition applied to the input node 1008 is once every 10 cycles, and the input node 1
When the signal transition applied to 012 is once every 100 cycles, the number of signal transitions at the input node 1001 is 10
000000 times / sec, the number of signal transitions at the input node 1002 is 100
It is 0000 times / second. The process 23 obtains the signal transition probability of the input node. In this embodiment, the signal transition probability per second is calculated, and the input node 1001 is 0.1 and the input node 1002 is 0.01. By the process 42, the logic connection information and the wiring information of the verification target logic circuit shown in FIG. 10 are fetched. By the process 43, the maximum operating frequency, the number of years, and
The deterioration determination reference value at the input node is taken in. In the present embodiment, the maximum operating frequency is 100 MHz, the number of years is 10 years, and the deterioration determination reference value at the input node is 0.03 ns.
Take in ec and. The unit of the deterioration determination reference value is a time which means the electrolytic saturation region integration time at the input node. By the process 44, the deterioration judgment criterion violation check is performed for each input node. FIG. 5 is a flowchart showing the internal processing of the process 44. By the process 51, first, the input node 1001 is taken out. By the process 52, the signal transition probability 0.1 of the input node 1001 obtained in the process 23 is extracted. By the process 53, the signal waveform inclination of the input node 1001 is obtained. The signal waveform slope can be calculated from the current driving capability of the output node 1003, the load capacitance from the output node 1003 to the input node 1001 and the wiring resistance. In the present embodiment, the current drive capacity is represented by the delay time per load capacity,
The influence of the load capacitance from the output node 1003 to the input node 1001 and the wiring resistance is converted into the load capacitance at the input node 1001 and calculated by the following (Equation 2).
【００１８】 信号波形傾き ＝ 負荷容量1pf当たりの遅延時間 ＊ 負荷容量.....（式２ ） 負荷容量1pf当たりの遅延時間が0.5nsec、負荷容量が1p
fとする信号波形傾きは0.5nsecである。処理５４によ
り、入力ノード１００１の劣化判定値を求める。本実施
の形態においては、以下の（式３）により求め、劣化判
定値は0.05nsecとなる。なお、ここで係数は0.1とす
る。Signal waveform slope = delay time per 1 pf of load capacity * load capacity ..... (Equation 2) delay time per 1 pf of load capacity is 0.5 nsec, load capacity is 1 p
The signal waveform slope to be f is 0.5 nsec. By the process 54, the deterioration determination value of the input node 1001 is obtained. In the present embodiment, the deterioration determination value is 0.05 nsec, which is obtained by the following (formula 3). The coefficient is 0.1 here.
【００１９】 判断劣化判定値 ＝ 係数 ＊ 信号遷移確率 ＊ 信号波形傾き ＊ 経年 数 .....（式３） 判断５６により、処理４３で取り込んだ劣化判定基準値
である0.03nsecと、処理５４で求めた入力ノード１００
１の劣化判定値である0.05nsecとを比較し、劣化基準違
反ノードであることを判定する。処理５７により、劣化
基準違反ノードであるノード１００１を記憶保存する。
判断５８により、対象ＭＯＳＬＳＩ中のすべての入力ノ
ードを処理したかを判定し、未処理入力ノードがあるな
ら処理５１に戻る。未処理入力ノードがないなら処理４
４の内部処理を終了し、判断４５に進む。本実施の形態
では入力ノード１００２が未処理であるので、処理５１
から判断５６までの処理を行う。入力ノード１００２の
負荷容量当たりの遅延時間が0.5nsec、負荷容量が2pfと
すると信号波形傾きは式２より1.0nsecであり、劣化判
定値は式３より0.01nsecであるので、劣化基準違反では
ないと判定される。これにより、すべての入力ノードが
処理されたので、判断４５に進む。判断４５により、劣
化基準違反ノードが検出されたかを判定する。本実施の
形態では入力ノード１００１が劣化基準違反ノードとし
て検出されているので、処理４６に進む。処理４６の内
部処理は図６に示す流れ図を用いて説明する。処理６０
１により、記憶保存されている劣化基準違反入力ノード
である１００１を取り出す。処理６０２により、入力ノ
ード１００１の劣化判定基準値を満たすために必要な出
力ノード１００３の電流駆動能力を求める。本実施の形
態では以下の（式４）により求める。Judgment deterioration judgment value = coefficient * Signal transition probability * Signal waveform slope * Aging number ..... (Equation 3) By judgment 56, 0.03 nsec which is the deterioration judgment reference value fetched in the processing 43 and the processing 54. Input node 100 found in
It is determined that the node is a deterioration criterion violation node by comparing it with the deterioration judgment value of 0.05 nsec. By the process 57, the node 1001 which is the deterioration criterion violation node is stored and saved.
The judgment 58 judges whether all the input nodes in the target MOSLSI have been processed, and if there is an unprocessed input node, the process returns to the process 51. If there is no unprocessed input node, process 4
The internal processing of 4 is ended, and the flow proceeds to decision 45. In this embodiment, since the input node 1002 is unprocessed, the process 51
The process from the determination to the determination 56 is performed. If the delay time per load capacitance of the input node 1002 is 0.5 nsec and the load capacitance is 2 pf, the signal waveform slope is 1.0 nsec from the equation 2, and the deterioration determination value is 0.01 nsec from the equation 3, so it is not a deterioration criterion violation. Is determined. As a result, all the input nodes have been processed, so that the process proceeds to decision 45. By the determination 45, it is determined whether the deterioration criterion violation node is detected. In this embodiment, since the input node 1001 is detected as the deterioration criterion violation node, the process proceeds to processing 46. The internal processing of the process 46 will be described with reference to the flowchart shown in FIG. Process 60
By 1, the stored and saved deterioration criterion violation input node 1001 is extracted. By the process 602, the current drive capability of the output node 1003 required to satisfy the deterioration determination reference value of the input node 1001 is obtained. In this embodiment, it is obtained by the following (Equation 4).
【００２０】 必要電流駆動能力 ＜ 劣化判定基準値/(負荷容量 ＊ 信号遷移確率 ＊ 係数 ＊ 経年数 ).....（式４） 入力ノード１００１においては、負荷容量が1pf、信号
遷移確率が0.1であり、処理４３で取り込んでいる劣化
判定基準値が0.03nsecであり、係数が0.1であり、経年
数が１０であるので、必要電流駆動能力であるところの
負荷容量1pf当たりの遅延時間の限界値は0.03nsecであ
る。処理６０３により、入力ノード１００１を駆動する
出力ノード１００３と、出力ノード１００３を持つセル
１００５を求める。処理６０４により、セル１００５
と、出力ノード１００３と、処理６０２で求めた負荷容
量1pf当たりの遅延時間の限界値0.03nsecとを記憶保存
する。判断６０５により、すべての劣化基準違反ノード
を処理したかを判定する。本実施の形態では、すべての
ノードを処理したので処理６０６へ進む。未処理の劣化
基準違反ノードがある場合は処理６０１に戻る。処理６
０６により、記憶したセル１００５を取り出す。処理６
０７により、必要な電流駆動能力であるところの負荷容
量1pf当たりの遅延時間が0.03nsecより小さい出力ノー
ドを持つセル１００５と同一機能を持つセルを見つけ
る。本実施の形態においては、同一機能で置き換え可能
なセル群をあらわした（表１）からセル１００５と同じ
機能を持つセル名BUF3が検索される。なお、（表１）に
おいてセル名BUF2はセル１００５のセルである。Required current drivability <deterioration determination reference value / (load capacitance * signal transition probability * coefficient * years) ...... (Equation 4) At input node 1001, load capacitance is 1 pf, signal transition probability is 0.1, the deterioration determination reference value fetched in the process 43 is 0.03 nsec, the coefficient is 0.1, and the number of years is 10. Therefore, the delay time per load capacity 1 pf, which is the required current driving capacity, is The limit value is 0.03nsec. By the process 603, the output node 1003 driving the input node 1001 and the cell 1005 having the output node 1003 are obtained. Processing 1004 results in cell 1005
The output node 1003 and the delay time limit value 0.03 nsec per 1 pf of the load capacity obtained in the process 602 are stored and saved. By the determination 605, it is determined whether all the deterioration criterion violation nodes have been processed. In this embodiment, since all the nodes have been processed, the process proceeds to step 606. If there is an unprocessed deterioration criterion violation node, the process returns to step 601. Processing 6
At 06, the stored cell 1005 is taken out. Processing 6
From 07, a cell having the same function as the cell 1005 having an output node having a delay time of less than 0.03 nsec per 1 pf of load capacitance, which is a necessary current driving capability, is found. In this embodiment, a cell name BUF3 having the same function as the cell 1005 is searched from the group of replaceable cells having the same function (Table 1). The cell name BUF2 in Table 1 is the cell 1005.
【００２１】[0021]
【表１】[Table 1]
【００２２】判断６０８により、処理６０７において必
要なセルが見つかったかを判定し、見つかった場合は、
処理６０９へ進み、見つからなかった場合は判断６１０
に進む。本実施の形態においては、見つかっているので
処理６０９へ進む。処理６０９により、セル１００５を
処理６０７で見つけたセルBUF3に置き換える。なお、セ
ルを置き換えるためには同一機能のセルのノード名を一
致させておくことは当然である。判断６１０により、処
理６０４で記憶されたすべてのセルを処理したかを判定
し、未処理セルがある場合は処理６０６へ戻る。すべて
のセルを処理した場合は処理６１１へ進む。処理６１１
により、置き換えたセルの特性情報を検証対象ＭＯＳＬ
ＳＩの遅延情報に反映させるための遅延計算を行う。処
理４６の内部処理がすべて終了したので、処理４７のタ
イミング検証を行う。以上の方法により、ＭＯＳＬＳＩ
において所望寿命時であるところの任意の経年後におい
てもタイミング的な誤動作が生じないか否かのタイミン
グ検証を行うことができる。The judgment 608 judges whether or not the necessary cell is found in the process 607, and if found,
Proceed to processing 609, and if not found, judge 610
Proceed to. In the present embodiment, since it has been found, the process proceeds to step 609. By the process 609, the cell 1005 is replaced with the cell BUF3 found in the process 607. In order to replace a cell, it is natural that the node names of cells having the same function are matched. The determination 610 determines whether all the cells stored in the process 604 have been processed, and if there are unprocessed cells, the process returns to the process 606. If all cells have been processed, the process proceeds to process 611. Process 611
To replace the characteristic information of the replaced cell with the verification target MOSL.
Delay calculation is performed to reflect the SI delay information. Since all the internal processing of the process 46 is completed, the timing verification of the process 47 is performed. By the above method, MOSLSI
In the above, the timing verification can be performed whether or not the timing malfunction occurs even after the lapse of the desired life.
【００２３】[0023]
【発明の効果】以上のように本発明によれば、チャネル
ホットキャリアによるトランジスタ劣化を考慮し、ＭＯ
ＳＬＳＩの性能を過剰マージンにすることなく十分に引
き出す設計をおこない、かつ所望寿命までタイミングに
関する信頼性を確保できるという顕著な効果が得られ
る。As described above, according to the present invention, in consideration of transistor deterioration due to channel hot carriers, MO
It is possible to obtain a remarkable effect that the SLSI performance can be designed to be sufficiently drawn out without an excessive margin, and the reliability of timing can be secured up to a desired life.
【図１】本発明の一実施の形態によるタイミング検証方
法を示す流れ図FIG. 1 is a flowchart showing a timing verification method according to an embodiment of the present invention.
【図２】図１における入力ノードの信号遷移確率を求め
るための流れ図FIG. 2 is a flow chart for obtaining a signal transition probability of an input node in FIG.
【図３】図１における処理例を示すための論理回路図FIG. 3 is a logic circuit diagram showing an example of processing in FIG.
【図４】本発明の他の一実施の形態によるタイミング検
証方法を示す流れ図FIG. 4 is a flowchart showing a timing verification method according to another embodiment of the present invention.
【図５】図４における入力ノード毎の劣化判定基準違反
チェックを行うための流れ図FIG. 5 is a flowchart for checking deterioration criterion violation for each input node in FIG.
【図６】図４における入力ノードで劣化判定基準違反と
ならないように出力ノードの電流駆動能力が高いセルに
置換するための流れ図FIG. 6 is a flow chart for replacing a cell having a high current driving capability at an output node so as not to violate the deterioration determination standard at the input node in FIG.
【図７】従来の技術におけるタイミング検証方法を示す
流れ図FIG. 7 is a flowchart showing a timing verification method in a conventional technique.
【図８】従来の技術を説明するための信号波形の傾きと
電界飽和領域との関係を示す図FIG. 8 is a diagram showing a relationship between a slope of a signal waveform and a field saturation region for explaining a conventional technique.
【図９】図７に比べて傾きが大きい場合の信号波形の傾
きと電界飽和領域との関係を示す図9 is a diagram showing the relationship between the slope of the signal waveform and the electric field saturation region when the slope is larger than that in FIG.
【図１０】図４における処理例を示すための論理回路図FIG. 10 is a logic circuit diagram showing an example of processing in FIG.
【図１１】図３におけるセルの内部トランジスタの構成
図11 is a block diagram of an internal transistor of the cell in FIG.
１１ 入力ノード信号遷移確率計算処理 １２ 最大動作周波数、経年数取り込み処理 １３ 入力ノード信号波形傾き計算処理 １４ 所望寿命時の電流駆動能力特性計算処理 １５ 所望寿命時の遅延計算処理 １６ 所望寿命時におけるタイミング検証処理 ２１ 論理接続情報、テストベクタ情報取り込み処理 ２２ 信号遷移回数獲得処理 ２３ 信号遷移確率計算処理 ４１ 入力ノード信号遷移確率計算処理 ４２ 論理回路接続情報取り込み処理 ４３ 最大動作周波数、経年数、劣化判定基準値取り込
み処理 ４４ 劣化判定基準違反チェック処理 ４５ 劣化判定 ４６ セル置換処理 ４７ タイミング検証処理 ５１ 入力ノード取り出し処理 ５２ 信号遷移確率取り出し処理 ５３ 入力ノード信号波形傾き計算処理 ５４ 劣化判定値計算 ５５ 劣化判定基準違反チェック処理 ５６ 違反ノード判定 ５７ 入力ノード記憶処理 ５８ 全入力ノード処理済み判定 ６０１ 入力ノード取り出し処理 ６０２ 所望電流駆動能力値計算処理 ６０３ 出力側セル検索処理 ６０４ 出力側セル情報等記憶処理 ６０５ 全劣化基準違反ノード処理済み判定 ６０６ セル取り出し処理 ６０７ 置換可能セル検索処理 ６０８ セル検索結果判定 ６０９ セル置換処理 ６１０ 全セル処理済み判定 ６１１ セル置換後遅延計算処理11 Input Node Signal Transition Probability Calculation Process 12 Maximum Operating Frequency, Aging Capture Process 13 Input Node Signal Waveform Slope Calculation Process 14 Current Driving Capability Characteristic Calculation Process at Desired Life 15 Delay Calculation at Desired Life 16 Timing at Desired Life Verification process 21 Logical connection information, test vector information acquisition process 22 Signal transition number acquisition process 23 Signal transition probability calculation process 41 Input node signal transition probability calculation process 42 Logic circuit connection information acquisition process 43 Maximum operating frequency, age, deterioration criterion Value acquisition processing 44 Degradation criterion violation check processing 45 Degradation determination 46 Cell replacement processing 47 Timing verification processing 51 Input node extraction processing 52 Signal transition probability extraction processing 53 Input node signal waveform slope calculation processing 54 Degradation determination value calculation 55 Degradation determination criteria violation Chi Check processing 56 Violation node determination 57 Input node storage processing 58 All input node processing completion determination 601 Input node extraction processing 602 Desired current drive capability value calculation processing 603 Output side cell search processing 604 Output side cell information etc. storage processing 605 Total deterioration criteria Violation node processed judgment 606 Cell extraction processing 607 Replaceable cell search processing 608 Cell search result judgment 609 Cell replacement processing 610 All cell processed judgment 611 Delay calculation after cell replacement
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106706AJPH09292436A (en) | 1996-04-26 | 1996-04-26 | Timing verification method |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106706AJPH09292436A (en) | 1996-04-26 | 1996-04-26 | Timing verification method |
| Publication Number | Publication Date |
|---|---|
| JPH09292436Atrue JPH09292436A (en) | 1997-11-11 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8106706APendingJPH09292436A (en) | 1996-04-26 | 1996-04-26 | Timing verification method |
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