【０００１】[0001]
【発明の属する技術分野】本発明は、スタンダードセル
を用いて配置配線して作成する半導体集積回路のレイア
ウト構造とその検証方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout structure of a semiconductor integrated circuit produced by placing and wiring using standard cells and a verification method thereof.
【０００２】[0002]
【従来の技術】図９（a）に従来のスタンダードセルの
一例のレイアウトパターンを示し、図９（b）にその回
路図を、図９（c）にその論理図を示す。2. Description of the Related Art FIG. 9 (a) shows a layout pattern of an example of a conventional standard cell, FIG. 9 (b) is its circuit diagram, and FIG. 9 (c) is its logic diagram.
【０００３】図９（a）に右斜め斜線で示すパターンは
アルミニウム配線で、VDDは電源ライン、VSSは接地ライ
ン、IN1,IN2,IN3は入力ノード、OUTは出力ノードであ
る。３つの入力ノードIN1,IN2,IN3につながる３つのポ
リシリコンパターンPS1,PS2,PS3が、P型拡散領域と交わ
る部分がPチャネルトランジスタP1,P2,P3となり、N型拡
散領域と交わる部分がNチャネルトランジスタN1,N2,N3
となる。P型拡散領域とN型拡散領域以外の領域はフィー
ルド酸化膜が形成される。In FIG. 9 (a), the diagonally shaded pattern is aluminum wiring, VDD is a power supply line, VSS is a ground line, IN1, IN2, IN3 are input nodes, and OUT is an output node. In the three polysilicon patterns PS1, PS2, PS3 connected to the three input nodes IN1, IN2, IN3, the part that intersects with the P-type diffusion region becomes the P-channel transistors P1, P2, P3, and the part that intersects with the N-type diffusion region is N. Channel transistors N1, N2, N3
Becomes A field oxide film is formed in regions other than the P-type diffusion region and the N-type diffusion region.
【０００４】半導体製造プロセスは一般的に、レジスト
コート→プリベーク→露光→現像→エッチング→レジス
ト除去というホトリソグラフィ技術を用いておこなわ
れ、ポリシリコンによるMOSFETゲート形成にもそれが適
用される。このうち、MOSFETゲート形成の露光工程で
は、微細化が進むにつれて、フィールド酸化膜などの段
差部からの反射光や、回折光の影響によるレジストパタ
ーンの細りが生じてきている。The semiconductor manufacturing process is generally carried out by using a photolithography technique of resist coating → prebaking → exposure → development → etching → resist removal, which is also applied to MOSFET gate formation by polysilicon. Among them, in the exposure process for forming the MOSFET gate, as the miniaturization progresses, the reflected light from the stepped portion such as the field oxide film and the thinning of the resist pattern due to the influence of the diffracted light are occurring.
【０００５】図９（a）の破線B-B'で示す部分の断面を
例に、この細りに関して図１０を用いてもう少し詳細に
示す。図１０（a）はホトリソグラフィ技術で露光,現像
が終了した状態を示している。プロセス露光時の回折光
などの影響により、レジストの残りが少なくなり、本来
所望の幅Lよりもポリシリコンに接しているレジスト部
分の幅が小さくなっている。この細りは、ポリシリコン
パターンから隣接するポリシリコンパターンや、フィー
ルド酸化膜までの距離が小さいほど大きくなる。エッチ
ング,レジスト除去をおこなった後の状態を図１０（b）
に示す。最終的な３つのポリシリコンのパターン幅、す
なわちNチャネルトランジスタN1,N2,N3のゲート長が、L
11≠L12≠L13という同一でなく、ばらつきのある関係に
なっていた。This thinning will be described in more detail with reference to FIG. 10 by taking the cross section of the portion indicated by the broken line BB ′ in FIG. 9A as an example. FIG. 10A shows a state in which exposure and development have been completed by the photolithography technique. Due to the influence of diffracted light during process exposure, the amount of remaining resist is reduced, and the width of the resist portion in contact with the polysilicon is smaller than the originally desired width L. This narrowing increases as the distance from the polysilicon pattern to the adjacent polysilicon pattern or the field oxide film decreases. The state after etching and resist removal is shown in Fig. 10 (b).
Shown in The final three polysilicon pattern widths, that is, the gate lengths of N-channel transistors N1, N2, and N3 are L
The relationship was 11 ≠ L12 ≠ L13, which were not the same but varied.
【０００６】次に図１１（a）に従来のレイアウトパタ
ーンとネットリストとの比較検証フローを示す。図１１
（a）のステップ１１０では、EDIFなどのセルレベルの
ネットリストと、SPICEなどの各セルのトランジスタレ
ベルの回路情報からブロックのネットリストの接続関係
を認識する。ステップ１２０では、レイアウトパターン
データの各レイヤーの配置情報を抽出する。ステップ１
３０では、ステップ１２０で抽出した各レイヤーに関し
てトランジスタ認識をおこなう。ステップ１４０では、
ステップ１２０で抽出した各レイヤーに関して、アルミ
配線やアルミ配線同士を接続したりするコンタクトの認
識をおこなう。ステップ１５０では、ステップ１３０と
ステップ１４０で認識したトランジスタ、配線、コンタ
クトからレイアウトの接続関係を認識する。そして、ス
テップ１６０では、ステップ１１０で認識したネットリ
ストの接続関係と、ステップ１５０で認識したレイアウ
トの接続関係との比較照合をおこない、その結果を出力
する。Next, FIG. 11 (a) shows a conventional comparison / verification flow of a layout pattern and a netlist. FIG.
In step 110 of (a), the connection relation between the netlist of the block is recognized from the cell-level netlist such as EDIF and the transistor-level circuit information of each cell such as SPICE. In step 120, the layout information of each layer of the layout pattern data is extracted. Step 1
At 30, transistor recognition is performed for each layer extracted at step 120. In step 140,
With respect to each layer extracted in step 120, the aluminum wiring or the contact connecting the aluminum wirings is recognized. In step 150, the connection relation of the layout is recognized from the transistors, wirings, and contacts recognized in steps 130 and 140. Then, in step 160, the connection relation of the netlist recognized in step 110 and the connection relation of the layout recognized in step 150 are compared and collated, and the result is output.
【０００７】図１１（a）のステップ１３０のトランジ
スタ認識について、もう少し詳細に図１１（b）を用い
て説明する。図１１（b）のステップ１３０(1)では、P
型拡散領域とポリシリコンゲートが交わった部分をPチ
ャネルトランジスタの入力ゲートと認識する。ステップ
１３０(2)では、P型拡散領域でポリシリコンゲートと交
わっていない部分をPチャネルトランジスタのソース／
ドレイン領域と認識する。ステップ１３０(3)では、N型
拡散領域とポリシリコンゲートが交わった部分をNチャ
ネルトランジスタの入力ゲートと認識する。ステップ１
３０(4)では、N型拡散領域でポリシリコンゲートと交わ
っていない部分をNチャネルトランジスタのソース／ド
レイン領域と認識する。The transistor recognition in step 130 of FIG. 11A will be described in more detail with reference to FIG. 11B. In step 130 (1) of FIG. 11 (b), P
The part where the type diffusion region and the polysilicon gate intersect is recognized as the input gate of the P-channel transistor. In step 130 (2), a portion of the P-type diffusion region which does not intersect with the polysilicon gate is connected to the source / source of the P-channel transistor.
Recognize as the drain region. In step 130 (3), the portion where the N type diffusion region and the polysilicon gate intersect is recognized as the input gate of the N channel transistor. Step 1
At 30 (4), the portion of the N-type diffusion region that does not intersect the polysilicon gate is recognized as the source / drain region of the N-channel transistor.
【０００８】このように従来のレイアウトパターンとネ
ットリストとの比較検証方法では、P型またはN型拡散領
域とポリシリコンゲートが交わった部分をすべてトラン
ジスタの入力ゲートと認識し、P型またはN型拡散領域で
ポリシリコンゲートと交わっていない部分をトランジス
タのソース／ドレイン領域と認識していた。As described above, in the conventional method for comparing and verifying the layout pattern and the netlist, the portion where the P type or N type diffusion region and the polysilicon gate intersect is recognized as the input gate of the transistor, and the P type or N type is recognized. The portion of the diffusion region that does not intersect with the polysilicon gate was recognized as the source / drain region of the transistor.
【０００９】[0009]
【発明が解決しようとする課題】設計における伝搬遅延
時間のばらつく主な要因としては、動作電源電圧、周囲
温度、プロセス公差などがある。LSIとしてはすべてが
最も悪い条件となった場合でもその動作を保証するよう
に設計しなければならない。ゲート長バラツキはプロセ
ス公差の非常に大きな部分を占め、先に示したように、
微細化が進むと、そのゲート長自身も短くなり、プロセ
ス露光時の回折光などによる細りの影響は、さらに大き
くなるため、ゲート長バラツキの割合が非常に大きくな
って、それにより最大伝搬遅延係数が大きくなり、高性
能なＬＳＩを提供することが困難となるという課題があ
った。The main factors that cause variations in the propagation delay time in design are the operating power supply voltage, the ambient temperature, and the process tolerance. An LSI must be designed so that its operation is guaranteed even when all the worst conditions are met. Gate length variation accounts for a very large part of the process tolerance, and as shown above,
As miniaturization progresses, the gate length itself becomes shorter, and the influence of narrowing due to diffracted light at the time of process exposure becomes even greater, so the ratio of gate length variation becomes extremely large, which causes the maximum propagation delay coefficient. However, there is a problem that it becomes difficult to provide a high-performance LSI.
【００１０】さらに、レイアウトパターンとネットリス
トとの比較検証方法では、P型またはN型拡散領域とポリ
シリコンゲートが交わった部分をすべてトランジスタの
入力ゲートと認識し、P型またはN型拡散領域でポリシリ
コンゲートと交わっていない部分をトランジスタのソー
ス／ドレイン領域と認識していた。このため、レイアウ
トにダミートランジスタを配置した場合は、ネットリス
トにはダミートランジスタが存在しないため、その比較
検証をおこなうと必ず不一致が生じ、比較検証すること
ができなかった。Further, in the method of comparing and verifying the layout pattern and the netlist, all the portions where the P-type or N-type diffusion region and the polysilicon gate intersect are recognized as the input gate of the transistor, and the P-type or N-type diffusion region is used. The part not intersecting with the polysilicon gate was recognized as the source / drain region of the transistor. Therefore, when the dummy transistor is arranged in the layout, the dummy transistor does not exist in the netlist. Therefore, when the comparison and verification are performed, a mismatch always occurs, and the comparison and verification cannot be performed.
【００１１】本発明はこのような課題を解消し、トラン
ジスタのゲート長バラツキをなくし、微細化プロセスに
おいても高性能のLSIを提供することを目的とする。It is an object of the present invention to solve such problems, to eliminate variations in the gate length of transistors, and to provide a high-performance LSI even in the miniaturization process.
【００１２】さらに、本発明はそれを実現するためのLS
I設計におけるレイアウトパターンとネットリストとの
比較検証方法を提供することを目的とする。Further, the present invention provides an LS for realizing it.
The purpose is to provide a method of comparing and verifying a layout pattern and a netlist in I design.
【００１３】[0013]
【課題を解決するための手段】上記課題を解決するため
に考案された本発明は、MOSFETゲートと拡散領域によっ
てトランジスタを形成し、複数の活性なトランジスタの
MOSFETゲート間隔を一定にするとともに、活性なトラン
ジスタ隣接しないところでは、そのトランジスタが常に
オフ状態となるMOSFETゲートをもつダミートランジスタ
を、上記複数の活性なトランジスタと同一のMOSFETゲー
ト間隔となるよう配置することを特徴とするスタンダー
ドセルを用いた半導体集積回路のレイアウト構造であ
る。DISCLOSURE OF THE INVENTION The present invention devised to solve the above problems forms a transistor by a MOSFET gate and a diffusion region, and a plurality of active transistors are formed.
Keep the MOSFET gate spacing constant, and place a dummy transistor that has a MOSFET gate that is always in the off state where it is not adjacent to an active transistor so that it has the same MOSFET gate spacing as the active transistors. This is a layout structure of a semiconductor integrated circuit using a standard cell.
【００１４】本発明はまた、レイアウトパターンのダミ
ートランジスタ部を認識し、そのダミートランジスタ部
を除き、レイアウトパターンとネットリストとの比較検
証をおこなうことを特徴とするスタンダードセルを用い
た半導体集積回路の検証方法である。The present invention also relates to a semiconductor integrated circuit using a standard cell, which is characterized in that a dummy transistor portion of a layout pattern is recognized, and the dummy transistor portion is removed and the layout pattern and the netlist are compared and verified. This is a verification method.
【００１５】[0015]
（実施の形態１）以下本発明の第１の実施の形態の半導
体集積回路のレイアウト構造について、図面を参照しな
がら説明する。図１は先に図９に示した従来例に相当す
る本発明の実施の形態のスタンダードセルのレイアウト
構造図を示す。(First Embodiment) A layout structure of a semiconductor integrated circuit according to a first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a layout structure diagram of a standard cell of an embodiment of the present invention corresponding to the conventional example shown in FIG.
【００１６】図１のPS1,PS2,PS3はそれぞれ入力端子IN
1,IN2,IN3に対応するポリシリコンゲートで、PS1,PS2,P
S3が、P型拡散領域と交わる部分がPチャネルトランジス
タP1,P2,P3であり、N型拡散領域と交わる部分がNチャネ
ルトランジスタN1,N2,N3である。１a,１bはその入力が
電源ライン(VDD)につながるポリシリコンゲートがP型拡
散領域と交わっている常にオフ状態となっているPチャ
ネルダミートランジスタで、２a,２bは入力が接地ライ
ン(VSS)につながるポリシリコンゲートがN型拡散領域と
交わっている常にオフ状態となっているNチャネルダミ
ートランジスタである。PS1, PS2, and PS3 in FIG. 1 are input terminals IN, respectively.
Polysilicon gate corresponding to 1, IN2, IN3, PS1, PS2, P
The portions of S3 that intersect the P-type diffusion region are P-channel transistors P1, P2, and P3, and the portions that intersect the N-type diffusion region are N-channel transistors N1, N2, and N3. 1a and 1b are P-channel dummy transistors whose inputs are connected to the power supply line (VDD) and whose polysilicon gate intersects the P-type diffusion region, and which are always off. 2a and 2b are ground lines (VSS). It is an N-channel dummy transistor in which the polysilicon gate connected to is intersected with the N-type diffusion region and is always in the off state.
【００１７】図１に示すように、すべての活性なトラン
ジスタP1,P2,P3,N1,N2,N3を形成するポリシリコンゲー
トPS1,PS2,PS3ゲート長を一定値L、それらの間隔を一定
値Sとするとともに、PチャネルトランジスタP1からPチ
ャネルダミートランジスタ１aまでのポリシリコンゲー
トの間隔も一定値Sとし、PチャネルトランジスタP3から
Pチャネルダミートランジスタ１bまでのポリシリコンゲ
ートの間隔も一定値Sとし、NチャネルトランジスタN1か
らNチャネルダミートランジスタ２aまでのポリシリコン
ゲートの間隔も一定値Sとし、NチャネルトランジスタN3
からNチャネルダミートランジスタ２bまでのポリシリコ
ンゲートの間隔も一定値Sとする。As shown in FIG. 1, the polysilicon gates PS1, PS2, PS3 forming all active transistors P1, P2, P3, N1, N2, N3 have a constant gate length L and a constant spacing between them. In addition to S, the interval between the polysilicon gates from the P-channel transistor P1 to the P-channel dummy transistor 1a is also set to a constant value S.
The interval between the polysilicon gates up to the P-channel dummy transistor 1b is also a constant value S, the interval between the polysilicon gates from the N-channel transistor N1 to the N-channel dummy transistor 2a is also a constant value S, and the N-channel transistor N3.
The interval between the polysilicon gates from the N channel dummy transistor 2b to the N channel dummy transistor 2b is also set to a constant value S.
【００１８】このようにポリシリコンゲートの間隔を一
定値Sで配置することにより、プロセス露光時の回折光
などの影響がすべて等しくなり、図１の破線A-A'で示す
部分の断面は、ホトリソグラフィ技術で露光,現像が終
了した状態で図２（a）のようになり、エッチング,レジ
スト除去をおこなった後には図２（b）のようにNチャネ
ルトランジスタN1,N2,N3のすべてのゲート長がL'とな
る。また図示していないが、PチャネルトランジスタP1,
P2,P3のすべてのゲート長もL'となる。By arranging the polysilicon gates at a constant value S in this way, the influences of diffracted light during process exposure are all equal, and the cross section of the portion indicated by the broken line AA 'in FIG. After exposure and development by the photolithography technique, the result is as shown in Fig. 2 (a). After etching and resist removal, all of the N-channel transistors N1, N2, N3 are shown in Fig. 2 (b). The gate length is L '. Although not shown, the P-channel transistor P1,
All gate lengths of P2 and P3 are also L '.
【００１９】このように構成したスタンダードセルを用
いて、ブロックを構成する場合の一例を図３を用いて説
明する。An example of forming a block by using the standard cell thus constructed will be described with reference to FIG.
【００２０】図３のセル１、セル２、セル３、セル４は
図１で説明したダミートランジスタを両サイドにもつス
タンダードセルである。セル１の右サイドのPチャネル
ダミートランジスタ１aとセル２の左サイドのPチャネル
ダミートランジスタ１bを重ね、セル１の右サイドのNチ
ャネルダミートランジスタ２aとセル２の左サイドのNチ
ャネルダミートランジスタ２bを重ねて配置する。同様
に、セル２とセル３とのダミートランジスタ同士を重ね
て配置し、セル３とセル４とのダミートランジスタ同士
を重ねて配置する。このように配置することにより、す
べての活性なトランジスタを形成するポリシリコンゲー
トの幅を半導体製造プロセス後に一定とすることができ
る。Cell 1, cell 2, cell 3 and cell 4 in FIG. 3 are standard cells having the dummy transistors described in FIG. 1 on both sides. The P channel dummy transistor 1a on the right side of the cell 1 and the P channel dummy transistor 1b on the left side of the cell 2 are overlapped, and the N channel dummy transistor 2a on the right side of the cell 1 and the N channel dummy transistor 2b on the left side of the cell 2 are stacked. Place them on top of each other. Similarly, the dummy transistors of the cells 2 and 3 are arranged so as to overlap each other, and the dummy transistors of the cells 3 and 4 are arranged so as to overlap each other. By arranging in this way, the width of the polysilicon gate forming all active transistors can be made constant after the semiconductor manufacturing process.
【００２１】なお、本実施の形態では、Pチャネルトラ
ンジスタとNチャネルトランジスタとが、すべて同じゲ
ート長であり、すべて同じゲート間隔であるとしたが、
すべてのPチャネルトランジスタのゲート長とゲート間
隔がそれぞれ同じで、すべてのNチャネルトランジスタ
のゲート長とゲート間隔がそれぞれ同じであれば、Pチ
ャネルトランジスタとNチャネルトランジスタとでは異
なっていてもよい。In the present embodiment, the P-channel transistor and the N-channel transistor all have the same gate length and the same gate interval.
The P-channel transistor and the N-channel transistor may be different from each other as long as all the P-channel transistors have the same gate length and the same gate spacing, and all the N-channel transistors have the same gate length and the same gate spacing.
【００２２】（実施の形態２）以下本発明の第２の実施
の形態の半導体集積回路のレイアウト構造について、図
面を参照しながら説明する。図４（a）は先に図９に示
した従来例に相当する本発明の実施の形態のスタンダー
ドセルのレイアウト構造図であり、図４（b）はダミー
トランジスタセルのレイアウト構造図である。(Second Embodiment) A layout structure of a semiconductor integrated circuit according to a second embodiment of the present invention will be described below with reference to the drawings. FIG. 4A is a layout structure diagram of the standard cell of the embodiment of the present invention corresponding to the conventional example shown in FIG. 9, and FIG. 4B is a layout structure diagram of the dummy transistor cell.
【００２３】図４（a）のPS1,PS2,PS3はそれぞれ入力端
子IN1,IN2,IN3に対応するポリシリコンゲートで、PS1,P
S2,PS3が、P型拡散領域と交わる部分がPチャネルトラン
ジスタP1,P2,P3であり、N型拡散領域と交わる部分がNチ
ャネルトランジスタN1,N2,N3である。図４（a）に示す
ように、すべての活性なトランジスタP1,P2,P3,N1,N2,N
3を形成するポリシリコンゲートPS1,PS2,PS3のゲート長
を一定値L、間隔を一定値Sとする。図４（b）のダミー
トランジスタセルは、その入力が電源ライン(VDD)につ
ながるポリシリコンゲートがP型拡散領域と交わってい
る常にオフ状態となっているPチャネルダミートランジ
スタと、その入力が接地ライン(VSS)につながるポリシ
リコンゲートがN型拡散領域と交わっている常にオフ状
態となっているNチャネルダミートランジスタで構成す
る。PS1, PS2, and PS3 in FIG. 4A are polysilicon gates corresponding to the input terminals IN1, IN2, and IN3, respectively.
The portions of S2 and PS3 that intersect with the P-type diffusion region are P-channel transistors P1, P2, and P3, and the portions that intersect with the N-type diffusion region are N-channel transistors N1, N2, and N3. As shown in FIG. 4 (a), all active transistors P1, P2, P3, N1, N2, N
The gate length of the polysilicon gates PS1, PS2, PS3 forming 3 is set to a constant value L, and the interval is set to a constant value S. The dummy transistor cell in Fig. 4 (b) is a P-channel dummy transistor whose input is connected to the power supply line (VDD) and the polysilicon gate intersects with the P-type diffusion region, and the input is grounded. It is composed of an N-channel dummy transistor in which the polysilicon gate connected to the line (VSS) intersects with the N-type diffusion region and is always in the off state.
【００２４】このように構成したスタンダードセルを用
いて、ブロックを構成する場合の例を図５を用いて説明
する。An example of forming a block by using the standard cell thus constructed will be described with reference to FIG.
【００２５】図５のセル１、セル２、セル３、セル４は
図４（a）で説明したそれぞれのポリシリコンゲート間
隔が一定値Sのスタンダードセルである。セル１の左サ
イド、セル１とセル２との間、セル２とセル３との間、
セル３とセル４との間、セル４の右サイドに、セル１、
セル２、セル３、セル４の各セルの両サイドのポリシリ
コンゲートから、そのポリシリコンゲートまでの距離が
一定値Sとなるように図４（b）で説明したダミートラン
ジスタセルを配置する。The cell 1, cell 2, cell 3 and cell 4 in FIG. 5 are standard cells having the constant value S of the polysilicon gate intervals described in FIG. 4 (a). Left side of cell 1, between cell 1 and cell 2, between cell 2 and cell 3,
Between cell 3 and cell 4, on the right side of cell 4, cell 1,
The dummy transistor cells described in FIG. 4B are arranged so that the distance from the polysilicon gates on both sides of each of the cells 2, 3, and 4 to the polysilicon gates becomes a constant value S.
【００２６】このようにポリシリコンゲートの間隔を一
定値Sで配置することにより、プロセス露光時の回折光
などの影響がすべて等しくなり、すべての活性なトラン
ジスタを形成するポリシリコンゲートの幅を半導体製造
プロセス後に一定とすることができる。By arranging the polysilicon gates at a constant value S in this way, the influences of diffracted light during process exposure are all equal, and the width of the polysilicon gates forming all active transistors is set to the semiconductor. It can be constant after the manufacturing process.
【００２７】なお、本実施の形態では、Pチャネルトラ
ンジスタとNチャネルトランジスタとが、すべて同じゲ
ート長であり、すべて同じゲート間隔であるとしたが、
すべてのPチャネルトランジスタのゲート長とゲート間
隔がそれぞれ同じで、すべてのNチャネルトランジスタ
のゲート長とゲート間隔がそれぞれ同じであれば、Pチ
ャネルトランジスタとNチャネルトランジスタとでは異
なっていてもよい。In the present embodiment, the P-channel transistor and the N-channel transistor all have the same gate length and the same gate interval.
The P-channel transistor and the N-channel transistor may be different from each other as long as all the P-channel transistors have the same gate length and the same gate spacing, and all the N-channel transistors have the same gate length and the same gate spacing.
【００２８】（実施の形態３）以下本発明の第３の実施
の形態の半導体集積回路のレイアウト検証方法につい
て、図面を参照しながら説明する。図６に、図１または
図４（a）、図４（b）のように構成したスタンダードセ
ルを用いて、図３または図５で示したブロックのレイア
ウトパターンとネットリストとの比較検証フローを示
す。(Third Embodiment) A layout verification method for a semiconductor integrated circuit according to a third embodiment of the present invention will be described below with reference to the drawings. FIG. 6 shows a comparison verification flow between the layout pattern of the block shown in FIG. 3 or 5 and the netlist using the standard cell configured as shown in FIG. 1 or 4 (a) or 4 (b). Show.
【００２９】図６のステップ１０では、EDIFなどのセル
レベルのネットリストと、SPICEなどの各セルのトラン
ジスタレベルの回路情報からブロックのネットリストの
接続関係を認識する。ステップ２０では、レイアウトパ
ターンデータの各レイヤーの配置情報を抽出する。ステ
ップ３０では、ステップ２０で抽出した各レイヤーに関
してトランジスタ認識をおこなう。ステップ４０では、
ステップ２０で抽出した各レイヤーに関して、アルミ配
線やアルミ配線同士を接続したりするコンタクトの認識
をおこなう。ステップ５０では、ステップ３０とステッ
プ４０で認識したトランジスタ、配線、コンタクトから
レイアウトの接続関係を認識する。ステップ５５では、
ステップ５０で認識したレイアウトの接続関係から、そ
の入力が電源ライン（VDD）に接続されているPチャネル
トランジスタと、その入力が接地ライン（VSS）に接続
されているNチャネルトランジスタとをダミートランジ
スタであると認識し、それを除去する。そして、ステッ
プ６０では、ステップ１０で認識したネットリストの接
続関係と、ステップ５５で認識したダミートランジスタ
を除くレイアウトの接続関係との比較照合をおこない、
その結果を出力する。In step 10 of FIG. 6, the connection relation between the netlist of the block is recognized from the cell-level netlist such as EDIF and the transistor-level circuit information of each cell such as SPICE. In step 20, the layout information of each layer of the layout pattern data is extracted. In step 30, transistor recognition is performed on each layer extracted in step 20. In step 40,
With respect to each layer extracted in step 20, the aluminum wiring and the contact connecting the aluminum wirings are recognized. In step 50, the connection relation of the layout is recognized from the transistors, wirings and contacts recognized in steps 30 and 40. In step 55,
From the layout connection relationships recognized in step 50, dummy transistors are used for the P-channel transistor whose input is connected to the power supply line (VDD) and the N-channel transistor whose input is connected to the ground line (VSS). Recognize that there is and remove it. Then, in step 60, the netlist connection relationship recognized in step 10 and the layout connection relationship excluding the dummy transistor recognized in step 55 are compared and collated.
Output the result.
【００３０】このように、ダミートランジスタをその入
力の接続状態から判断し、これをトランジスタとして認
識しないことにより、レイアウトパターンとネットリス
トとの対応をとることができ、比較検証をおこなうこと
ができる。As described above, by determining the dummy transistor from the connection state of its input and not recognizing it as the transistor, the layout pattern and the netlist can be associated with each other, and the comparison verification can be performed.
【００３１】（実施の形態４）以下本発明の第４の実施
の形態の半導体集積回路のレイアウト検証方法につい
て、図面を参照しながら説明する。図７（a）、図７
（b）は本発明の実施の形態のスタンダードセルのレイ
アウト構造図である。(Embodiment 4) A layout verification method of a semiconductor integrated circuit according to a fourth embodiment of the present invention will be described below with reference to the drawings. 7 (a), FIG.
(B) is a layout structure diagram of the standard cell of the embodiment of the present invention.
【００３２】図７（a）は、実施の形態１で示した図１
（a）のスタンダードセルのダミートランジスタ部分を
検証除外領域で囲んだものであり、図７（b）は、実施
の形態２で示した図４（b）のダミートランジスタセル
のダミートランジスタ部分を検証除外領域で囲んだもの
である。FIG. 7A is the same as FIG. 1 shown in the first embodiment.
The dummy transistor portion of the standard cell of (a) is surrounded by the verification exclusion region, and FIG. 7 (b) shows the dummy transistor portion of the dummy transistor cell of FIG. 4 (b) shown in the second embodiment. It is surrounded by the exclusion area.
【００３３】このように構成したスタンダードセルを用
いて、図３,図５で示したようなブロックのレイアウト
パターンとネットリストとの比較検証フローについて説
明する。A comparison / verification flow of the layout pattern of the block as shown in FIGS. 3 and 5 and the netlist will be described by using the standard cell thus constructed.
【００３４】図８（a）は本発明の第４の実施の形態の
レイアウトパターンとネットリストとの比較検証フロー
である。図８（a）のステップ１０では、EDIFなどのセ
ルレベルのネットリストと、SPICEなどの各セルのトラ
ンジスタレベルの回路情報からブロックのネットリスト
の接続関係を認識する。ステップ２０では、レイアウト
パターンデータの各レイヤーの配置情報を抽出する。ス
テップ３０では、ステップ２０抽出した各レイヤーに関
してダミートランジスタを除くトランジスタ認識をおこ
なう。このステップにおいて検証除外領域を認識するこ
とにより、ダミートランジスタを認識する。この検証除
外領域を除くことにより、ダミートランジスタを除いて
いる。ステップ４０では、ステップ２０で抽出した各レ
イヤーに関して、アルミ配線やアルミ配線同士を接続し
たりするコンタクトの認識をおこなう。ステップ５０で
は、ステップ３０とステップ４０で認識したトランジス
タ、配線、コンタクトからレイアウトの接続関係を認識
する。そして、ステップ６０では、ステップ１０で認識
したネットリストの接続関係と、ステップ５０で認識し
たレイアウトの接続関係との比較照合をおこない、その
結果を出力する。FIG. 8A is a comparison / verification flow of the layout pattern and the netlist according to the fourth embodiment of the present invention. In step 10 of FIG. 8 (a), the connection relation between the block netlist is recognized from the cell-level netlist such as EDIF and the transistor-level circuit information of each cell such as SPICE. In step 20, the layout information of each layer of the layout pattern data is extracted. In step 30, transistor recognition excluding dummy transistors is performed for each layer extracted in step 20. By recognizing the verification exclusion area in this step, the dummy transistor is recognized. By removing this verification exclusion area, the dummy transistor is removed. In step 40, with respect to each layer extracted in step 20, aluminum wiring and contacts for connecting the aluminum wirings are recognized. In step 50, the connection relation of the layout is recognized from the transistors, wirings and contacts recognized in steps 30 and 40. Then, in step 60, the connection relation of the netlist recognized in step 10 and the connection relation of the layout recognized in step 50 are compared and collated, and the result is output.
【００３５】図８（a）のステップ３０のトランジスタ
認識について、もう少し詳細に図８（b）を用いて説明
する。The transistor recognition in step 30 of FIG. 8A will be described in more detail with reference to FIG. 8B.
【００３６】図８（b）のステップ３０(1)では、検証除
外領域を除くP型拡散領域とポリシリコンゲートが交わ
った部分をPチャネルトランジスタの入力ゲートと認識
する。ステップ３０(2)では、検証除外領域を除くP型拡
散領域でポリシリコンゲートと交わっていない部分をP
チャネルトランジスタのソース／ドレイン領域と認識す
る。ステップ３０(3)では、検証除外領域を除くN型拡散
領域とポリシリコンゲートが交わった部分をNチャネル
トランジスタの入力ゲートと認識する。ステップ３０
(4)では、検証除外領域を除くN型拡散領域でポリシリコ
ンゲートと交わっていない部分をNチャネルトランジス
タのソース／ドレイン領域と認識する。In step 30 (1) of FIG. 8B, the portion where the P type diffusion region and the polysilicon gate except the verification exclusion region intersect is recognized as the input gate of the P channel transistor. In step 30 (2), a portion of the P-type diffusion region excluding the verification exclusion region, which does not intersect with the polysilicon gate, is P-doped.
It is recognized as the source / drain region of the channel transistor. In step 30 (3), the portion where the N-type diffusion region except the verification exclusion region and the polysilicon gate intersect is recognized as the input gate of the N-channel transistor. Step 30
In (4), the portion of the N-type diffusion region excluding the verification exclusion region that does not intersect the polysilicon gate is recognized as the source / drain region of the N-channel transistor.
【００３７】このようにダミートランジスタを検証除外
領域で囲み、そのダミートランジスタをトランジスタと
して認識しないことにより、レイアウトパターンとネッ
トリストとの対応をとることができ、比較検証をおこな
うことができる。As described above, by enclosing the dummy transistor in the verification exclusion area and not recognizing the dummy transistor as the transistor, the layout pattern and the netlist can be associated with each other, and the comparison verification can be performed.
【００３８】[0038]
【発明の効果】以上の説明から明らかなように、MOSFET
ゲートと拡散領域によってトランジスタを形成し、複数
の活性なトランジスタのMOSFETゲート間隔を一定にする
とともに、活性なトランジスタと隣接しないところで
は、そのトランジスタが常にオフ状態となるMOSFETゲー
トをもつダミートランジスタを、上記複数の活性なトラ
ンジスタと同一のMOSFETゲート間隔となるよう配置する
ことにより、MOSFETゲート長バラツキをなくし、最大伝
搬遅延係数を小さくし、より高性能なＬＳＩを提供する
ことができる。As is apparent from the above description, the MOSFET is
A transistor is formed by the gate and the diffusion region, and the MOSFET gate intervals of a plurality of active transistors are made constant, and when the transistor is not adjacent to an active transistor, a dummy transistor having a MOSFET gate in which the transistor is always off, By disposing the plurality of active transistors so as to have the same MOSFET gate interval, it is possible to eliminate variations in the MOSFET gate length, reduce the maximum propagation delay coefficient, and provide a higher-performance LSI.
【００３９】また、レイアウトパターンのダミートラン
ジスタ部を認識し、そのダミートランジスタ部を除くこ
とにより、レイアウトパターンとネットリストとの比較
検証をおこなうことができる。Further, by recognizing the dummy transistor portion of the layout pattern and removing the dummy transistor portion, the comparison verification of the layout pattern and the netlist can be performed.
【００４０】このように本発明によればMOSFETゲート長
バラツキをなくし、微細化プロセスにおいても高性能の
LSIを提供することができ、また、そのレイアウトパタ
ーンとネットリストとの比較検証を実現することがで
き、その実用的効果は絶大である。As described above, according to the present invention, variations in MOSFET gate length are eliminated, and high performance is achieved even in the miniaturization process.
The LSI can be provided, and the comparison and verification of the layout pattern and the netlist can be realized, and its practical effect is great.
【図１】本発明の第１の実施の形態のスタンダードセル
のレイアウト概略図FIG. 1 is a schematic layout diagram of a standard cell according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態のプロセス工程概略
図FIG. 2 is a schematic view of process steps according to the first embodiment of the present invention.
【図３】本発明の第１の実施の形態のブロックレイアウ
ト概略図FIG. 3 is a block layout schematic diagram of the first embodiment of the present invention.
【図４】本発明の第２の実施の形態のスタンダードセル
のレイアウト概略図FIG. 4 is a layout schematic diagram of a standard cell according to a second embodiment of the present invention.
【図５】本発明の第２の実施の形態のブロックレイアウ
ト概略図FIG. 5 is a block layout schematic diagram of a second embodiment of the present invention.
【図６】本発明の第３の実施の形態のレイアウトパター
ンとネットリストとの比較検証フローを示す図FIG. 6 is a diagram showing a comparison / verification flow of a layout pattern and a netlist according to the third embodiment of this invention.
【図７】本発明の第４の実施の形態のスタンダードセル
のレイアウト概略図FIG. 7 is a layout schematic diagram of a standard cell according to a fourth embodiment of the present invention.
【図８】本発明の第４の実施の形態のレイアウトパター
ンとネットリストとの比較検証フローを示す図FIG. 8 is a diagram showing a flow of comparison and verification of a layout pattern and a netlist according to the fourth embodiment of this invention.
【図９】従来のスタンダードセルのレイアウト概略図、
回路図、論理図FIG. 9 is a schematic layout diagram of a conventional standard cell,
Circuit diagram, logic diagram
【図１０】従来のプロセス工程概略図FIG. 10 is a schematic view of a conventional process step.
【図１１】従来のレイアウトパターンとネットリストと
の比較検証フローを示す図FIG. 11 is a diagram showing a comparison / verification flow of a conventional layout pattern and a netlist.
１ａ，１ｂ Pチャネルダミートランジスタ ２ａ，２ｂ Nチャネルダミートランジスタ 1a, 1b P-channel dummy transistor 2a, 2b N-channel dummy transistor
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