【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路装置
に係り、詳しくはマイクロコントローラ等に内蔵される
周辺回路の消費電力低減に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to reduction of power consumption of peripheral circuits incorporated in a microcontroller or the like.
【０００２】近年のマイクロコントローラにおいては、
そのチップ内にカウンタやシリアル通信等の複数の周辺
回路が内蔵されている。また、マイクロコントローラ
は、携帯機器等への搭載のため、消費電力の低減が図ら
れている。そのため、その時の動作に不要な周辺回路へ
のクロック供給を停止して全体の消費電力の低減を図る
必要がある。In recent microcontrollers,
A plurality of peripheral circuits such as a counter and serial communication are built in the chip. Since the microcontroller is mounted on a mobile device or the like, the power consumption is reduced. Therefore, it is necessary to stop the clock supply to peripheral circuits unnecessary for the operation at that time to reduce the overall power consumption.
【０００３】[0003]
【従来の技術】図１１は、マイクロコントローラ８１の
概略ブロック回路図である。マイクロコントローラ８１
は、そのチップ内にＣＰＵ８２の他、カウンタ等の複数
の周辺回路８３ａ〜８３ｃを備えている。ＣＰＵ８２
は、メインクロック発生回路８４により生成されたメイ
ンクロック信号ＣＬＫに基づいて、図示しないＲＯＭ等
に記憶されたプログラムに従って周辺回路８３ａ〜８３
ｃを制御する。2. Description of the Related Art FIG. 11 is a schematic block circuit diagram of a microcontroller 81. Microcontroller 81
In addition to the CPU 82, the chip includes a plurality of peripheral circuits 83a to 83c such as a counter. CPU82
Are peripheral circuits 83a to 83 according to a program stored in a ROM (not shown) or the like based on the main clock signal CLK generated by the main clock generation circuit 84.
control c.
【０００４】また、マイクロコントローラ８１には、ク
ロック供給制御回路８５が設けられている。クロック供
給制御回路８５は、メインクロック信号ＣＬＫを入力
し、各周辺回路８３ａ〜８３ｃに対して、それら周辺回
路８３ａ〜８３ｃが必要とするクロック信号ＣＫ１〜Ｃ
Ｋ３を生成し、各周辺回路８３ａ〜８３ｃに供給する。
各周辺回路８３ａ〜８３ｃは、クロック信号ＣＫ１〜Ｃ
Ｋ３が供給されると動作し、クロック信号ＣＫ１〜ＣＫ
３が供給されない場合は動作を停止する。Further, the microcontroller 81 is provided with a clock supply control circuit 85. The clock supply control circuit 85 inputs the main clock signal CLK and, with respect to the peripheral circuits 83a to 83c, clock signals CK1 to C required by the peripheral circuits 83a to 83c.
K3 is generated and supplied to each of the peripheral circuits 83a to 83c.
The peripheral circuits 83a to 83c have clock signals CK1 to C, respectively.
When K3 is supplied, it operates and clock signals CK1 to CK
When 3 is not supplied, the operation is stopped.
【０００５】そして、ＣＰＵ８２は、クロック供給制御
回路８５を制御を制御して、プログラムに従って必要と
なる周辺回路（例えば周辺回路８３ａ）に対してクロッ
ク信号ＣＫ１を供給し、他の周辺回路８３ｂ，８３ｃに
対してクロック信号ＣＫ２，ＣＫ３を供給しない。クロ
ック信号ＣＫ２，ＣＫ３が供給されない周辺回路８３
ｂ，８３ｃは、それぞれ動作を停止する。Then, the CPU 82 controls the clock supply control circuit 85 to supply the clock signal CK1 to a necessary peripheral circuit (for example, the peripheral circuit 83a) according to the program, and the other peripheral circuits 83b and 83c. , The clock signals CK2 and CK3 are not supplied. Peripheral circuit 83 to which clock signals CK2 and CK3 are not supplied
b and 83c stop their respective operations.
【０００６】即ち、ＣＰＵ８２は、プログラムに従って
その時に必要となる周辺回路８３ａだけを動作させ、不
要な周辺回路８３ｂ，８３ｃの動作を停止させる。この
構成によって、その時に動作しない周辺回路の分だけ消
費電力を低減することができるわけである。That is, the CPU 82 operates only the peripheral circuit 83a required at that time according to the program and stops the operation of unnecessary peripheral circuits 83b and 83c. With this configuration, the power consumption can be reduced by the amount of the peripheral circuit that does not operate at that time.
【０００７】[0007]
【発明が解決しようとする課題】ところが、プログラム
による制御では、必要となる毎にクロック供給制御回路
８５を制御する分だけＣＰＵ８２の処理が遅くなるの
で、ＣＰＵ８２の処理能力が低下する。ＣＰＵ８２の処
理能力の低下を抑えるためには、クロック周波数を高く
してＣＰＵ８２を高速に動作させればよいが、クロック
周波数を高くすることでかえって消費電力を増大させて
しまうという問題がある。However, in the control by the program, the processing of the CPU 82 is delayed by the amount of control of the clock supply control circuit 85 every time it is needed, so that the processing capability of the CPU 82 is lowered. In order to suppress the decrease in the processing capability of the CPU 82, it is sufficient to increase the clock frequency to operate the CPU 82 at high speed, but increasing the clock frequency rather increases the power consumption.
【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は自動でクロックの供給を
開始・停止することで消費電力を低減することのできる
半導体集積回路装置を提供することにある。The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor integrated circuit device capable of reducing power consumption by automatically starting and stopping clock supply. To do.
【０００９】[0009]
【課題を解決するための手段】図１は本発明の原理説明
図である。半導体集積回路装置１は、ＣＰＵ２、メイン
クロック発生回路３、及び、複数の周辺回路４ａ〜４ｃ
を備え、それらは内部バス５を介して接続されている。
ＣＰＵ２は、メインクロック発生回路３により生成され
るメインクロック信号ＣＬＫに基づいて動作し、内部バ
ス５を介してその時々に周辺回路４ａ〜４ｃを選択しア
クセスする。周辺回路４ａ〜４ｃには、それぞれアクセ
ス検出回路部６、クロック制御回路部７、及び、内部回
路８を備えている。アクセス検出回路部６は、ＣＰＵ２
から各周辺回路４ａ〜４ｃ毎に設定されたアドレスに対
応したアドレス信号ＡＤＲを入力すると、イネーブル信
号ＣＥＮを生成し出力する。クロック制御回路部７は、
メインクロック信号ＣＬＫと、アクセス検出回路部６か
らイネーブル信号ＣＥＮを入力し、そのイネーブル信号
ＣＥＮに基づいてメインクロック信号ＣＬＫを内部回路
８に対して該内部回路８の動作に十分な期間だけ内部ク
ロック信号ＳＣＬＫとして供給する。FIG. 1 is a diagram illustrating the principle of the present invention. The semiconductor integrated circuit device 1 includes a CPU 2, a main clock generation circuit 3, and a plurality of peripheral circuits 4a to 4c.
And they are connected via an internal bus 5.
The CPU 2 operates based on the main clock signal CLK generated by the main clock generation circuit 3, and selects and accesses the peripheral circuits 4a to 4c at any time via the internal bus 5. Each of the peripheral circuits 4a to 4c includes an access detection circuit unit 6, a clock control circuit unit 7, and an internal circuit 8. The access detection circuit unit 6 includes the CPU 2
When the address signal ADR corresponding to the address set for each of the peripheral circuits 4a to 4c is input, the enable signal CEN is generated and output. The clock control circuit unit 7 is
The main clock signal CLK and the enable signal CEN from the access detection circuit unit 6 are input, and the main clock signal CLK is supplied to the internal circuit 8 based on the enable signal CEN for a period sufficient for the operation of the internal circuit 8. It is supplied as the signal SCLK.
【００１０】また、請求項２に記載の発明は、請求項１
に記載の半導体集積回路装置において、前記クロック信
号を入力し、そのクロック信号に基づいて所定時間間隔
のインターバルクロック信号を複数生成し出力するイン
ターバルクロック生成回路を備え、前記クロック制御回
路は、前記複数のインターバルクロック信号を入力し、
それら複数のインターバルクロック信号のうちの１つを
選択し、その選択したインターバルクロック信号に基づ
いて前記クロックイネーブル信号を入力してから前記内
部回路の動作に十分な期間を計測し、その期間だけ前記
内部回路に対して前記メインクロック信号を供給するよ
うにしたことを要旨とする。[0010] The invention described in claim 2 is the same as the claim 1.
The semiconductor integrated circuit device according to claim 1, further comprising: an interval clock generation circuit that receives the clock signal, generates a plurality of interval clock signals at predetermined time intervals based on the clock signal, and outputs the plurality of interval clock signals. Input the interval clock signal of
One of the plurality of interval clock signals is selected, the clock enable signal is input based on the selected interval clock signal, and a period sufficient for the operation of the internal circuit is measured. The gist is that the main clock signal is supplied to the internal circuit.
【００１１】請求項３に記載の発明は、請求項２に記載
の半導体集積回路装置において、前記クロック制御回路
は、前記複数のインターバルクロック信号のうちの１つ
を選択する選択部と、前記選択部により選択されたイン
ターバルクロック信号の立ち上がり又は立ち下がりエッ
ジを所定数カウントするカウント部と、前記クロックイ
ネーブル信号と前記メインクロック信号を入力し、クロ
ックイネーブル信号を入力してから前記カウント部がカ
ウントしている間、メインクロック信号を内部回路に供
給する制御部とから構成されたことを要旨とする。According to a third aspect of the present invention, in the semiconductor integrated circuit device according to the second aspect, the clock control circuit includes a selection unit that selects one of the plurality of interval clock signals, and the selection unit. A counting unit for counting a predetermined number of rising or falling edges of the interval clock signal selected by the unit, the clock enable signal and the main clock signal are input, and the counting unit counts after inputting the clock enable signal. The main point is that it is composed of a control unit that supplies a main clock signal to an internal circuit during the operation.
【００１２】請求項４に記載の発明は、請求項２又は３
に記載の半導体集積回路装置において、前記各周辺回路
には、それぞれ制御レジスタが備えられ、前記クロック
制御回路部は、前記制御レジスタに記憶されたデータに
基づいて前記インターバルクロックのうちの１つを選択
するようにしたことを要旨とする。The invention described in claim 4 is the invention according to claim 2 or 3.
In the semiconductor integrated circuit device according to the item 1, each of the peripheral circuits is provided with a control register, and the clock control circuit unit sets one of the interval clocks based on the data stored in the control register. The point is to make a selection.
【００１３】請求項５に記載の発明は、請求項１乃至４
のうちのいずれか１項に記載の半導体集積回路装置にお
いて、前記メインクロック信号に基づいてその時々に前
記複数の周辺回路のうちの１つを選択し、その選択した
周辺回路をアクセスするためのアドレス信号と、リード
信号又はライト信号を出力するＣＰＵを備え、前記アク
セス検出回路は、入力されるアドレス信号とリード信号
又はライト信号とに基づいてそのアクセス検出回路が備
えられた周辺回路のアクセスを検出するようにしたこと
を要旨とする。[0013] The invention according to claim 5 is the invention according to claims 1 to 4.
In the semiconductor integrated circuit device according to any one of the items 1 to 5, one for selecting one of the plurality of peripheral circuits at each time based on the main clock signal and accessing the selected peripheral circuit. The access detection circuit includes a CPU that outputs an address signal and a read signal or a write signal, and the access detection circuit accesses a peripheral circuit including the access detection circuit based on the input address signal and the read signal or the write signal. The point is that the detection is performed.
【００１４】請求項６に記載の発明は、請求項１に記載
の半導体集積回路装置において、前記周辺回路はシリア
ルデータを送信するためのシリアル通信用周辺回路であ
って、前記シリアルデータを送信するとともに、そのシ
リアルデータの送信終了時に送信終了信号を出力するシ
リアルデータ送信回路部と、前記シリアルデータ送信回
路部を動作させるための送信クロック信号を作成する送
信クロック信号作成回路部とを備え、前記クロック制御
回路部は、前記クロックイネーブル信号を入力してから
送信終了信号を入力するまでメインクロック信号を前記
送信クロック信号作成回路部に供給するようにしたこと
を要旨とする。According to a sixth aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the peripheral circuit is a serial communication peripheral circuit for transmitting serial data, and transmits the serial data. A serial data transmission circuit unit that outputs a transmission end signal at the end of transmission of the serial data, and a transmission clock signal generation circuit unit that generates a transmission clock signal for operating the serial data transmission circuit unit are provided. The gist of the clock control circuit unit is to supply the main clock signal to the transmission clock signal generation circuit unit from the input of the clock enable signal to the input of the transmission end signal.
【００１５】請求項７に記載の発明は、請求項１に記載
の半導体集積回路装置において、前記周辺回路はシリア
ルデータを受信するためのシリアル通信用周辺回路であ
って、外部からのアクセスとしてシリアルデータの受信
開始を検出し、受信開始信号をクロックイネーブル信号
として出力するアクセス検出回路部と、前記シリアルデ
ータを受信するとともに、そのシリアルデータの受信終
了時に受信終了信号を出力するシリアルデータ受信回路
部と、前記メインクロック信号に基づいてシリアルデー
タ受信回路部を動作させるための受信クロック信号を生
成し供給する受信クロック信号作成回路部とを備え、前
記クロック制御回路部は、前記受信開始信号を入力して
から前記受信終了信号を入力するまで前記メインクロッ
ク信号を受信クロック信号作成回路部に供給するように
したことを要旨とする。According to a seventh aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the peripheral circuit is a peripheral circuit for serial communication for receiving serial data, and the peripheral circuit is a serial circuit for external access. An access detection circuit section that detects reception start of data and outputs a reception start signal as a clock enable signal, and a serial data reception circuit section that receives the serial data and outputs a reception end signal when reception of the serial data ends And a reception clock signal generation circuit section for generating and supplying a reception clock signal for operating the serial data reception circuit section based on the main clock signal, wherein the clock control circuit section inputs the reception start signal. The main clock signal is not received until the reception end signal is input. And summarized in that the to be supplied to the click signal generating circuit section.
【００１６】（作用）従って、本発明によれば、各周辺
回路４ａ〜４ｃの内部回路８には、その内部回路８の動
作に十分な期間だけメインクロック信号ＣＬＫが内部ク
ロック信号ＳＣＬＫとして供給される。従って、内部回
路８は、内部クロック信号ＳＣＬＫの供給が停止されて
いる間、動作を停止する。(Operation) Therefore, according to the present invention, the main clock signal CLK is supplied to the internal circuit 8 of each of the peripheral circuits 4a to 4c as the internal clock signal SCLK for a period sufficient for the operation of the internal circuit 8. It Therefore, the internal circuit 8 stops its operation while the supply of the internal clock signal SCLK is stopped.
【００１７】また、請求項２に記載の発明によれば、ク
ロック信号を入力し、そのクロック信号に基づいて所定
時間間隔のインターバルクロック信号を複数生成し出力
するインターバルクロック生成回路が備えられ、クロッ
ク制御回路には、複数のインターバルクロック信号が入
力され、それら複数のインターバルクロック信号のうち
の１つが選択され、その選択されたインターバルクロッ
ク信号に基づいてクロックイネーブル信号が入力されて
から内部回路の動作に十分な期間が計測され、その期間
だけ内部回路に対してメインクロック信号が供給され
る。According to the invention described in claim 2, there is provided an interval clock generation circuit for inputting a clock signal, generating a plurality of interval clock signals at predetermined time intervals based on the clock signal, and outputting the interval clock signals. A plurality of interval clock signals are input to the control circuit, one of the plurality of interval clock signals is selected, and a clock enable signal is input based on the selected interval clock signal before the operation of the internal circuit. Is measured for a sufficient period, and the main clock signal is supplied to the internal circuit only for that period.
【００１８】請求項３に記載の発明によれば、クロック
制御回路は、複数のインターバルクロック信号のうちの
１つを選択する選択部と、選択部により選択されたイン
ターバルクロック信号の立ち上がり又は立ち下がりエッ
ジを所定数カウントするカウント部と、クロックイネー
ブル信号とメインクロック信号を入力し、クロックイネ
ーブル信号を入力してからカウント部がカウントしてい
る間、メインクロック信号を内部回路に供給する制御部
とから構成される。According to the third aspect of the invention, the clock control circuit has a selecting section for selecting one of the plurality of interval clock signals, and a rising or falling edge of the interval clock signal selected by the selecting section. A count unit that counts a predetermined number of edges, a control unit that inputs a clock enable signal and a main clock signal, and supplies a main clock signal to an internal circuit while the count unit counts after inputting the clock enable signal. Composed of.
【００１９】請求項４に記載の発明によれば、各周辺回
路には、それぞれ制御レジスタが備えられ、クロック制
御回路部は、制御レジスタに記憶されたデータに基づい
てインターバルクロックのうちの１つが選択される。According to the invention described in claim 4, each of the peripheral circuits is provided with a control register, and the clock control circuit section is configured to detect one of the interval clocks based on the data stored in the control register. To be selected.
【００２０】請求項５に記載の発明によれば、メインク
ロック信号に基づいてその時々に複数の周辺回路のうち
の１つを選択し、その選択した周辺回路をアクセスする
ためのアドレス信号と、リード信号又はライト信号を出
力するＣＰＵが備えられ、アクセス検出回路は、入力さ
れるアドレス信号とリード信号又はライト信号とに基づ
いてそのアクセス検出回路が備えられた周辺回路のアク
セスを検出する。According to the invention described in claim 5, an address signal for selecting one of a plurality of peripheral circuits at each time based on the main clock signal and accessing the selected peripheral circuit, A CPU that outputs a read signal or a write signal is provided, and the access detection circuit detects an access of the peripheral circuit provided with the access detection circuit based on the input address signal and the read signal or the write signal.
【００２１】請求項６に記載の発明によれば、周辺回路
はシリアルデータを送信するためのシリアル通信用周辺
回路であって、シリアルデータを送信するとともに、そ
のシリアルデータの送信終了時に送信終了信号を出力す
るシリアルデータ送信回路部と、シリアルデータ送信回
路部を動作させるための送信クロック信号を作成する送
信クロック信号作成回路部とを備え、クロック制御回路
部は、クロックイネーブル信号を入力してから送信終了
信号を入力するまでメインクロック信号を送信クロック
信号作成回路部に供給される。According to the invention described in claim 6, the peripheral circuit is a peripheral circuit for serial communication for transmitting serial data, and transmits the serial data, and at the end of transmission of the serial data, a transmission end signal. And a transmission clock signal generation circuit section for generating a transmission clock signal for operating the serial data transmission circuit section, and the clock control circuit section inputs the clock enable signal, The main clock signal is supplied to the transmission clock signal generation circuit unit until the transmission end signal is input.
【００２２】請求項７に記載の発明によれば、周辺回路
はシリアルデータを受信するためのシリアル通信用周辺
回路であって、外部からのアクセスとしてシリアルデー
タの受信開始を検出し、受信開始信号をクロックイネー
ブル信号として出力するアクセス検出回路部と、シリア
ルデータを受信するとともに、そのシリアルデータの受
信終了時に受信終了信号を出力するシリアルデータ受信
回路部と、メインクロック信号に基づいてシリアルデー
タ受信回路部を動作させるための受信クロック信号を生
成し供給する受信クロック信号作成回路部とを備え、ク
ロック制御回路部は、受信開始信号を入力してから受信
終了信号を入力するまでメインクロック信号を受信クロ
ック信号作成回路部に供給される。According to the invention described in claim 7, the peripheral circuit is a peripheral circuit for serial communication for receiving serial data, detects the start of reception of serial data as an external access, and receives the reception start signal. , A serial data receiving circuit that receives serial data and outputs a reception end signal at the end of reception of the serial data, and a serial data receiving circuit based on the main clock signal. And a reception clock signal generation circuit unit for generating and supplying a reception clock signal for operating the unit, and the clock control circuit unit receives the main clock signal from the reception start signal to the reception end signal. It is supplied to the clock signal generation circuit unit.
【００２３】[0023]
（第１の実施の形態）以下、本発明を具体化した第１の
実施の形態を図２〜図５に従って説明する。(First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS.
【００２４】図２は、マイクロコントローラ１１の概略
構成図である。マイクロコントローラ１１は、中央演算
処理回路（ＣＰＵ）１２、複数（本実施の形態では３
つ）の周辺回路１３ａ〜１３ｃ、メインクロック発生回
路１４、及び、タイムベースタイマ１５を備えている。
ＣＰＵ１２、周辺回路１３ａ〜１３ｃ、メインクロック
発生回路１４、及びタイムベースタイマ１５は、内部バ
ス１６に接続され、その内部バス１６を介してデータの
授受等を行う。FIG. 2 is a schematic configuration diagram of the microcontroller 11. The microcontroller 11 includes a central processing unit (CPU) 12, a plurality (three in this embodiment).
Three) peripheral circuits 13a to 13c, a main clock generation circuit 14, and a time base timer 15.
The CPU 12, the peripheral circuits 13a to 13c, the main clock generation circuit 14, and the time-base timer 15 are connected to the internal bus 16 and exchange data and the like via the internal bus 16.
【００２５】メインクロック発生回路１４は、マイクロ
コントローラ１１に供給される駆動電源に基づいて発振
し、メインクロック信号ＣＬＫを発生させるためのもの
である。そのメインクロック信号ＣＬＫは、内部バス１
６を介してタイムベースタイマ１５、ＣＰＵ１２、及び
各周辺回路１３ａ〜１３ｃに供給される。ＣＰＵ１２は
メインクロック信号ＣＬＫを入力し、予め図示しないＲ
ＯＭ等に記憶されたプログラムを読み出す。そして、Ｃ
ＰＵ１２は、読み出したプログラムに基づいて動作し、
その時々に必要となる各周辺回路１３ａ〜１３ｃに対し
て内部バス１６を介してアドレス信号ＡＤＲ、及び、リ
ード信号Ｒ又はライト信号Ｗを出力し、周辺回路１３ａ
〜１３ｃをアクセスする。各周辺回路１３ａ〜１３ｃは
カウンタ等よりなり、ＣＰＵ１２からのアクセスにそれ
ぞれ応答し、供給されるメインクロック信号ＣＬＫに基
づいて動作する。The main clock generation circuit 14 oscillates based on the driving power supply supplied to the microcontroller 11 to generate the main clock signal CLK. The main clock signal CLK is the internal bus 1
It is supplied to the time base timer 15, the CPU 12, and each of the peripheral circuits 13a to 13c via 6. The CPU 12 receives the main clock signal CLK and inputs an R (not shown) in advance.
The program stored in the OM or the like is read out. And C
The PU 12 operates based on the read program,
The peripheral circuit 13a outputs the address signal ADR and the read signal R or the write signal W to the peripheral circuits 13a to 13c, which are required at that time, through the internal bus 16.
Access ~ 13c. Each of the peripheral circuits 13a to 13c includes a counter or the like, responds to an access from the CPU 12, and operates based on the supplied main clock signal CLK.
【００２６】タイムベースタイマ１５は、内部バス１６
に接続され、メインクロック信号ＣＬＫを入力する。そ
して、タイムベースタイマ１５は、その入力したメイン
クロック信号ＣＬＫに基づいて複数（本実施の形態では
３つ）のインターバルクロック信号（以下、単にインタ
ーバル信号という）ＩＣＫ０〜ＩＣＫ２を生成し、各周
辺回路１３ａ〜１３ｃに供給する。The time base timer 15 has an internal bus 16
And receives the main clock signal CLK. Then, the time base timer 15 generates a plurality of (three in the present embodiment) interval clock signals (hereinafter, simply referred to as interval signals) ICK0 to ICK2 based on the input main clock signal CLK, and each peripheral circuit. 13a to 13c.
【００２７】インターバル信号ＩＣＫ０〜ＩＣＫ２は、
それぞれ一定の時間間隔のパルス信号であって、それら
の時間間隔は予め設定されている。尚、本実施の形態で
は、インターバル信号ＩＣＫ０は１ミリ秒（ｍｓ）間
隔、インターバル信号ＩＣＫ１は１０ｍｓ間隔、インタ
ーバル信号ＩＣＫ２は１００ｍｓ間隔に設定されてい
る。The interval signals ICK0 to ICK2 are
Each is a pulse signal with a constant time interval, and those time intervals are preset. In the present embodiment, the interval signal ICK0 is set at 1 millisecond (ms) intervals, the interval signal ICK1 is set at 10 ms intervals, and the interval signal ICK2 is set at 100 ms intervals.
【００２８】周辺回路１３ａ〜１３ｃは様々なタイマや
カウンタ等であって、それぞれ異なるアドレスに予め設
定されている。各周辺回路１３ａ〜１３ｃは、内部バス
１６を介してＣＰＵ１２からのアドレス信号ＡＤＲ、デ
ータ信号ＤＡＴＡをそれぞれ入力する。また、各周辺回
路１３ａ〜１３ｃは、メインクロック信号ＣＬＫとイン
ターバル信号ＩＣＫ０〜ＩＣＫ２をそれぞれ入力する。
各周辺回路１３ａ〜１３ｃは、それぞれ設定されたアド
レスに対応したアドレス信号ＡＤＲを入力すると、メイ
ンクロック信号ＣＬＫに基づいて動作する。The peripheral circuits 13a to 13c are various timers, counters, etc., and are preset to different addresses. Each of the peripheral circuits 13a to 13c inputs the address signal ADR and the data signal DATA from the CPU 12 via the internal bus 16. Further, each of the peripheral circuits 13a to 13c inputs the main clock signal CLK and the interval signals ICK0 to ICK2.
Each of the peripheral circuits 13a to 13c operates based on the main clock signal CLK when the address signal ADR corresponding to the set address is input.
【００２９】各周辺回路１３ａ〜１３ｃは、それぞれ内
部回路１７、アクセス検出回路部１８、及び、クロック
制御回路部１９を備えている。尚、各周辺回路１３ａ〜
１３ｃは、それぞれ内部回路１７の動作が異なるだけで
あって、構成は同じであるので、周辺回路１３ａについ
て説明し、他の周辺回路１３ｂ，１３ｃについての説明
を省略する。Each of the peripheral circuits 13a to 13c includes an internal circuit 17, an access detection circuit section 18, and a clock control circuit section 19, respectively. Each peripheral circuit 13a-
13c has the same configuration except that the operation of the internal circuit 17 is different, and therefore the peripheral circuit 13a will be described and the description of the other peripheral circuits 13b and 13c will be omitted.
【００３０】内部回路１７には、それぞれ異なるアドレ
スに設定されたレジスタ１７ａ，１７ｂが備えられ、Ｃ
ＰＵ１２は、それらレジスタ１７ａ，１７ｂに対してア
クセスする。内部回路１７は、例えばレジスタ１７ａ，
１７ｂに格納されたデータに基づいて動作し、動作の結
果をレジスタ１７ａ，１７ｂに格納する。The internal circuit 17 is provided with registers 17a and 17b set at different addresses, and C
The PU 12 accesses the registers 17a and 17b. The internal circuit 17 includes, for example, the register 17a,
It operates based on the data stored in 17b, and stores the result of the operation in the registers 17a and 17b.
【００３１】アクセス検出回路部１８は、ＣＰＵ１２か
らのアクセスの有無を検出するためのものであって、Ｃ
ＰＵ１２からのアクセスを検出し、内部回路１７に対し
て制御信号を出力する。また、アクセス検出回路部１８
は、ＣＰＵ１２からのアクセスを検出し、クロック制御
回路部１９に対してイネーブル信号ＣＥＮを出力する。The access detection circuit section 18 is for detecting the presence / absence of access from the CPU 12, and
The access from the PU 12 is detected and a control signal is output to the internal circuit 17. In addition, the access detection circuit unit 18
Detects an access from the CPU 12 and outputs an enable signal CEN to the clock control circuit unit 19.
【００３２】クロック制御回路部１９は、内部回路１７
にメインクロック信号ＣＬＫの供給と停止を行うための
ものである。クロック制御回路部１９は、イネーブル信
号ＣＥＮに基づいてメインクロック信号ＣＬＫを内部ク
ロック信号ＳＣＬＫとして内部回路１７に供給し、イン
ターバル信号ＩＣＫ０〜ＩＣＫ２に基づいて内部クロッ
ク信号ＳＣＬＫ（メインクロック信号ＣＬＫ）の供給を
停止する。The clock control circuit section 19 includes an internal circuit 17
It is for supplying and stopping the main clock signal CLK. The clock control circuit unit 19 supplies the main clock signal CLK as the internal clock signal SCLK to the internal circuit 17 based on the enable signal CEN, and supplies the internal clock signal SCLK (main clock signal CLK) based on the interval signals ICK0 to ICK2. To stop.
【００３３】イネーブル信号ＣＥＮは、ＣＰＵ１２から
周辺回路１３ａがアクセスされると、アクセス検出回路
部１８により生成されてクロック制御回路部１９に入力
される。従って、クロック制御回路部１９は、周辺回路
１３ａがＣＰＵ１２からアクセスされる、即ち、ＣＰＵ
１２にとって必要になるとメインクロック信号ＣＬＫを
内部クロック信号ＳＣＬＫとして内部回路１７に供給す
る。そして、クロック制御回路部１９は、インターバル
信号ＩＣＫ０〜ＩＣＫ２に基づいて内部クロック信号Ｓ
ＣＬＫの供給を停止する。When the peripheral circuit 13a is accessed by the CPU 12, the enable signal CEN is generated by the access detection circuit section 18 and input to the clock control circuit section 19. Therefore, in the clock control circuit unit 19, the peripheral circuit 13a is accessed from the CPU 12, that is, the CPU
When necessary, the main clock signal CLK is supplied to the internal circuit 17 as the internal clock signal SCLK. Then, the clock control circuit unit 19 uses the internal clock signal S based on the interval signals ICK0 to ICK2.
Stop supplying CLK.
【００３４】内部回路１７は、内部クロック信号ＳＣＬ
Ｋが供給されると動作し、内部クロック信号ＳＣＬＫが
供給されないときには動作を停止する。その内部クロッ
ク信号ＳＣＬＫは、ＣＰＵ１２から周辺回路１３ａがア
クセスされる、即ち、ＣＰＵ１２にとって必要になると
供給され、インターバル信号ＩＣＫ０〜ＩＣＫ２に基づ
いて供給が停止される。従って、内部回路１７は、ＣＰ
Ｕ１２にとって必要になると動作する。そして、内部回
路１７は、インターバル信号ＩＣＫ０〜ＩＣＫ２に基づ
いて動作を停止する。The internal circuit 17 has an internal clock signal SCL.
It operates when K is supplied, and stops when the internal clock signal SCLK is not supplied. The internal clock signal SCLK is supplied when the peripheral circuit 13a is accessed from the CPU 12, that is, when the CPU 12 needs it, and the supply is stopped based on the interval signals ICK0 to ICK2. Therefore, the internal circuit 17
Operates when needed by U12. Then, the internal circuit 17 stops its operation based on the interval signals ICK0 to ICK2.
【００３５】次に、アクセス検出回路部１８の構成につ
いて説明する。図５に示すように、アクセス検出回路部
１８は、デコーダ２１、アンド回路２２〜２５、及び、
オア回路２６により構成されている。デコーダ２１に
は、内部バス１６を介してＣＰＵ１２からのアドレス信
号ＡＤＲが入力される。そして、デコーダ２１は、内部
回路１７のアドレスに対応したアドレス信号ＡＤＲを入
力すると、制御信号Ｒ１，Ｒ２を出力する。尚、制御信
号Ｒ１，Ｒ２は、内部回路１７に内蔵されたレジスタ１
７ａ，１７ｂにそれぞれ対応するアドレス信号ＡＤＲに
基づいて生成され、出力される。Next, the structure of the access detection circuit section 18 will be described. As shown in FIG. 5, the access detection circuit unit 18 includes a decoder 21, AND circuits 22 to 25, and
It is composed of an OR circuit 26. The address signal ADR from the CPU 12 is input to the decoder 21 via the internal bus 16. When the decoder 21 receives the address signal ADR corresponding to the address of the internal circuit 17, the decoder 21 outputs the control signals R1 and R2. The control signals R1 and R2 are the same as those of the register 1 built in the internal circuit 17.
It is generated and output based on the address signals ADR corresponding to 7a and 17b, respectively.
【００３６】制御信号Ｒ１はアンド回路２２，２３に入
力され、制御信号Ｒ２はアンド回路２４，２５に入力さ
れる。また、アンド回路２２，２４には、ＣＰＵ１２か
らのリード信号Ｒが入力され、アンド回路２３，２５に
は、ＣＰＵ１２からのライト信号Ｗが入力される。そし
て、アンド回路２２は、レジスタ１７ａに対するリード
制御信号Ｒ１Ｒを出力し、アンド回路２３は、レジスタ
１７ａに対するライト制御信号Ｒ１Ｗを出力する。アン
ド回路２４は、レジスタ１７ｂに対するリード制御信号
Ｒ２Ｒを出力し、アンド回路２５は、レジスタ１７ｂに
対するライト制御信号Ｒ２Ｗを出力する。それら制御信
号Ｒ１Ｒ〜Ｒ２Ｗは、オア回路２６に入力され、オア回
路２６からそれら制御信号Ｒ１Ｒ〜Ｒ２Ｗに基づいた１
パルスのイネーブル信号ＣＥＮが生成され出力される。The control signal R1 is input to the AND circuits 22 and 23, and the control signal R2 is input to the AND circuits 24 and 25. A read signal R from the CPU 12 is input to the AND circuits 22 and 24, and a write signal W from the CPU 12 is input to the AND circuits 23 and 25. Then, the AND circuit 22 outputs the read control signal R1R to the register 17a, and the AND circuit 23 outputs the write control signal R1W to the register 17a. The AND circuit 24 outputs a read control signal R2R for the register 17b, and the AND circuit 25 outputs a write control signal R2W for the register 17b. The control signals R1R to R2W are input to the OR circuit 26, and the OR circuit 26 outputs 1 based on the control signals R1R to R2W.
A pulse enable signal CEN is generated and output.
【００３７】即ち、イネーブル信号ＣＥＮは、周辺回路
１３ａのアドレスに対応したアドレス信号ＡＤＲと、リ
ード信号Ｒ又はライト信号Ｗとに基づいて生成される。
周辺回路１３ａのアドレスに対応したアドレス信号ＡＤ
Ｒは、ＣＰＵ１２がその周辺回路１３ａをアクセスする
ために出力される。従って、イネーブル信号ＣＥＮは、
周辺回路１３ａがＣＰＵ１２からアクセスされる毎に生
成され、出力される。That is, the enable signal CEN is generated based on the address signal ADR corresponding to the address of the peripheral circuit 13a and the read signal R or the write signal W.
Address signal AD corresponding to the address of the peripheral circuit 13a
R is output for the CPU 12 to access the peripheral circuit 13a. Therefore, the enable signal CEN is
Each time the peripheral circuit 13a is accessed by the CPU 12, it is generated and output.
【００３８】次に、クロック制御回路部１９について説
明する。図３に示すように、クロック制御回路部１９
は、内部バス１６を介してメインクロック信号ＣＬＫ及
びインターバル信号ＩＣＫ０〜ＩＣＫ２を入力する。ま
た、クロック制御回路部１９は、アクセス検出回路部１
８からイネーブル信号ＣＥＮを入力する。クロック制御
回路部１９は、制御レジスタ３１、選択部３２、カウン
ト部３３、及び、制御部３４を備えている。制御レジス
タ３１は、周辺回路１３ａの動作時間を設定するための
ものであって、本実施の形態では２ビット構成となって
おり、データＴ１，Ｔ０が記憶される。それらデータＴ
１，Ｔ０は、予め設定され、電源投入時にＣＰＵ１２の
よって書き込まれる。Next, the clock control circuit section 19 will be described. As shown in FIG. 3, the clock control circuit unit 19
Inputs the main clock signal CLK and the interval signals ICK0 to ICK2 via the internal bus 16. In addition, the clock control circuit unit 19 includes the access detection circuit unit 1
The enable signal CEN is input from 8. The clock control circuit unit 19 includes a control register 31, a selection unit 32, a counting unit 33, and a control unit 34. The control register 31 is for setting the operation time of the peripheral circuit 13a, has a 2-bit configuration in the present embodiment, and stores data T1 and T0. Those data T
1, T0 are set in advance and are written by the CPU 12 when the power is turned on.
【００３９】選択部３２は、制御レジスタ３１に記憶さ
れたデータＴ１，Ｔ０と、インターバル信号ＩＣＫ０〜
ＣＩＫ２を入力する。選択部３２は、３入力端子を有す
るアンド回路３５〜３７、インバータ回路３８，３９、
３入力端子を有するオア回路４０、及び、２入力端子を
有するナンド回路４１により構成されている。クロック
制御回路部１９に入力されたインターバル信号ＩＣＫ０
〜ＩＣＫ２は、それぞれアンド回路３５〜３７に入力さ
れる。制御レジスタ３１に記憶されたデータＴ１は、ア
ンド回路３５，３６にインバータ回路４８を介して入力
されるとともに、アンド回路３７及びナンド回路４１に
直接入力される。制御レジスタ３１に記憶されたデータ
Ｔ０は、アンド回路３５，３７にインバータ回路３９を
介して入力されるとともに、アンド回路３６及びナンド
回路４１に直接入力される。アンド回路３５〜３７の出
力端子はオア回路４０の入力端子に接続されている。The selecting section 32 includes the data T1 and T0 stored in the control register 31 and the interval signals ICK0 to ICK0.
Enter CIK2. The selection unit 32 includes AND circuits 35 to 37 having three input terminals, inverter circuits 38 and 39,
The OR circuit 40 has three input terminals and the NAND circuit 41 has two input terminals. The interval signal ICK0 input to the clock control circuit unit 19
-ICK2 are input to AND circuits 35-37, respectively. The data T1 stored in the control register 31 is input to the AND circuits 35 and 36 via the inverter circuit 48, and is also directly input to the AND circuit 37 and the NAND circuit 41. The data T0 stored in the control register 31 is input to the AND circuits 35 and 37 via the inverter circuit 39, and is also directly input to the AND circuit 36 and the NAND circuit 41. The output terminals of the AND circuits 35 to 37 are connected to the input terminals of the OR circuit 40.
【００４０】選択部３２は、データＴ１，Ｔ０に基づい
て、そのデータＴ１，Ｔ０が「０，０」「０，１」
「１，０」の場合にインターバル信号ＩＣＫ０〜ＩＣＫ
２のうちの１つを選択し、その選択した信号をカウント
部３３に出力する。例えば、データＴ１，Ｔ０が「０，
０」の場合にインターバル信号ＩＣＫ０を、データＴ
１，Ｔ０が「０，１」の場合にインターバル信号ＩＣＫ
１を、データＴ１，Ｔ０が「１，０」の場合にインター
バル信号ＩＣＫ２を出力する。この時、ナンド回路４１
からはＨレベルの信号がカウント部３３に出力される。
また、選択部３２は、データＴ１，Ｔ０が「１，１」の
場合、オア回路４０及びナンド回路４１からＬレベルの
信号がカウント部３３に出力される。Based on the data T1 and T0, the selector 32 sets the data T1 and T0 to "0,0" and "0,1".
In the case of "1,0", the interval signals ICK0 to ICK
One of the two is selected and the selected signal is output to the counting unit 33. For example, the data T1 and T0 are "0,
0 ", the interval signal ICK0 is set to the data T
Interval signal ICK when 1, T0 is "0, 1"
1 and outputs the interval signal ICK2 when the data T1 and T0 are "1,0". At this time, the NAND circuit 41
Outputs an H level signal to the counting unit 33.
In addition, when the data T1 and T0 are “1,1”, the selecting unit 32 outputs an L level signal from the OR circuit 40 and the NAND circuit 41 to the counting unit 33.
【００４１】カウント部３３は、Ｄフリップフロップ
（以下、ＤＦＦという）４２，４３、インバータ回路４
４、及び、２入力端子を有するアンド回路４５により構
成されている。ＤＦＦ４２，４３はリセット端子を有
し、それらリセット端子にはインバータ回路４４を介し
てイネーブル信号ＣＥＮが入力される。従って、ＤＦＦ
４２，４３は、１パルスのイネーブル信号ＣＥＮが入力
されると、そのイネーブル信号ＣＥＮに基づいてリセッ
トされる。The counting section 33 includes D flip-flops (hereinafter referred to as DFF) 42 and 43, an inverter circuit 4
It is composed of an AND circuit 45 having 4 and 2 input terminals. The DFFs 42 and 43 have reset terminals, and the enable signal CEN is input to the reset terminals via the inverter circuit 44. Therefore, DFF
When one pulse of enable signal CEN is input, 42 and 43 are reset based on the enable signal CEN.
【００４２】ＤＦＦ４２のクロック入力端子ＣＫには選
択部３２により選択されたインターバル信号ＩＣＫ０〜
ＩＣＫ２が入力される。ＤＦＦ４２の反転出力端子ＱＸ
はデータ入力端子Ｄに接続されるとともに、ＤＦＦ４３
のクロック入力端子ＣＫに接続されている。ＤＦＦ４３
の反転出力端子ＱＸはデータ入力端子Ｄに接続されてい
る。ＤＦＦ４３の出力端子Ｑはアンド回路４５の一方の
入力端子に接続され、アンド回路４５の他方の入力端子
は選択部３２のナンド回路４１の出力端子に接続されて
いる。At the clock input terminal CK of the DFF 42, the interval signals ICK0 to ICK0 selected by the selector 32 are selected.
ICK2 is input. Inverting output terminal QX of DFF42
Is connected to the data input terminal D and the DFF43
Is connected to the clock input terminal CK. DFF43
The inverting output terminal QX of is connected to the data input terminal D. The output terminal Q of the DFF 43 is connected to one input terminal of the AND circuit 45, and the other input terminal of the AND circuit 45 is connected to the output terminal of the NAND circuit 41 of the selection unit 32.
【００４３】ＤＦＦ４２，４３は、選択部３２により選
択されたインターバル信号ＩＣＫ０〜ＩＣＫ２の立ち上
がりエッジをカウントするためのものである。図４に示
すように、ＤＦＦ４２，４３は、イネーブル信号ＣＥＮ
によりリセットされ反転出力端子ＱＸからそれぞれＨレ
ベルの信号を出力する。そして、選択部３２によりイン
ターバル信号ＩＣＫ０が選択された場合、ＤＦＦ４３の
出力端子Ｑからは、インターバル信号ＩＣＫ０の立ち上
がりを２回カウントする毎に反転した信号がアンド回路
４５に出力される。アンド回路４５は、ＤＦＦ４３から
の信号と、選択部３２のナンド回路４１からの信号を入
力する。そのナンド回路４１からの信号は、制御レジス
タ３１のデータＴ１，Ｔ０が「１，１」の場合にＬレベ
ルとなり、それ以外の場合はＨレベルとなる。従って、
アンド回路４５から出力される信号は、データＴ１，Ｔ
０が「１，１」の場合にＬレベルが出力され、それ以外
の場合には、選択部３２により選択されたインターバル
信号ＩＣＫ０〜ＩＣＫ２の立ち上がりを２回カウントす
る毎に反転される信号が出力される。The DFFs 42 and 43 are for counting the rising edges of the interval signals ICK0 to ICK2 selected by the selector 32. As shown in FIG. 4, the DFFs 42 and 43 have enable signals CEN.
Is reset by and the H level signal is output from the inverting output terminal QX. When the selecting unit 32 selects the interval signal ICK0, the output terminal Q of the DFF 43 outputs an inverted signal to the AND circuit 45 every time the rising edge of the interval signal ICK0 is counted twice. The AND circuit 45 inputs the signal from the DFF 43 and the signal from the NAND circuit 41 of the selection unit 32. The signal from the NAND circuit 41 becomes L level when the data T1, T0 of the control register 31 is "1, 1", and becomes H level otherwise. Therefore,
The signal output from the AND circuit 45 is the data T1, T
When 0 is "1, 1", the L level is output, and in other cases, a signal which is inverted every time the rising edge of the interval signals ICK0 to ICK2 selected by the selection unit 32 is counted twice is output. To be done.
【００４４】制御部３４は、オア回路４６、ＲＳフリッ
プフロップ（以下、ＲＳＦＦという）４７、及び、アン
ド回路４８により構成されている。オア回路４６は２入
力端子を有し、一方の入力端子にはリセット信号ＲＳＴ
が入力され、他方の入力端子にはカウント部３３からの
信号が入力される。オア回路４６の出力端子は、ＲＳＦ
Ｆ４７のリセット入力端子に接続され、セット入力端子
にはカウント制御部３４からのイネーブル信号ＣＥＮが
入力される。ＲＳＦＦ４７の出力端子Ｑはアンド回路４
８の一方の入力端子に接続され、他方の入力端子にはメ
インクロック信号ＣＬＫが入力される。尚、リセット信
号ＲＳＴは、マイクロコントローラ１１全体をリセット
するための信号であって、コントローラ１１外部から入
力される。The control section 34 is composed of an OR circuit 46, an RS flip-flop (hereinafter referred to as RSFF) 47, and an AND circuit 48. The OR circuit 46 has two input terminals, one of which has a reset signal RST.
Is input, and the signal from the counting unit 33 is input to the other input terminal. The output terminal of the OR circuit 46 is RSF
It is connected to the reset input terminal of F47, and the enable signal CEN from the count controller 34 is input to the set input terminal. The output terminal Q of the RSFF 47 is an AND circuit 4
8 is connected to one input terminal, and the main clock signal CLK is input to the other input terminal. The reset signal RST is a signal for resetting the entire microcontroller 11, and is input from outside the controller 11.
【００４５】図４に示すように、ＲＳＦＦ４７は、リセ
ット信号ＲＳＴに基づいて出力端子ＱからＬレベルの信
号を出力する。その結果、アンド回路４８は、メインク
ロック信号ＣＬＫに係わらず、Ｌレベルの内部クロック
信号ＳＣＬＫを出力する。As shown in FIG. 4, the RSFF 47 outputs an L level signal from the output terminal Q based on the reset signal RST. As a result, the AND circuit 48 outputs the internal clock signal SCLK at the L level regardless of the main clock signal CLK.
【００４６】ＲＳＦＦ４７は、そのセット端子に入力さ
れるイネーブル信号ＣＥＮに基づいて出力端子ＱからＨ
レベルの信号を出力する。すると、アンド回路４８から
は、メインクロック信号ＣＬＫが内部クロック信号ＳＣ
ＬＫとして出力される。The RSFF 47 outputs from the output terminals Q to H based on the enable signal CEN input to its set terminal.
Output level signal. Then, the AND circuit 48 outputs the main clock signal CLK to the internal clock signal SC.
It is output as LK.
【００４７】次に、ＲＳＦＦ４７は、そのリセット入力
端子Ｒにカウント部３３から入力する信号がＬレベルに
立ち下がると、リセットして出力端子ＱからＬレベルの
信号を出力する。すると、アンド回路４８は、メインク
ロック信号ＣＬＫの出力を停止し、Ｌレベルの内部クロ
ック信号ＳＣＬＫを出力する。Next, when the signal input from the counting section 33 to the reset input terminal R falls to L level, the RSFF 47 is reset and outputs an L level signal from the output terminal Q. Then, the AND circuit 48 stops the output of the main clock signal CLK and outputs the L level internal clock signal SCLK.
【００４８】尚、制御レジスタ３１に記憶されたデータ
Ｔ１，Ｔ０が「１，１」の場合、ＲＳＦＦのリセット入
力端子にはカウント部３３から常にＬレベルの信号が入
力される。すると、ＲＳＦＦ４７は、１パルスのイネー
ブル信号ＣＥＮを入力すると、出力端子ＱからＨレベル
の信号を出力し、そのレベルを保持する。従って、アン
ド回路４８からは、イネーブル信号ＣＥＮが入力されて
からメインクロック信号ＣＬＫが内部クロック信号ＳＣ
ＬＫとして連続して出力されることになる。When the data T1, T0 stored in the control register 31 is "1, 1", the L-level signal is always input to the reset input terminal of the RSFF from the counting section 33. Then, when the RSFF 47 receives the one-pulse enable signal CEN, the RSFF 47 outputs an H level signal from the output terminal Q and holds the level. Therefore, the main clock signal CLK is input from the AND circuit 48 after the enable signal CEN is input.
It will be continuously output as LK.
【００４９】即ち、制御レジスタ３１に記憶されたデー
タＴ１，Ｔ０が「１，１」以外の場合、クロック制御回
路部１９は、１パルスのイネーブル信号ＣＥＮを入力す
ると、入力するメインクロック信号ＣＬＫを内部クロッ
ク信号ＳＣＬＫとして出力する。そして、クロック制御
回路部１９は、制御レジスタ３１に記憶されたデータＴ
１，Ｔ０に基づいて選択したインターバル信号ＩＣＫ０
〜ＩＣＫ２の立ち上がりを２回カウントすると、メイン
クロック信号ＣＬＫの出力を停止する。That is, when the data T1, T0 stored in the control register 31 is other than "1, 1", the clock control circuit section 19 receives the one-pulse enable signal CEN and then inputs the main clock signal CLK. It is output as the internal clock signal SCLK. Then, the clock control circuit unit 19 uses the data T stored in the control register 31.
1, the interval signal ICK0 selected based on T0
When the rise of ICK2 is counted twice, the output of the main clock signal CLK is stopped.
【００５０】また、制御レジスタ３１に記憶されたデー
タＴ１，Ｔ０が「１，１」の場合、クロック制御回路部
１９は、イネーブル信号ＣＥＮを入力した後、常に入力
したメインクロック信号ＣＬＫを内部クロック信号ＳＣ
ＬＫとして出力する。When the data T1 and T0 stored in the control register 31 are "1,1", the clock control circuit section 19 inputs the enable signal CEN and then the input main clock signal CLK at all times. Signal SC
Output as LK.
【００５１】内部回路１７は、内部クロック信号ＳＣＬ
Ｋに基づいて動作する。従って、内部回路１７は、１パ
ルスのイネーブル信号ＣＥＮが入力されてから、インタ
ーバル信号ＩＣＫ０〜ＩＣＫ２の立ち上がりが２回カウ
ントされるまで動作する。イネーブル信号ＣＥＮは、Ｃ
ＰＵ１２からアクセスされる毎に１パルス出力される。
従って、内部回路１７は、ＣＰＵ１２からアクセスされ
る毎に、インターバルクロック信号ＩＣＫ０〜ＩＣＫ２
に基づいた時間だけ動作する。The internal circuit 17 has an internal clock signal SCL.
It operates based on K. Therefore, the internal circuit 17 operates from the input of the enable signal CEN of 1 pulse to the rise of the interval signals ICK0 to ICK2 being counted twice. The enable signal CEN is C
One pulse is output each time it is accessed from the PU 12.
Therefore, each time the internal circuit 17 is accessed by the CPU 12, the interval clock signals ICK0 to ICK2 are input.
Only works for a time based on.
【００５２】尚、制御レジスタ３１に記憶されるデータ
Ｔ１，Ｔ０は、内部回路１７が１回動作するのに十分な
時間だけ内部クロック信号ＳＣＬＫが供給されるように
各周辺回路１３ａ毎に予め設定され、ＲＯＭに記憶され
ている。そして、マイクロコントローラ１１の起動時に
ＣＰＵ１２によってＲＯＭから読み出され、制御レジス
タ３１に格納されるようになっている。The data T1 and T0 stored in the control register 31 are preset for each peripheral circuit 13a so that the internal clock signal SCLK is supplied for a time sufficient for the internal circuit 17 to operate once. Stored in the ROM. Then, when the microcontroller 11 is activated, the CPU 12 reads it from the ROM and stores it in the control register 31.
【００５３】次に、上記のように構成されたマイクロコ
ントローラ１１の作用を説明する。マイクロコントロー
ラ１１に駆動電源が供給されると、メインクロック発生
回路１４は、発振してメインクロック信号ＣＬＫを生成
し出力する。タイムベースタイマ１５は、メインクロッ
ク信号ＣＬＫを入力し、そのメインクロック信号ＣＬＫ
に基づいてインターバル信号ＩＣＫ０〜ＩＣＫ２を生成
し、出力する。Next, the operation of the microcontroller 11 configured as above will be described. When drive power is supplied to the microcontroller 11, the main clock generation circuit 14 oscillates to generate and output the main clock signal CLK. The time base timer 15 receives the main clock signal CLK and inputs the main clock signal CLK.
The interval signals ICK0 to ICK2 are generated based on the above, and output.
【００５４】次に、マイクロコントローラ１１にリセッ
ト信号ＲＳＴが入力されると、そのリセット信号ＲＳＴ
に基づいてＣＰＵ１２はリセットした後、初期設定を行
う。この初期設定において、ＣＰＵ１２は、図示しない
ＲＯＭに記憶されたプログラムを順次実行する。このと
き、ＣＰＵ１２は、各周辺回路１３ａ〜１３ｃの制御レ
ジスタ３１に対して、各周辺回路１３ａ〜１３ｃに対応
してＲＯＭに記憶されたデータＴ１，Ｔ０を書き込む。Next, when the reset signal RST is input to the microcontroller 11, the reset signal RST is input.
Based on the above, the CPU 12 resets and then performs initial setting. In this initial setting, the CPU 12 sequentially executes the programs stored in the ROM (not shown). At this time, the CPU 12 writes the data T1 and T0 stored in the ROM corresponding to the peripheral circuits 13a to 13c into the control register 31 of the peripheral circuits 13a to 13c.
【００５５】また、各周辺回路１３ａ〜１３ｃは、リセ
ット信号ＲＳＴに基づいてリセットする。この時、各周
辺回路１３ａ〜１３ｃのクロック制御回路部１９は、リ
セット信号ＲＳＴに基づいて制御部３４のＲＳＦＦ４７
をリセットし、内部クロック信号ＳＣＬＫを供給しな
い。そのため、内部回路１７は、動作しない。Further, each of the peripheral circuits 13a to 13c is reset based on the reset signal RST. At this time, the clock control circuit unit 19 of each of the peripheral circuits 13a to 13c has the RSFF 47 of the control unit 34 based on the reset signal RST.
Is reset and the internal clock signal SCLK is not supplied. Therefore, the internal circuit 17 does not operate.
【００５６】次に、ＣＰＵ１２は、プログラムに従って
例えば周辺回路１３ａを動作させようとする。この時、
ＣＰＵ１２は、周辺回路１３ａをアクセスするために、
その周辺回路１３ａのアドレスに対応したアドレス信号
ＡＤＲと、リード信号Ｒ又はライト信号Ｗを出力する。Next, the CPU 12 tries to operate the peripheral circuit 13a, for example, according to the program. This time,
The CPU 12 accesses the peripheral circuit 13a by
The address signal ADR corresponding to the address of the peripheral circuit 13a and the read signal R or the write signal W are output.
【００５７】周辺回路１３ａのアクセス検出回路部１８
は、その周辺回路１３ａのアドレス信号ＡＤＲと、リー
ド信号Ｒ又はライト信号Ｗとに基づいて制御信号Ｒ１Ｒ
〜Ｒ２Ｗを生成し、内部回路１７に出力する。また、ア
クセス検出回路部１８は、１パルスのイネーブル信号Ｃ
ＥＮを生成し、クロック制御回路部１９に出力する。Access detection circuit section 18 of peripheral circuit 13a
Is a control signal R1R based on the address signal ADR of the peripheral circuit 13a and the read signal R or the write signal W.
~ R2W is generated and output to the internal circuit 17. Further, the access detection circuit unit 18 has a one-pulse enable signal C.
EN is generated and output to the clock control circuit unit 19.
【００５８】クロック制御回路部１９は、アクセス検出
回路部１８から１パルスのイネーブル信号ＣＥＮを入力
すると、入力したメインクロック信号ＣＬＫを内部クロ
ック信号ＳＣＬＫとして内部回路１７に供給する。そし
て、クロック制御回路部１９は、入力したインターバル
クロック信号ＩＣＫ０〜ＩＣＫ２に基づいた時間経過す
ると、内部クロック信号ＳＣＬＫの供給を停止する。When the enable signal CEN of one pulse is input from the access detection circuit unit 18, the clock control circuit unit 19 supplies the input main clock signal CLK to the internal circuit 17 as the internal clock signal SCLK. Then, the clock control circuit unit 19 stops the supply of the internal clock signal SCLK when the time based on the input interval clock signals ICK0 to ICK2 elapses.
【００５９】即ち、クロック制御回路部１９は、１パル
スのイネーブル信号ＣＥＮに応答して、インターバルク
ロック信号ＩＣＫ０〜ＩＣＫ２に基づいた時間だけ内部
クロック信号ＳＣＬＫを内部回路１７に供給する。内部
回路１７は、その内部クロック信号ＳＣＬＫと、前記し
た制御信号Ｒ１Ｒ〜Ｒ２Ｗとに基づいて動作する。イネ
ーブル信号ＣＥＮは、ＣＰＵ１２からアクセスされる毎
に１パルス出力される。従って、内部回路１７は、ＣＰ
Ｕ１２からアクセスされる毎に、インターバルクロック
信号ＩＣＫ０〜ＩＣＫ２に基づいた時間だけ動作する。
その後、内部回路１７は、次にＣＰＵ１２からアクセス
されるまで、動作しない。従って、内部回路１７は、Ｃ
ＰＵ１２から必要な時間だけ動作する。その結果、ＣＰ
Ｕ１２が必要としない間、内部回路１７は動作しないの
で、その分だけ、周辺回路１３ａの消費電力を低減する
ことができる。That is, the clock control circuit section 19 supplies the internal clock signal SCLK to the internal circuit 17 for a time period based on the interval clock signals ICK0 to ICK2 in response to the one-pulse enable signal CEN. The internal circuit 17 operates based on the internal clock signal SCLK and the control signals R1R to R2W described above. The enable signal CEN is output by one pulse each time it is accessed by the CPU 12. Therefore, the internal circuit 17
Each time it is accessed from U12, it operates for a time based on the interval clock signals ICK0 to ICK2.
After that, the internal circuit 17 does not operate until it is next accessed by the CPU 12. Therefore, the internal circuit 17 is
It operates from the PU 12 only for the required time. As a result, CP
Since the internal circuit 17 does not operate while the U12 does not need it, the power consumption of the peripheral circuit 13a can be reduced accordingly.
【００６０】このとき、他の周辺回路１３ｂ，１３ｃ
は、それらのアドレスに対応したアドレス信号ＡＤＲを
入力しないので、内部回路１７には内部クロック信号Ｓ
ＣＬＫは供給されない。従って、他の周辺回路１３ｂ，
１３ｃの内部回路１７は動作しない。その結果、他の周
辺回路１３ｂ，１３ｃが動作しない分だけ、マイクロコ
ントローラ１１の消費電力を低減することができる。At this time, the other peripheral circuits 13b and 13c
Does not input the address signal ADR corresponding to those addresses, the internal circuit 17 receives the internal clock signal SDR.
CLK is not supplied. Therefore, the other peripheral circuits 13b,
The internal circuit 17 of 13c does not operate. As a result, the power consumption of the microcontroller 11 can be reduced as much as the other peripheral circuits 13b and 13c do not operate.
【００６１】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）マイクロコントローラ１１の各周辺回路１３ａ〜
１３ｃにそれぞれアクセス検出回路部１８を設け、ＣＰ
Ｕ１２からアクセスされてからインターバル信号ＩＣＫ
０〜ＩＣＫ２に基づいた時間だけ内部クロック信号ＳＣ
ＬＫを内部回路１７に供給し、内部回路１７をその内部
クロック信号ＳＣＬＫが供給される間だけ動作させるよ
うにした。その結果、ＣＰＵ１２が必要としない周辺回
路１３ａ〜１３ｃは動作しないので、その分だけ、マイ
クロコントローラ１１の消費電力を低減することができ
る。As described above, according to this embodiment, the following effects can be obtained. (1) Peripheral circuits 13a of the microcontroller 11-
The access detection circuit section 18 is provided in each of 13c
Interval signal ICK after being accessed from U12
Internal clock signal SC for a time based on 0 to ICK2
LK is supplied to the internal circuit 17, and the internal circuit 17 is operated only while the internal clock signal SCLK is supplied. As a result, the peripheral circuits 13a to 13c which are not required by the CPU 12 do not operate, so that the power consumption of the microcontroller 11 can be reduced accordingly.
【００６２】（２）ＣＰＵ１２は、プログラムに従って
各周辺回路１３ａ〜１３ｃをアクセスするだけで、各周
辺回路１３ａ〜１３ｃは、必要となる時間だけ動作す
る。その結果、従来のように、プログラムに基づいて各
周辺回路１３ａ〜１３ｃに対してクロックの供給・停止
を制御する必要がないので、その分、ＣＰＵ１２の負荷
を減らすことができる。そのため、ＣＰＵ１２の動作ク
ロックを上げる必要がないので、消費電力の増加を抑え
ることができる。(2) The CPU 12 only accesses the peripheral circuits 13a to 13c according to the program, and the peripheral circuits 13a to 13c operate for the required time. As a result, unlike the conventional case, it is not necessary to control the supply / stop of the clock to the peripheral circuits 13a to 13c based on the program, so that the load on the CPU 12 can be reduced accordingly. Therefore, it is not necessary to raise the operation clock of the CPU 12, and thus the increase in power consumption can be suppressed.
【００６３】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図６〜図８に従って説明す
る。尚、説明の便宜上、図２と同様の構成については同
一の符号を付してその説明を一部省略する。(Second Embodiment) A second embodiment of the present invention will be described below with reference to FIGS. For convenience of explanation, the same components as those in FIG. 2 are designated by the same reference numerals, and the description thereof will be partially omitted.
【００６４】図６に示すように、本実施の形態のマイク
ロコントローラ５１には、シリアル通信用周辺回路（以
下、単にシリアル周辺回路という）５２が設けられてい
る。シリアル周辺回路５２は、内部バス１６に接続さ
れ、ＣＰＵ１２からアクセスされる。また、シリアル周
辺回路５２は、マイクロコントローラ５１に設けられた
シリアル入力端子ＳＩＮとシリアル出力端子ＳＯＵＴに
接続されている。尚、図示しないが、マイクロコントロ
ーラ５１は、第１の実施の形態のマイクロコントローラ
１１と同様に、カウンタ等の周辺回路１３ａ〜１３ｃを
備えている。As shown in FIG. 6, the microcontroller 51 of the present embodiment is provided with a serial communication peripheral circuit (hereinafter, simply referred to as a serial peripheral circuit) 52. The serial peripheral circuit 52 is connected to the internal bus 16 and accessed by the CPU 12. The serial peripheral circuit 52 is connected to the serial input terminal SIN and the serial output terminal SOUT provided in the microcontroller 51. Although not shown, the microcontroller 51 includes peripheral circuits 13a to 13c such as counters, like the microcontroller 11 of the first embodiment.
【００６５】シリアル周辺回路５２は、非同期のシリア
ル通信（例えば、ＵＡＲＴ（Universal Asynchronoud R
eceiver/Transmitter ）であって、送信回路部５２ａと
受信回路部５２ｂとから構成されている。送信回路部５
２ａは、ＣＰＵ１２からアクセスされると動作し、シリ
アル出力端子ＳＯＵＴを介してシリアルデータを送信す
る。受信回路部５２ｂは、シリアル入力端子ＳＩＮから
シリアルデータが入力されると動作し、シリアルデータ
を受信する。そして、受信回路部５２ｂは、シリアルデ
ータの受信終了によりインタラプト等を発生させ、ＣＰ
Ｕ１２に知らせる。The serial peripheral circuit 52 uses asynchronous serial communication (for example, UART (Universal Asynchronoud R).
receiver / Transmitter) and is composed of a transmission circuit section 52a and a reception circuit section 52b. Transmission circuit section 5
The 2a operates when accessed by the CPU 12 and transmits serial data via the serial output terminal SOUT. The reception circuit unit 52b operates when serial data is input from the serial input terminal SIN and receives the serial data. Then, the reception circuit unit 52b generates an interrupt or the like when the reception of the serial data is completed, and the CP
Notify U12.
【００６６】送信回路部５２ａは、アクセス検出回路部
５３、クロック制御回路部５４、送信クロック作成回路
部５５、及び、シリアルデータ送信回路部５６により構
成されている。アクセス検出回路部５３は、デコーダ５
７及びアンド回路５８により構成され、デコーダ５７に
入力されるアドレス信号ＡＤＲとアンド回路５８に入力
されるライト信号Ｗとに基づいて、１パルスのイネーブ
ル信号ＣＥＮ１を生成する。そして、アクセス検出回路
部５３は、生成したイネーブル信号ＣＥＮ１をクロック
制御回路部５４及びシリアルデータ送信回路部５６に出
力する。クロック制御回路部５４は、本実施の形態で
は、オア回路５９、ＲＳＦＦ６０、及び、アンド回路６
１よりなる制御部６２のみにより構成されている。これ
は、送信回路部５２ａをシリアルデータを転送する間だ
け動作させればよいので、動作する時間を設定する必要
がないからである。制御部６２を構成するオア回路５９
の一方の入力端子にはメインクロック信号ＣＬＫが入力
され、他方の入力端子はシリアルデータ送信回路部５６
に接続され後述する送信終了信号ＳＥＮＤを入力する。
オア回路５９の出力端子はＲＳＦＦのリセット入力端子
に接続され、ＲＳＦＦ６０のセット入力端子にはアクセ
ス検出回路部５３からのイネーブル信号ＣＥＮ１が入力
される。ＲＳＦＦ６０は、そのセット入力端子に入力さ
れるイネーブル信号ＣＥＮ１の立ち上がりに基づいてＨ
レベルの信号を出力端子Ｑから出力し、リセット入力端
子Ｒに入力される信号の立ち上がりに基づいてＬレベル
の信号を出力端子から出力する。そして、リセット入力
端子Ｒに入力される信号は、送信終了信号ＳＥＮＤとリ
セット信号ＲＳＴとの論理和である。従って、図７に示
すように、クロック制御回路部５４は、１パルスのイネ
ーブル信号ＣＥＮ１を入力するとメインクロック信号Ｃ
ＬＫを内部クロック信号ＳＣＬＫ１として送信クロック
作成回路部５５に供給し、送信終了信号ＳＥＮＤを入力
すると内部クロック信号ＳＣＬＫ１の供給を停止する。The transmission circuit section 52a is composed of an access detection circuit section 53, a clock control circuit section 54, a transmission clock generation circuit section 55, and a serial data transmission circuit section 56. The access detection circuit unit 53 includes the decoder 5
7 and an AND circuit 58, one pulse of enable signal CEN1 is generated based on the address signal ADR input to the decoder 57 and the write signal W input to the AND circuit 58. Then, the access detection circuit unit 53 outputs the generated enable signal CEN1 to the clock control circuit unit 54 and the serial data transmission circuit unit 56. In the present embodiment, the clock control circuit unit 54 includes the OR circuit 59, the RSFF 60, and the AND circuit 6.
The control unit 62 is composed of only one unit. This is because it is not necessary to set the operating time because the transmitting circuit unit 52a needs to be operated only while transferring the serial data. OR circuit 59 that constitutes the control unit 62
The main clock signal CLK is input to one input terminal, and the other input terminal is input to the serial data transmission circuit unit 56.
And a transmission end signal SEND described later is input.
The output terminal of the OR circuit 59 is connected to the reset input terminal of the RSFF, and the enable signal CEN1 from the access detection circuit section 53 is input to the set input terminal of the RSFF 60. The RSFF 60 sets the H level based on the rising edge of the enable signal CEN1 input to its set input terminal.
A level signal is output from the output terminal Q, and an L level signal is output from the output terminal based on the rising edge of the signal input to the reset input terminal R. The signal input to the reset input terminal R is the logical sum of the transmission end signal SEND and the reset signal RST. Therefore, as shown in FIG. 7, the clock control circuit unit 54 receives the main clock signal C when the enable signal CEN1 of one pulse is input.
LK is supplied as the internal clock signal SCLK1 to the transmission clock generation circuit section 55, and when the transmission end signal SEND is input, the supply of the internal clock signal SCLK1 is stopped.
【００６７】送信クロック作成回路部５５は、内部クロ
ック信号ＳＣＬＫ１が供給されている間だけ動作して、
その内部クロック信号ＳＣＬＫ１に基づいて予め設定さ
れた周波数の送信クロック信号ＣＫ１を生成し、シリア
ルデータ送信回路部５６に出力する。The transmission clock generation circuit section 55 operates only while the internal clock signal SCLK1 is supplied,
A transmission clock signal CK1 having a preset frequency is generated based on the internal clock signal SCLK1 and output to the serial data transmission circuit unit 56.
【００６８】シリアルデータ送信回路部５６には、ＣＰ
Ｕ１２から予め送信するための送信データが書き込まれ
る。次に、シリアルデータ送信回路部５６は、アクセス
検出回路部５３からイネーブル信号ＣＥＮ１を入力する
と、送信クロック作成回路部５５から入力する送信クロ
ック信号ＣＫ１に同期して送信データをシリアル出力端
子ＳＯＵＴを介して所定のフォーマットのシリアルデー
タとして送信する。そして、シリアルデータ送信回路部
５６は、シリアルデータの送信を終了すると、送信終了
信号ＳＥＮＤをクロック制御回路部５４に出力する。The serial data transmission circuit section 56 has a CP
Transmission data to be transmitted in advance from U12 is written. Next, when the enable signal CEN1 is input from the access detection circuit unit 53, the serial data transmission circuit unit 56 transmits the transmission data via the serial output terminal SOUT in synchronization with the transmission clock signal CK1 input from the transmission clock generation circuit unit 55. And transmits as serial data in a predetermined format. When the serial data transmission circuit unit 56 finishes transmitting the serial data, the serial data transmission circuit unit 56 outputs a transmission end signal SEND to the clock control circuit unit 54.
【００６９】クロック制御回路部５４は、送信終了信号
ＳＥＮＤを入力すると、送信クロック作成回路部５５に
内部クロック信号ＳＣＬＫ１の供給を停止する。従っ
て、送信クロック作成回路部５５及びシリアルデータ送
信回路部５６は、ＣＰＵ１２によりアクセスされてから
送信終了まで、即ち、送信に必要な間だけ動作する。そ
の結果、送信クロック作成回路部５５及びシリアルデー
タ送信回路部５６は、送信が必要ない間がそれらの動作
が停止するので、その分だけ送信回路部５２ａの消費電
力が低減される。When the transmission end signal SEND is input, the clock control circuit section 54 stops the supply of the internal clock signal SCLK1 to the transmission clock generation circuit section 55. Therefore, the transmission clock generation circuit unit 55 and the serial data transmission circuit unit 56 operate only after being accessed by the CPU 12 until the end of transmission, that is, during the time required for transmission. As a result, the operations of the transmission clock generation circuit unit 55 and the serial data transmission circuit unit 56 are stopped while the transmission is not necessary, and the power consumption of the transmission circuit unit 52a is reduced accordingly.
【００７０】受信回路部５２ｂは、クロック制御回路部
６３、受信クロック作成回路部６４、シリアルデータ受
信回路部６５、及び、スタートビット検出回路部６２に
より構成されている。シリアル入力端子ＳＩＮを介して
入力されたシリアルデータは、スタートビット検出回路
部６２及びシリアルデータ受信回路部６５に入力され
る。The reception circuit section 52b is composed of a clock control circuit section 63, a reception clock generation circuit section 64, a serial data reception circuit section 65, and a start bit detection circuit section 62. The serial data input via the serial input terminal SIN is input to the start bit detection circuit unit 62 and the serial data reception circuit unit 65.
【００７１】スタートビット検出回路部６２は、図８に
示すように、入力されたシリアルデータのスタートビッ
トを検出し、１パルスのイネーブル信号ＣＥＮ２を生成
しクロック制御回路部６３に出力する。As shown in FIG. 8, the start bit detection circuit section 62 detects the start bit of the input serial data, generates a one-pulse enable signal CEN2, and outputs it to the clock control circuit section 63.
【００７２】クロック制御回路部６３は、送信回路部５
２ａのクロック制御回路部５４と同様に、オア回路６
６、ＲＳＦＦ６７、及び、アンド回路６８よりなる制御
部６９のみで構成されている。クロック制御回路部６３
にはメインクロック信号ＣＬＫが入力される。クロック
制御回路部６３は、スタートビット検出回路部６２に接
続され、イネーブル信号ＣＥＮ２を入力する。また、ク
ロック制御回路部６３は、シリアルデータ受信回路部６
５に接続され、受信終了信号ＲＥＮＤを入力する。そし
て、クロック制御回路部６３は、イネーブル信号ＣＥＮ
２を入力すると、メインクロック信号ＣＬＫを内部クロ
ック信号ＳＣＬＫ２として受信クロック作成回路部６４
に供給し、受信終了信号ＲＥＮＤを入力すると内部クロ
ック信号ＳＣＬＫ２の供給を停止する。The clock control circuit section 63 includes the transmission circuit section 5
Similarly to the clock control circuit unit 54 of 2a, the OR circuit 6
6, RSFF 67, and a control unit 69 including an AND circuit 68. Clock control circuit unit 63
The main clock signal CLK is input to. The clock control circuit unit 63 is connected to the start bit detection circuit unit 62 and inputs the enable signal CEN2. In addition, the clock control circuit unit 63 includes the serial data receiving circuit unit 6
5 and receives the reception end signal REND. Then, the clock control circuit unit 63 uses the enable signal CEN.
When 2 is input, the main clock signal CLK is used as the internal clock signal SCLK2 and the reception clock generation circuit unit 64
And the reception end signal REND is input, the supply of the internal clock signal SCLK2 is stopped.
【００７３】受信クロック作成回路部６４は、内部クロ
ック信号ＳＣＬＫ２が供給されると、その内部クロック
信号ＳＣＬＫ２に基づいて動作する。そして、受信クロ
ック作成回路部６４は、供給される内部クロック信号Ｓ
ＣＬＫ２に基づいて、予め設定された周波数の受信クロ
ック信号ＣＫ２を生成し、シリアルデータ受信回路部６
５に出力する。When receiving the internal clock signal SCLK2, the reception clock generating circuit section 64 operates based on the internal clock signal SCLK2. Then, the reception clock generation circuit unit 64 receives the supplied internal clock signal S
A reception clock signal CK2 having a preset frequency is generated based on CLK2, and the serial data reception circuit unit 6
5 is output.
【００７４】シリアルデータ受信回路部６５は、受信ク
ロック信号ＣＫ２が供給されると、その受信クロック信
号ＣＫ２に基づいて動作する。シリアルデータ受信回路
部６５は、受信クロック信号ＣＫ２に同期してシリアル
データを順次入力し、そのシリアルデータを受信データ
として記憶する。そして、シリアルデータ受信回路部６
５は、図８に示すように、シリアルデータのストップビ
ットを検出すると、１パルスの受信終了信号ＲＥＮＤを
生成しクロック制御回路部６３に出力する。クロック制
御回路部６３は、入力した受信終了信号ＲＥＮＤに応答
して内部クロック信号ＳＣＬＫ２の供給を停止する。す
ると、受信クロック作成回路部６４は、内部クロック信
号ＳＣＬＫ２が入力されなくなるので、受信クロック信
号ＣＫ２の供給を停止して動作を停止する。また、シリ
アルデータ受信回路部６５は、受信クロック信号ＣＫ２
が入力されなくなるので、動作を停止する。When the reception clock signal CK2 is supplied, the serial data reception circuit section 65 operates based on the reception clock signal CK2. The serial data receiving circuit unit 65 sequentially inputs serial data in synchronization with the reception clock signal CK2 and stores the serial data as reception data. Then, the serial data receiving circuit unit 6
As shown in FIG. 8, when the stop bit 5 of the serial data is detected, the signal 5 generates a 1-pulse reception end signal REND and outputs it to the clock control circuit unit 63. The clock control circuit unit 63 stops the supply of the internal clock signal SCLK2 in response to the received reception end signal REND. Then, since the internal clock signal SCLK2 is not input, the reception clock generation circuit unit 64 stops the supply of the reception clock signal CK2 and stops the operation. In addition, the serial data receiving circuit unit 65 receives the reception clock signal CK2.
Since is not input, the operation is stopped.
【００７５】従って、受信クロック作成回路部６４及び
シリアルデータ受信回路部６５は、シリアルデータが入
力されてからストップビットが検出されるまで、即ち、
受信に必要な間だけ動作する。その結果、受信クロック
作成回路部６４及びシリアルデータ受信回路部６５は、
受信が必要ない間それらの動作が停止するので、その分
だけ消費電力が低減される。Therefore, the reception clock generation circuit section 64 and the serial data reception circuit section 65 are from the input of serial data to the detection of the stop bit, that is,
Only works as long as necessary for reception. As a result, the reception clock generation circuit unit 64 and the serial data reception circuit unit 65 are
Since those operations are stopped while the reception is not necessary, the power consumption is reduced accordingly.
【００７６】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）送信回路部５２ａに、アクセス検出回路部５３
と、クロック制御回路部５４とを備え、送信クロック信
号作成回路部５５とシリアルデータ送信回路部５６とを
ＣＰＵ１２によりアクセスされてから送信終了まで、即
ち、送信に必要な間だけ動作させるようにした。その結
果、送信クロック作成回路部５５及びシリアルデータ送
信回路部５６は、送信が必要ない間がそれらの動作が停
止するので、その分だけ送信回路部５２ａの消費電力を
低減することができる。As described above, according to this embodiment, the following effects can be obtained. (1) The access detection circuit unit 53 is provided in the transmission circuit unit 52a.
And a clock control circuit unit 54, and the transmission clock signal generation circuit unit 55 and the serial data transmission circuit unit 56 are operated only from the time of being accessed by the CPU 12 to the end of transmission, that is, only during the time required for transmission. . As a result, the operations of the transmission clock generation circuit unit 55 and the serial data transmission circuit unit 56 are stopped while the transmission is not necessary, so that the power consumption of the transmission circuit unit 52a can be reduced accordingly.
【００７７】（２）受信回路部５２ｂにスタートビット
検出回路部６２とクロック制御回路部６３とを備え、受
信クロック作成回路部６４とシリアルデータ受信回路部
６５とをシリアルデータが入力されてからストップビッ
トが検出されるまで、即ち、受信に必要な間だけ動作さ
せるようにした。その結果、受信クロック作成回路部６
４及びシリアルデータ受信回路部６５は、受信が必要な
い間それらの動作が停止するので、その分だけ消費電力
を低減することができる。(2) The receiving circuit section 52b is provided with the start bit detecting circuit section 62 and the clock control circuit section 63, and the receiving clock generating circuit section 64 and the serial data receiving circuit section 65 are stopped after the serial data is input. It was made to operate until a bit was detected, that is, only while it was necessary for reception. As a result, the reception clock generation circuit unit 6
4 and the serial data receiving circuit unit 65 stop their operations while the reception is not necessary, so that the power consumption can be reduced accordingly.
【００７８】尚、本発明は前記実施の形態の他、以下の
態様で実施するようにしてもよい。 （１）上記第１の実施の形態では、制御レジスタ３１に
「０」又は「１」のデータＴ１，Ｔ０を記憶させて各周
辺回路１３ａ〜１３ｃの動作時間を設定するようにした
が、製造工程において各周辺回路１３ａ〜１３ｃ毎に一
義的に「０」又は「１」に設定するようにしてもよい。The present invention may be implemented in the following modes in addition to the above-mentioned embodiment. (1) In the first embodiment, the control register 31 stores the data T1, T0 of "0" or "1" to set the operation time of each peripheral circuit 13a to 13c. In the process, each peripheral circuit 13a-13c may be uniquely set to "0" or "1".
【００７９】例えば、図９に示すように、マイクロコン
トローラを製造するためのマスタスライスにおいて、パ
ッドＰ１、Ｐ２を形成し、そのパッドＰ１，Ｐ２とクロ
ック制御回路１９の選択部３２を構成するアンド回路３
５〜３７、インバータ回路３８，３９、及び、ナンド回
路４１の入力端子に接続する。そして、配線工程におい
て、パッドＰ１，Ｐ２をアルミ等の配線Ｌ１，Ｌ２によ
って予め定めたデータＴ１，Ｔ０に応じて外部電源電圧
ＶCC又は低電位側電源ＶSSに接続することで各周辺回路
１３ａ〜１３ｃ毎に一義的に「０」又は「１」を決定す
るようにしてもよい。この構成によれば、制御レジスタ
３１を電源投入時に設定する必要がないので、マイクロ
コントローラに電源を投入した時の動作を簡略化するこ
とができ、すぐに使用可能となる。For example, as shown in FIG. 9, in a master slice for manufacturing a microcontroller, pads P1 and P2 are formed, and the AND circuits that form the pads P1 and P2 and the selection unit 32 of the clock control circuit 19. Three
5 to 37, the inverter circuits 38 and 39, and the input terminal of the NAND circuit 41. Then, in the wiring process, the pads P1 and P2 are connected to the external power supply voltage VCC or the low potential side power supply VSS according to the predetermined data T1 and T0 by the wirings L1 and L2 made of aluminum or the like, so that the peripheral circuits 13a to 13c are connected. You may make it determine "0" or "1" uniquely for every. According to this configuration, since it is not necessary to set the control register 31 when the power is turned on, the operation when the power is turned on to the microcontroller can be simplified, and the microcontroller can be used immediately.
【００８０】また、図１０に示すように、制御レジスタ
３１の各ビットをそれぞれソース端子とゲート端子とを
互いに接続するとともに、高電位側電源Ｖccと低電位側
電源Ｖssとの間に直列接続したエンハンスメント型のＮ
チャネルＭＯＳトランジスタＮ１〜Ｎ４に置き換える。
そして、マイクロコントローラを製造するためのマスタ
スライスに対して、データＴ１，Ｔ０に応じて高電位側
電源Ｖcc側又は低電位側電源Ｖss側のＮチャネルＭＯＳ
トランジスタＮ１〜Ｎ４をイオン注入工程においてディ
プレッション型にすることで各周辺回路１３ａ〜１３ｃ
毎に一義的に「０」又は「１」を決定するようにしても
よい。Further, as shown in FIG. 10, each bit of the control register 31 has its source terminal and gate terminal connected to each other, and is connected in series between the high potential side power source Vcc and the low potential side power source Vss. Enhancement type N
The channel MOS transistors N1 to N4 are replaced.
Then, with respect to the master slice for manufacturing the microcontroller, the N-channel MOS on the high potential side power source Vcc side or the low potential side power source Vss side depending on the data T1 and T0.
Each of the peripheral circuits 13a to 13c is formed by making the transistors N1 to N4 a depletion type in the ion implantation process.
You may make it determine "0" or "1" uniquely for every.
【００８１】更に、レジスタＴ１，Ｔ２に代えて不揮発
性メモリを用いて「０」又は「１」を記憶させ、各周辺
回路１３ａ〜１３ｃの動作時間を設定するようにしても
よい。この構成によれば、マイクロコントローラ１１の
電源を切っても設定は消失しないので、マイクロコント
ローラ１１に電源を投入した時の動作を簡略化すること
が可能となる。ＥＥＰＲＯＭ等の書き換え可能な不揮発
性メモリを用いた場合には必要に応じて各周辺回路１３
ａ〜１３ｃの動作時間の設定を変更することが可能とな
る。また、ＯＴＰＲＯＭ等の１回のみ書き込み可能な不
揮発性メモリを用いた場合には設定の変更が不可能とな
るがマイクロコントローラ１１を使用するユーザーの必
要に応じて設定を行うことができるので、マイクロコン
トローラ１１をユーザーに対応してそれぞれ製造する手
間を省くことが可能となる。Further, instead of the registers T1 and T2, a non-volatile memory may be used to store "0" or "1" and set the operating time of each of the peripheral circuits 13a to 13c. According to this configuration, the setting is not lost even when the power of the microcontroller 11 is turned off, so that the operation when the power is turned on to the microcontroller 11 can be simplified. When a rewritable non-volatile memory such as an EEPROM is used, each peripheral circuit 13 is used as necessary.
It is possible to change the setting of the operation time of a to 13c. Further, when a non-volatile memory such as an OTPROM that can be written only once is used, the setting cannot be changed, but the setting can be made according to the needs of the user who uses the microcontroller 11, so It is possible to save the labor of manufacturing the controller 11 for each user.
【００８２】（２）上記第２の実施の形態では、周辺回
路としてシリアル通信用周辺回路５１に具体化したが、
装置外部から入力される信号に応答して動作させる周辺
回路、例えばパラレル通信用周辺回路等に具体化して実
施してもよい。(2) In the second embodiment, the peripheral circuit for serial communication is embodied as the peripheral circuit.
It may be embodied as a peripheral circuit that operates in response to a signal input from the outside of the device, such as a parallel communication peripheral circuit.
【００８３】（３）上記第１の実施の形態では、各周辺
回路１３ａ〜１３ｃの内部回路１７にレジスタ１７ａ，
１７ｂを備えたが、レジスタ１７ａ，１７ｂのない内部
回路を備えた周辺回路に具体化して実施してもよい。そ
の際にも、周辺回路は、ＣＰＵ１２からのアクセスに基
づいて動作する。(3) In the first embodiment, the internal circuit 17 of each of the peripheral circuits 13a to 13c has the register 17a,
Although 17b is provided, it may be embodied as a peripheral circuit having an internal circuit without the registers 17a and 17b. Also in that case, the peripheral circuit operates based on the access from the CPU 12.
【００８４】（４）上記第１の実施の形態では、クロッ
ク制御回路部１９に制御レジスタ３１を備え、その制御
レジスタ３１に記憶されたデータＴ１，Ｔ０に基づいて
インターバル信号ＩＣＫ０〜ＩＣＫ２を選択するように
したが、制御レジスタ３１を内部回路１７に備えるよう
にしてもよい。また、制御レジスタ３１を内部回路１７
のレジスタ１７ａ，１７ｂのうちの一方の２ビットを利
用するようにしてもよい。(4) In the above-described first embodiment, the clock control circuit unit 19 is provided with the control register 31, and the interval signals ICK0 to ICK2 are selected based on the data T1 and T0 stored in the control register 31. However, the control register 31 may be provided in the internal circuit 17. In addition, the control register 31 is connected to the internal circuit 17
The two bits of one of the registers 17a and 17b may be used.
【００８５】（５）上記第１の実施の形態では、クロッ
ク制御回路部１９は、カウント部３３により選択したイ
ンターバル信号ＩＣＫ０〜ＩＣＫ２の立ち上がりエッジ
を２回カウントする間、制御部３４からメインクロック
信号ＣＬＫを内部クロック信号ＳＣＬＫとして内部回路
１７に供給するようにしたが、１回の立ち上がりエッ
ジ、又は３回以上複数の立ち上がりエッジをカウントす
る間だけ内部クロック信号ＳＣＬＫを供給するようにし
てもよい。また、立ち上がりエッジに代えて、立ち下が
りエッジをカウントするようにしてもよい。(5) In the first embodiment described above, the clock control circuit section 19 controls the main clock signal from the control section 34 while counting the rising edges of the interval signals ICK0 to ICK2 selected by the counting section 33 twice. Although CLK is supplied to the internal circuit 17 as the internal clock signal SCLK, the internal clock signal SCLK may be supplied only while counting one rising edge or three or more rising edges. Further, instead of the rising edge, the falling edge may be counted.
【００８６】[0086]
【発明の効果】以上詳述したように、本発明によれば、
不要な周辺回路の動作を停止させて低消費電力化を図る
ことが可能な半導体集積回路装置を提供することができ
る。As described in detail above, according to the present invention,
It is possible to provide a semiconductor integrated circuit device capable of reducing power consumption by stopping the operation of unnecessary peripheral circuits.
【図１】 本発明の原理説明図。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】 第１の実施の形態のマイクロコントローラを
示すブロック図。FIG. 2 is a block diagram showing a microcontroller according to the first embodiment.
【図３】 クロック制御回路部の回路図。FIG. 3 is a circuit diagram of a clock control circuit unit.
【図４】 クロック制御回路部の動作を説明するための
波形図。FIG. 4 is a waveform diagram for explaining the operation of the clock control circuit unit.
【図５】 アクセス検出回路部の回路部。FIG. 5 is a circuit part of an access detection circuit part.
【図６】 第２の実施の形態のマイクロコントローラを
示すブロック図。FIG. 6 is a block diagram showing a microcontroller according to a second embodiment.
【図７】 シリアル通信用周辺回路の送信動作を示す波
形図。FIG. 7 is a waveform diagram showing a transmission operation of a peripheral circuit for serial communication.
【図８】 シリアル通信用周辺回路の受信動作を示す波
形図。FIG. 8 is a waveform diagram showing a receiving operation of a peripheral circuit for serial communication.
【図９】 別のクロック制御回路部を示す一部回路図。FIG. 9 is a partial circuit diagram showing another clock control circuit unit.
【図１０】 別のクロック制御回路部を示す一部回路
図。FIG. 10 is a partial circuit diagram showing another clock control circuit unit.
【図１１】 従来のマイクロコントローラを示すブロッ
ク図。FIG. 11 is a block diagram showing a conventional microcontroller.
１ 半導体集積回路装置 ２ ＣＰＵ ３ メインクロック発生回路 ４ａ〜４ｃ 周辺回路 ５ 内部バス ６ アクセス検出回路部 ７ クロック制御回路部 ＣＬＫ メインクロック信号 ＳＣＬＫ 内部クロック信号 ＣＥＮ クロックイネーブル信号 1 semiconductor integrated circuit device 2 CPU 3 main clock generation circuit 4a-4c peripheral circuit 5 internal bus 6 access detection circuit unit 7 clock control circuit unit CLK main clock signal SCLK internal clock signal CEN clock enable signal
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8046103AJPH09237131A (en) | 1996-03-04 | 1996-03-04 | Semiconductor integrated circuit device |
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|---|---|
| JPH09237131Atrue JPH09237131A (en) | 1997-09-09 |
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| JP8046103AWithdrawnJPH09237131A (en) | 1996-03-04 | 1996-03-04 | Semiconductor integrated circuit device |
| Country | Link |
|---|---|
| JP (1) | JPH09237131A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:20030506 |