【０００１】[0001]
【発明の属する技術分野】この発明は配線パターンに関
し、特にアクティブマトリクス型液晶表示素子における
アクティブマトリクスパネルの配線パターンに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring pattern, and more particularly to a wiring pattern for an active matrix panel in an active matrix type liquid crystal display device.
【０００２】[0002]
【従来の技術】アクティブマトリクス型液晶表示素子を
製造する場合、生産性の向上を図るために、アクティブ
マトリクスパネルのベースとなるガラス等からなる透明
基板として、アクティブマトリクスパネル複数個分に対
応する大きさのものを用意し、そして所定の工程までは
複数個分を一括して製造し、その後各単体に分断して製
造することがある。また、画素用スイッチング素子とし
て薄膜トランジスタを備えたアクティブマトリクスパネ
ルを製造する場合、各単体に分断する前においては例え
ば配向膜をラビング処理するときに発生する静電気によ
り、各単体に分断した後においては例えば静電気等の高
電圧を帯びた他の物体と接触することにより、画素用薄
膜トランジスタに絶縁破壊が生じたり、画素用薄膜トラ
ンジスタの電圧−電流特性が変化したりすることがあ
り、したがってこのようなことを防止するために静電気
対策を行なっている。2. Description of the Related Art In the case of manufacturing an active matrix type liquid crystal display device, in order to improve productivity, a transparent substrate made of glass or the like, which is a base of the active matrix panel, has a size corresponding to a plurality of active matrix panels. In some cases, a plurality of pieces are prepared, and a plurality of pieces are collectively manufactured until a predetermined process, and then the pieces are divided into individual pieces. Further, when manufacturing an active matrix panel including a thin film transistor as a pixel switching element, for example, before dividing into individual units, for example, static electricity generated when rubbing an alignment film, after dividing into individual units, for example, By contacting with another object having a high voltage such as static electricity, the pixel thin film transistor may have a dielectric breakdown or the voltage-current characteristics of the pixel thin film transistor may change. Antistatic measures are taken to prevent this.
【０００３】図５はアクティブマトリクスパネル複数個
分に対応する大きさのガラス基板上に画素用薄膜トラン
ジスタ等が形成された状態における等価回路的平面図を
示したものである。アクティブマトリクスパネル複数個
分に対応する大きさのガラス基板１は、最終的には一点
鎖線で示すカットライン２に沿って切断されることによ
り、各単体に分断されるようになっている。この場合、
カットライン２で囲まれた領域はパネル形成領域３とな
っており、その周囲は余剰部４となっている。FIG. 5 is a plan view of an equivalent circuit in a state where pixel thin film transistors and the like are formed on a glass substrate having a size corresponding to a plurality of active matrix panels. A glass substrate 1 having a size corresponding to a plurality of active matrix panels is finally cut along a cut line 2 indicated by a chain line so that the glass substrate 1 is cut into individual units. in this case,
The area surrounded by the cut line 2 is a panel forming area 3, and the periphery thereof is a surplus portion 4.
【０００４】パネル形成領域３には、マトリクス状に配
置された複数の画素電極５と、これら画素電極５にそれ
ぞれ接続された複数の画素用薄膜トランジスタ６と、行
方向に配置され、画素用薄膜トランジスタ６にゲート信
号を供給する複数のゲートライン７と、列方向に配置さ
れ、画素用薄膜トランジスタ６にデータ信号を供給する
複数のデータライン８と、行方向に配置され、画素電極
５との間で補助容量部ＣSを形成する複数の補助容量ラ
イン９と、複数の画素電極５の周囲に配置された保護リ
ング１０と、保護リング１０の外側において保護リング
１０と各ゲートライン７にそれぞれ接続された２つずつ
の保護用薄膜トランジスタ１１ａ、１１ｂからなる複数
のゲートライン側保護素子１１と、保護リング１０の外
側において保護リング１０と各データライン８にそれぞ
れ接続された２つずつの保護用薄膜トランジスタ１２
ａ、１２ｂからなる複数のデータライン側保護素子１２
とが設けられている。余剰部４にはショートライン１３
が格子状に設けられている。In the panel formation region 3, a plurality of pixel electrodes 5 arranged in a matrix, a plurality of pixel thin film transistors 6 respectively connected to the pixel electrodes 5, and a plurality of pixel thin film transistors 6 arranged in the row direction. A plurality of gate lines 7 for supplying a gate signal to the pixel electrodes, a plurality of data lines 8 arranged in a column direction for supplying a data signal to the pixel thin film transistor 6, and a plurality of data lines 8 arranged in a row direction for assisting between the pixel electrodes 5. A plurality of auxiliary capacitance lines 9 forming the capacitance portion CS , a protection ring 10 arranged around the plurality of pixel electrodes 5, and a protection ring 10 and each gate line 7 outside the protection ring 10. A plurality of protection elements 11 on the gate line side, each including two protection thin film transistors 11a and 11b, and a protection layer outside the protection ring 10. Grayed 10 and the protective thin film transistor 12 of each two respectively connected to the data lines 8
A plurality of data line side protection elements 12 including a and 12b
Are provided. The short line 13 in the surplus part 4
Are provided in a lattice pattern.
【０００５】そして、各ゲートライン７の左端部および
各データライン８の上端部はショートライン１３に接続
されている。各補助容量ライン９の右端部は、保護リン
グ１０の右辺部に平行して配置された共通ライン９ａお
よびこの共通ライン９ａから延びる接続ライン９ｂを介
してショートライン１３に接続されている。ゲートライ
ン側保護素子１１は、それぞれのゲート電極Ｇとソース
電極Ｓとを互いに接続された２つの保護用薄膜トランジ
スタ１１ａ、１１ｂが、それぞれのソース電極Ｓとドレ
イン電極Ｄとを互いに逆向きとされた状態で、ゲートラ
イン７と保護リング１０との間に並列接続された構造と
なっている。データライン側保護素子１２は、それぞれ
のゲート電極Ｇとソース電極Ｓとを互いに接続された２
つの保護用薄膜トランジスタ１２ａ、１２ｂが、それぞ
れのソース電極Ｓとドレイン電極Ｄとを互いに逆向きと
された状態で、データライン８と保護リング１０との間
に並列接続された構造となっている。The left end of each gate line 7 and the upper end of each data line 8 are connected to a short line 13. The right end of each auxiliary capacitance line 9 is connected to the short line 13 via a common line 9a arranged parallel to the right side of the protection ring 10 and a connection line 9b extending from this common line 9a. In the gate line side protection element 11, the two protection thin film transistors 11a and 11b, in which the respective gate electrodes G and the source electrodes S are connected to each other, have the respective source electrodes S and drain electrodes D oriented in opposite directions. In this state, the gate line 7 and the protection ring 10 are connected in parallel. The data line side protection element 12 has a gate electrode G and a source electrode S connected to each other.
The structure is such that the two protective thin film transistors 12a and 12b are connected in parallel between the data line 8 and the protective ring 10 with the source electrode S and the drain electrode D thereof being in the opposite directions.
【０００６】次に、このアクティブマトリクスパネルの
各保護用薄膜トランジスタの部分の具体的な構造につい
て図６および図７を参照しながら説明する。ただし、保
護用薄膜トランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ
の構造はほぼ同じであるので、代表としてゲートライン
側保護素子１１の両保護用薄膜トランジスタ１１ａ、１
１ｂの構造について説明する。ガラス基板１の上面には
両保護用薄膜トランジスタ１１ａ、１１ｂの各ゲート電
極Ｇが形成されている。また、ガラス基板１の上面に
は、ゲートライン７、およびショートライン１３が形成
されている。この状態では、ゲートライン７の左端部は
ショートライン１３に接続され、一方の保護用薄膜トラ
ンジスタ１１ａのゲート電極Ｇはゲートライン７に接続
されている。Next, a specific structure of each protective thin film transistor portion of the active matrix panel will be described with reference to FIGS. 6 and 7. However, the protective thin film transistors 11a, 11b, 12a, 12b
Of the gate line side protection element 11, both protection thin film transistors 11a, 1a, 1
The structure of 1b will be described. On the upper surface of the glass substrate 1, the gate electrodes G of the protective thin film transistors 11a and 11b are formed. A gate line 7 and a short line 13 are formed on the upper surface of the glass substrate 1. In this state, the left end of the gate line 7 is connected to the short line 13, and the gate electrode G of one of the protective thin film transistors 11a is connected to the gate line 7.
【０００７】ゲート電極Ｇ等を含むガラス基板１の上面
全体には、図６では省略されているが、窒化シリコン等
からなるゲート絶縁膜２１が形成されている。各ゲート
電極Ｇにそれぞれ対応する部分におけるゲート絶縁膜２
１の上面にはアモルファスシリコン等からなる半導体薄
膜２２が形成されている。各半導体薄膜２２の上面中央
部にはチャネル保護膜２３が形成されている。各半導体
薄膜２２のチャネル保護膜２３下の部分は真性領域から
なるチャネル領域２２ａとされ、その両側はイオン注入
領域からなるソース領域２２ｂおよびドレイン領域２２
ｃとされている。各ソース領域２２ｂおよび各ドレイン
領域２２ｃの上面にはソース側シリサイド層２４および
ドレイン側シリサイド層２５が形成されている。チャネ
ル保護膜２３からある程度離れた部分におけるソース側
シリサイド層２４の上面にはソース側コンタクト用メタ
ル層２６を介してソース電極Ｓが形成され、チャネル保
護膜２３からある程度離れた部分におけるドレイン側シ
リサイド層２５の上面にはドレイン側コンタクト用メタ
ル層２７を介してドレイン電極Ｄが形成されている。ま
た、ゲート絶縁膜２１の上面には保護リング１０が形成
されている。この状態では、一方の保護用薄膜トランジ
スタ１１ａのドレイン電極Ｄおよび他方の保護用薄膜ト
ランジスタ１１ｂのソース電極Ｓは保護リング１０に接
続されている。Although not shown in FIG. 6, a gate insulating film 21 made of silicon nitride or the like is formed on the entire upper surface of the glass substrate 1 including the gate electrode G and the like. Gate insulating film 2 in a portion corresponding to each gate electrode G
A semiconductor thin film 22 made of amorphous silicon or the like is formed on the upper surface of 1. A channel protection film 23 is formed in the center of the upper surface of each semiconductor thin film 22. A portion of each semiconductor thin film 22 below the channel protective film 23 is a channel region 22a made of an intrinsic region, and both sides thereof are a source region 22b and a drain region 22 made of an ion implantation region.
c. A source side silicide layer 24 and a drain side silicide layer 25 are formed on the upper surface of each source region 22b and each drain region 22c. The source electrode S is formed on the upper surface of the source-side silicide layer 24 at a portion distant from the channel protection film 23 through the source-side contact metal layer 26, and the drain-side silicide layer at a portion distant from the channel protection film 23 to some extent. A drain electrode D is formed on the upper surface of 25 via a drain side contact metal layer 27. The protective ring 10 is formed on the upper surface of the gate insulating film 21. In this state, the drain electrode D of the one protective thin film transistor 11a and the source electrode S of the other protective thin film transistor 11b are connected to the protective ring 10.
【０００８】ところで、一方の保護用薄膜トランジスタ
１１ａのソース電極（第２の配線）Ｓおよび他方の保護
用薄膜トランジスタ１１ｂのドレイン電極（第２の配
線）Ｄはゲート絶縁膜２１に形成された複数のコンタク
トホール２８を介してゲートライン（第１の配線）７と
接続されている。すなわち、保護リング１０とショート
ライン１３との間におけるゲートライン７の所定箇所に
はアルミニウム合金等から一体に幅広部７ａが形成さ
れ、この幅広部７ａの一点鎖線で囲まれた部分に下側コ
ンタクト部（第１のコンタクト部）３１が形成されてい
る。この場合、下側コンタクト部３１を除く幅広部７ａ
およびゲートライン７の上面には、幅広部７ａの一点鎖
線で囲まれた部分に方形状のマスクを施した状態でゲー
トライン７を一方の電極として陽極酸化処理を行なうこ
とにより酸化アルミニウム等からなる陽極酸化膜３２が
形成されている。By the way, the source electrode (second wiring) S of the one protective thin film transistor 11a and the drain electrode (second wiring) D of the other protective thin film transistor 11b are a plurality of contacts formed in the gate insulating film 21. It is connected to the gate line (first wiring) 7 through the hole 28. That is, a wide portion 7a is integrally formed of aluminum alloy or the like at a predetermined position of the gate line 7 between the protection ring 10 and the short line 13, and the lower contact is provided in a portion surrounded by a dashed line of the wide portion 7a. The portion (first contact portion) 31 is formed. In this case, the wide portion 7a excluding the lower contact portion 31
The upper surface of the gate line 7 is made of aluminum oxide or the like by performing anodization with the gate line 7 as one electrode in a state where a rectangular mask is applied to the portion surrounded by the one-dot chain line of the wide portion 7a. An anodic oxide film 32 is formed.
【０００９】下側コンタクト部３１に対応する部分のゲ
ート絶縁膜２１には複数（９つ）のコンタクトホール２
８が形成されている。下側コンタクト部３１に対応する
部分のゲート絶縁膜の上面にはコンタクト用メタル層３
３を介して上側コンタクト部（第２のコンタクト部）３
４が形成され、この上側コンタクト部３４は各コンタク
トホール２８を介して下側コンタクト部３４と接続され
ている。そして、上側コンタクト部３４には一方の保護
用薄膜トランジスタ１１ａのソース電極Ｓおよび他方の
保護用薄膜トランジスタ１１ｂのドレイン電極Ｄがそれ
ぞれ接続されている。したがって、一方の保護用薄膜ト
ランジスタ１１ａのソース電極Ｓおよび他方の保護用薄
膜トランジスタ１１ｂのドレイン電極Ｄは、上側コンタ
クト部３４が各コンタクトホール２８を介して下側コン
タクト部３１に接続されることで、ゲートライン７に接
続されている。また、他方の保護用薄膜トランジスタ１
１ｂのゲート電極Ｇはゲート絶縁膜２１に形成された単
体のコンタクトホール３５を介して保護リング１０に接
続されている。なお、上面全体には窒化シリコン等から
なる絶縁膜３６が形成されている。A plurality (9) of contact holes 2 are formed in the gate insulating film 21 in the portion corresponding to the lower contact portion 31.
8 are formed. The contact metal layer 3 is formed on the upper surface of the gate insulating film corresponding to the lower contact portion 31.
Upper contact part (second contact part) 3
4 are formed, and the upper contact portion 34 is connected to the lower contact portion 34 via each contact hole 28. Then, the source electrode S of one protective thin film transistor 11a and the drain electrode D of the other protective thin film transistor 11b are connected to the upper contact portion 34, respectively. Therefore, the source electrode S of the one protective thin film transistor 11a and the drain electrode D of the other protective thin film transistor 11b are gated by connecting the upper contact portion 34 to the lower contact portion 31 through each contact hole 28. Connected to line 7. In addition, the other protective thin film transistor 1
The gate electrode G of 1b is connected to the protective ring 10 through a single contact hole 35 formed in the gate insulating film 21. An insulating film 36 made of silicon nitride or the like is formed on the entire upper surface.
【００１０】次に、このアクティブマトリクスパネルを
製造する際に、カットライン１３に沿って切断する前の
状態において例えば配向膜をラビング処理するときに静
電気が発生した場合について説明する。この場合には、
パネル形成領域３内のすべての配線が余剰部４のショー
トライン１３に接続されているので、ショートライン１
３を接地しておくと、発生した静電気を速やかに除去す
ることができる。したがって、画素用薄膜トランジスタ
６に絶縁破壊が生じたり、画素用薄膜トランジスタ６の
電圧−電流特性が変化したりしないようにすることがで
きる。Next, a case where static electricity is generated when the alignment film is rubbed in the state before being cut along the cut line 13 in manufacturing the active matrix panel will be described. In this case,
Since all the wirings in the panel formation region 3 are connected to the short line 13 of the surplus portion 4, the short line 1
If 3 is grounded, the generated static electricity can be quickly removed. Therefore, it is possible to prevent the dielectric breakdown of the pixel thin film transistor 6 and the change of the voltage-current characteristics of the pixel thin film transistor 6.
【００１１】次に、このアクティブマトリクスパネルを
製造する際に、カットライン１３に沿って切断した後に
おいて例えば静電気を帯びた他の物体と接触した場合に
ついて説明する。一例として、１行目のゲートライン７
が静電気により高電位になったとする。すると、１行目
のゲートライン７に対応するゲートライン側保護素子１
１の一方の保護用薄膜トランジスタ１１ａがオン状態と
なり、保護リング１０が１行目のゲートライン７と同電
位となる。次に、例えば２行目のゲートライン７に対応
するゲートライン側保護素子１１について見ると、他方
の保護用薄膜トランジスタ１１ｂがオン状態となり、２
行目のゲートライン７が保護リング１０と同電位とな
る。かくして、保護リング１０、すべてのゲートライン
７およびすべてのデータライン８が同電位となる。した
がって、この場合も、画素用薄膜トランジスタ６に絶縁
破壊が生じたり、画素用薄膜トランジスタ６の電位−電
流特性が変化したりしないようにすることができる。Next, a description will be given of a case where, when the active matrix panel is manufactured, it is cut along the cut line 13 and then comes into contact with, for example, another object charged with static electricity. As an example, the gate line 7 in the first row
Is assumed to have a high potential due to static electricity. Then, the gate line side protection element 1 corresponding to the gate line 7 of the first row
One of the protection thin film transistors 11a is turned on, and the protection ring 10 has the same potential as the gate line 7 of the first row. Next, looking at the gate line side protection element 11 corresponding to the gate line 7 in the second row, for example, the other protection thin film transistor 11b is turned on.
The gate line 7 of the row has the same potential as the protection ring 10. Thus, the guard ring 10, all gate lines 7 and all data lines 8 are at the same potential. Therefore, also in this case, it is possible to prevent dielectric breakdown of the pixel thin film transistor 6 and change of the potential-current characteristics of the pixel thin film transistor 6.
【００１２】なお、このアクティブマトリクスパネルで
は、カットライン１３に沿って切断した後においても、
保護リング１０、ゲートライン側保護素子１１の保護用
薄膜トランジスタ１１ａ、１１ｂおよびデータライン側
保護素子１２の保護用薄膜トランジスタ１２ａ、１２ｂ
が残存することになる。しかしながら、各ゲートライン
７に順次ゲート信号を供給し、それに同期させて各デー
タライン８にデータ信号を供給して表示駆動する場合、
一方の保護用薄膜トランジスタ１１ａ、１２ａのゲート
電極Ｇとソース電極Ｓとが互いに接続されているので、
これら一方の保護用薄膜トランジスタ１１ａ、１２ａが
ゲート信号やデータ信号の電圧程度ではオン状態となら
ず、仮にオン状態となっても他方の保護用薄膜トランジ
スタ１１ｂ、１２ｂが導通状態とならず、したがって表
示駆動に影響を及ぼすことはない。In this active matrix panel, even after cutting along the cut line 13,
Protective ring 10, protective thin film transistors 11a and 11b of gate line side protective element 11 and protective thin film transistors 12a and 12b of data line side protective element 12
Will remain. However, when a gate signal is sequentially supplied to each gate line 7 and a data signal is supplied to each data line 8 in synchronization with the gate signal, display driving is performed.
Since the gate electrode G and the source electrode S of one of the protective thin film transistors 11a and 12a are connected to each other,
One of the protection thin film transistors 11a and 12a does not turn on at about the voltage of the gate signal or the data signal, and even if it turns on, the other protection thin film transistors 11b and 12b do not become conductive, and thus display drive is performed. Does not affect.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、従来の
このようなアクティブマトリクスパネルでは、下側コン
タクト部３１が陽極酸化されずにアルミニウム合金等か
らなっているので、液晶表示素子の製造工程時に下側コ
ンタクト部にヒロックが発生することがある。このよう
な場合、例えばＩＴＯ薄膜から画素電極５を形成すると
きのエッチング工程でヒロックの部分から下側コンタク
ト部３１が腐食されることがある。そして、この腐食し
た部分に不純物がたまり、この不純物等が原因となって
下側コンタクト部３１の腐食が時間とともに進行し、ゲ
ートライン７が断線することがあるという問題があっ
た。この発明の課題は、第１の配線を腐食によって断線
しにくくすることである。However, in such a conventional active matrix panel as described above, since the lower contact portion 31 is made of aluminum alloy or the like without being anodized, the lower contact portion 31 is not formed during the manufacturing process of the liquid crystal display element. Hillocks may occur in the contact area. In such a case, for example, the lower contact portion 31 may be corroded from the hillock portion in the etching process when forming the pixel electrode 5 from the ITO thin film. Then, there is a problem that impurities are accumulated in the corroded portion, the corrosion of the lower contact portion 31 progresses with time due to the impurities and the like, and the gate line 7 may be disconnected. An object of the present invention is to make the first wiring hard to break due to corrosion.
【００１４】[0014]
【課題を解決するための手段】この発明は、基板上に第
１のコンタクト部を有する第１の配線が形成され、この
第１の配線上に、絶縁膜を介して第２のコンタクト部を
有する第２の配線が形成され、前記絶縁膜に形成された
コンタクトホールを介して前記第１の配線の第１のコン
タクト部に前記第２の配線の第２のコンタクト部が接続
される配線パターンにおいて、前記第１の配線の所定箇
所にそこから延出する延出部を形成し、この延出部の先
端部のみに前記第１のコンタクト部を形成したものであ
る。According to the present invention, a first wiring having a first contact portion is formed on a substrate, and a second contact portion is formed on the first wiring via an insulating film. A wiring pattern in which the second wiring that the second wiring section has is formed, and the second contact section of the second wiring is connected to the first contact section of the first wiring through the contact hole formed in the insulating film. In the above, the extension portion extending from the predetermined portion of the first wiring is formed, and the first contact portion is formed only at the tip portion of the extension portion.
【００１５】この発明によれば、第１の配線の所定箇所
にそこから延出する延出部を形成し、この延出部の先端
部に第１の配線と第２の配線の第２のコンタクト部との
間をコンタクトホールを介して接続する第１のコンタク
ト部を形成しているので、第１のコンタクト部を第１の
配線から離すことができ、第１のコンタクト部にヒロッ
クが発生してヒロックの部分から第１のコンタクト部が
腐食しても、第１の配線が腐食するまでの時間が長くな
り、第１の配線を腐食の進行による断線を抑制すること
ができる。この場合、請求項２記載の発明の如く、第２
の配線は第１の配線の延出部のそれぞれの先端部と重な
るように延出部が形成され、第１の配線の延出部は、第
１の配線の主線の両側にそれぞれ形成され、第１の配線
の主線と先端部との間に第２の配線と重ならない領域を
有すれば、第２のコンタクト部等の他の配線を切断する
ことなく第１の配線の延出部を切断することができると
共に、いずれか一方の延出部を切断しても第２の配線は
第１の配線と接続することができ、いずれか一方の第１
のコンタクト部の腐食が検査等で発見されたときは、腐
食が発見された第１のコンタクト部が形成された延出部
をレーザビーム等で切断することにより、腐食が発見さ
れた第１のコンタクト部を第１の配線から分断し、第１
の配線を腐食によって断線しないようにすることができ
る。According to the present invention, the extending portion extending from the predetermined portion of the first wiring is formed, and the second wiring of the first wiring and the second wiring is formed at the tip of the extending portion. Since the first contact portion connecting to the contact portion via the contact hole is formed, the first contact portion can be separated from the first wiring, and hillock occurs in the first contact portion. Then, even if the first contact portion corrodes from the hillock portion, the time until the first wiring corrodes becomes long, and the disconnection due to the progress of corrosion of the first wiring can be suppressed. In this case, as in the invention according to claim 2, the second
The extended portions are formed so as to overlap the respective tip portions of the extended portions of the first wiring, and the extended portions of the first wiring are formed on both sides of the main line of the first wiring, respectively. If there is a region that does not overlap the second wiring between the main line and the tip of the first wiring, the extension of the first wiring can be formed without cutting other wiring such as the second contact portion. In addition to being able to be cut, the second wiring can be connected to the first wiring even if one of the extending portions is cut, and either one of the first
When corrosion of the contact portion of No. 1 is found by inspection or the like, the extension portion having the first contact portion where corrosion is found is cut by a laser beam or the like, so that the first portion where corrosion is found The contact part is separated from the first wiring, and the first
It is possible to prevent the wiring from breaking due to corrosion.
【００１６】[0016]
【発明の実施の形態】以下、図１および図２を参照し
て、この発明を適用したアクティブマトリクスパネルの
第１実施形態について説明する。図１はこのアクティブ
マトリクスパネルの一部を示す平面図、図２は同アクテ
ィブマトリクスパネルの一部を示す断面図である。これ
らの図において、図６および図７と同一名称部分には同
一の符号を付し、その説明を適宜省略する。このアクテ
ィブマトリクスパネルでは、保護リング１０とショート
ライン１３との間におけるゲートライン（第１の配線）
７の所定箇所の両側に方形状の第１および第２の延出部
４１ａ、４１ｂがアルミニウムまたはアルミニウム合金
等から一体に形成されている。各延出部４１ａ、４１ｂ
の先端部のゲートライン７に平行する一点鎖線で囲まれ
た部分には短冊状の第１および第２の下側コンタクト部
（第１のコンタクト部）４２ａ、４２ｂが形成されてい
る。この場合、第１および第２の下側コンタクト部４２
ａ、４２ｂを除く各延出部４１ａ、４１ｂおよびゲート
ライン７の上面には、各延出部４１ａ、４１ｂの先端部
の一点鎖線で囲まれた部分に短冊状のマスクを施した状
態でゲートライン７を一方の電極として陽極酸化処理を
行なうことにより酸化アルミニウム等からなる陽極酸化
膜３２が形成されている。BEST MODE FOR CARRYING OUT THE INVENTION A first embodiment of an active matrix panel to which the present invention is applied will be described below with reference to FIGS. 1 and 2. FIG. 1 is a plan view showing a part of the active matrix panel, and FIG. 2 is a sectional view showing a part of the active matrix panel. In these figures, parts having the same names as those in FIGS. 6 and 7 are designated by the same reference numerals, and the description thereof will be omitted as appropriate. In this active matrix panel, the gate line (first wiring) between the protection ring 10 and the short line 13
Rectangular first and second extending portions 41a and 41b are integrally formed of aluminum or an aluminum alloy on both sides of a predetermined portion of 7. Each extending portion 41a, 41b
Strip-shaped first and second lower contact portions (first contact portions) 42a, 42b are formed in a portion surrounded by a dashed line parallel to the gate line 7 at the tip of the. In this case, the first and second lower contact portions 42
On the upper surface of each extension 41a, 41b except for a and 42b and on the upper surface of the gate line 7, the gate is formed in a state where a strip-shaped mask is applied to the portion surrounded by the one-dot chain line of the tip of each extension 41a, 41b. By carrying out anodizing treatment with line 7 as one electrode, anodized film 32 made of aluminum oxide or the like is formed.
【００１７】各下側コンタクト部４２ａ、４２ｂに対応
する部分におけるゲート絶縁膜２１にはそれぞれ３つの
コンタクトホール４３ａ、４３ｂからなる第１および第
２のコンタクトホール群４４ａ、４４ｂが形成され、保
護リング１０に対応する部分にコンタクトホール３５が
形成されている。この場合、コンタクトホール群４４
ａ、４４ｂの各コンタクトホール４３ａ、４３ｂはゲー
トライン７に平行するように一列に配置されている。な
お、図１において、ゲート絶縁膜２１は図示を省略され
ている。各延出部４１ａ、４１ｂに対応する部分および
両延出部４１ａ、４１ｂ間に対応する部分におけるゲー
ト絶縁膜２１の上面にはクロム等からなるコンタクト用
メタル層４５を介してアルミニウム合金等からなる方形
状の上側コンタクト部（第２のコンタクト部）４６が形
成され、この上側コンタクト部４６が各コンタクトホー
ル４３ａ、４３ｂを介して下側コンタクト部４２ａ、４
２ｂと接続されている。そして、上側コンタクト部４６
には一方の保護用薄膜トランジスタ１１ａのソース電極
（第２の配線）Ｓおよび他方の保護用薄膜トランジスタ
１１ｂのドレイン電極（第２の配線）Ｄがそれぞれ接続
されている。したがって、一方の保護用薄膜トランジス
タ１１ａのソース電極Ｓおよび他方の保護用薄膜トラン
ジスタ１１ｂのドレイン電極Ｄは、上側コンタクト部４
６が各コンタクトホール４３ａ、４３ｂを介して下側コ
ンタクト部４２ａ、４２ｂに接続されることで、ゲート
ライン７に接続されている。なお、延出部４１ａ、４１
ｂの近傍におけるゲートライン７には幅広部４８が形成
されている。First and second contact hole groups 44a and 44b composed of three contact holes 43a and 43b are formed in the gate insulating film 21 in the portions corresponding to the lower contact portions 42a and 42b, respectively, and the protection ring is formed. A contact hole 35 is formed in a portion corresponding to 10. In this case, the contact hole group 44
The contact holes 43a and 43b of a and 44b are arranged in a line so as to be parallel to the gate line 7. The gate insulating film 21 is not shown in FIG. The upper surface of the gate insulating film 21 in the portion corresponding to each of the extending portions 41a and 41b and the portion between the extending portions 41a and 41b is made of an aluminum alloy or the like through a contact metal layer 45 made of chromium or the like. A rectangular upper contact portion (second contact portion) 46 is formed, and the upper contact portion 46 is connected to the lower contact portions 42a, 4b through the contact holes 43a, 43b.
2b. Then, the upper contact portion 46
A source electrode (second wiring) S of the one protective thin film transistor 11a and a drain electrode (second wiring) D of the other protective thin film transistor 11b are connected to each. Therefore, the source electrode S of one protective thin film transistor 11a and the drain electrode D of the other protective thin film transistor 11b are connected to the upper contact portion 4
6 is connected to the lower contact portions 42a and 42b through the contact holes 43a and 43b, and thus is connected to the gate line 7. In addition, the extending portions 41a, 41
A wide portion 48 is formed in the gate line 7 near b.
【００１８】このように、このアクティブマトリクスパ
ネルでは、ゲートライン７の所定箇所にその両側からそ
れぞれゲートライン７と直交する方向に延出する方形状
の延出部４１ａ、４１ｂを形成し、この延出部４１ａ、
４１ｂの先端部にゲートライン７と一方の保護用薄膜ト
ランジスタ１１ａのソース電極Ｓおよび他方の保護用薄
膜トランジスタ１１ｂのドレイン電極Ｄとの間をコンタ
クトホール４３ａ、４３ｂを介して接続するための下側
コンタクト部４２ａ、４２ｂを形成しているので、下側
コンタクト部４２ａ、４２ｂをゲートライン７から離す
ことができ、下側コンタクト部４２ａ、４２ｂにヒロッ
クが発生してヒロックの部分から下側コンタクト部４２
ａ、４２ｂが腐食しても、ゲートライン７が腐食するま
での時間が長くなり、ゲートライン７を腐食によって断
線しにくくすることができる。また、コンタクトホール
４３ａ、４３ｂを下側コンタクト部４２ａ、４２ｂに一
列に配置したので、下側コンタクト部４２ａ、４２ｂの
面積を少なくすることができ、ヒロックの発生を少なく
することができる。さらに、延出部４１ａ、４１ｂを上
側コンタクト部４６と重ならない領域を形成すれば、延
出部４１ａ、４１ｂのいずれか一方の、上側コンタクト
部４６と重ならない領域を切断しても一方の保護用薄膜
トランジスタ１１ａのソース電極Ｓおよび他方の保護用
薄膜トランジスタ１１ｂのドレイン電極Ｄをゲートライ
ン７と接続することができ、下側コンタクト部４２ａ、
４２ｂのいずれか一方が腐食されても、腐食された下側
コンタクト部４２ａ、４２ｂのいずれか一方をレーザビ
ーム等で切断することにより、腐食が発見された下側コ
ンタクト部４２ａ、４２ｂの一方をゲートライン７から
分離し、ゲートライン７を腐食の進行によって断線しな
いようにすることができる。As described above, in this active matrix panel, the rectangular extending portions 41a and 41b extending from the both sides of the gate line 7 in the direction orthogonal to the gate line 7 are formed at predetermined positions of the gate line 7, and the extending portions 41a and 41b are formed. Output part 41a,
A lower contact portion for connecting the gate line 7 to the source electrode S of the one protective thin film transistor 11a and the drain electrode D of the other protective thin film transistor 11b at the tip portion of 41b through contact holes 43a and 43b. Since the lower contact portions 42a and 42b are formed, the lower contact portions 42a and 42b can be separated from the gate line 7, hillocks are generated in the lower contact portions 42a and 42b, and the lower contact portions 42a and 42b are changed from the hillock portions.
Even if a and 42b are corroded, the time until the gate line 7 is corroded becomes long, and the gate line 7 can be made hard to break due to corrosion. Further, since the contact holes 43a and 43b are arranged in a row in the lower contact portions 42a and 42b, the area of the lower contact portions 42a and 42b can be reduced, and the occurrence of hillocks can be reduced. Further, if the extension portions 41a and 41b are formed in a region that does not overlap the upper contact portion 46, one of the extension portions 41a and 41b is protected even if the region that does not overlap the upper contact portion 46 is cut. The source electrode S of the protective thin film transistor 11a and the drain electrode D of the other protective thin film transistor 11b can be connected to the gate line 7, and the lower contact portion 42a,
Even if one of the lower contact portions 42b is corroded, one of the lower contact portions 42a, 42b where corrosion is found is cut by cutting one of the corroded lower contact portions 42a, 42b with a laser beam or the like. The gate line 7 can be separated from the gate line 7 so as not to be broken due to the progress of corrosion.
【００１９】次に、図３および図４を参照して、この発
明を適用したアクティブマトリクスパネルの第２実施形
態について説明する。図３はこのアクティブマトリクス
パネルの一部を示す平面図、図４は同アクティブマトリ
クスパネルの一部を示す断面図である。これらの図にお
いて、図６および図７と同一名称部分には同一の符号を
付し、その説明を適宜省略する。このアクティブマトリ
クスパネルでは、保護リング１０とショートライン１３
との間におけるゲートライン７の所定箇所の両側にゲー
トライン７と直交する方向に延出すると共に、先端部が
１８０度折り曲げられて全体がほぼＪ字状となった第１
および第２の延出部５１ａ、５１ｂがアルミニウム合金
等から一体に形成されている。各延出部５１ａ、５１ｂ
の先端部の一点鎖線で囲まれた部分にはゲートライン７
に直交する短冊状の第１および第２の下側コンタクト部
（第１のコンタクト部）５２ａ、５２ｂが形成されてい
る。この場合、第１および第２の下側コンタクト部５２
ａ、５２ｂを除く各延出部５１ａ、５１ｂおよびゲート
ライン７の上面には、各延出部５１ａ、５１ｂの先端部
の一点鎖線で囲まれた部分に短冊状のマスクを施した状
態でゲートライン７を一方の電極として陽極酸化処理を
行なうことにより酸化アルミニウム等からなる陽極酸化
膜３２が形成されている。Next, a second embodiment of the active matrix panel to which the present invention is applied will be described with reference to FIGS. 3 and 4. FIG. 3 is a plan view showing a part of the active matrix panel, and FIG. 4 is a sectional view showing a part of the active matrix panel. In these figures, parts having the same names as those in FIG. 6 and FIG. In this active matrix panel, the protection ring 10 and the short line 13 are
Between the first and second gate lines 7 extending in a direction orthogonal to the gate line 7 on both sides of a predetermined position, and the tip portion is bent 180 degrees to form a substantially J-shape.
The second extending portions 51a and 51b are integrally formed of aluminum alloy or the like. Each extending portion 51a, 51b
Gate line 7 in the part surrounded by the alternate long and short dash line at the tip of
Strip-shaped first and second lower contact portions (first contact portions) 52a, 52b orthogonal to the are formed. In this case, the first and second lower contact portions 52
On the upper surfaces of the extension parts 51a and 51b and the gate line 7 excluding a and 52b, a gate is provided with a strip-shaped mask applied to the portion surrounded by the one-dot chain line at the tip of each extension part 51a and 51b. By carrying out anodizing treatment with line 7 as one electrode, anodized film 32 made of aluminum oxide or the like is formed.
【００２０】各下側コンタクト部５２ａ、５２ｂに対応
する部分におけるゲート絶縁膜２１にはそれぞれ３つの
コンタクトホール５３ａ、５３ｂからなる第１および第
２のコンタクトホール群５４ａ、５４ｂが形成されてい
る。この場合、コンタクトホール群５４ａ、５４ｂの各
コンタクトホール５３ａ、５３ｂはゲートライン７に直
交するように一列に配置されている。なお、図３におい
て、ゲート絶縁膜２１は省略されている。各下側コンタ
クト部５２ａ、５２ｂに対応する部分および両下側コン
タクト部５２ａ、５２ｂ間に対応する部分におけるゲー
ト絶縁膜２１の上面にはクロム等からなるコンタクト用
メタル層５５を介してアルミニウム合金等からなる短冊
状の上側コンタクト部（第２のコンタクト部）５６が形
成され、この上側コンタクト部５６が各コンタクトホー
ル群５４ａ、５４ｂを介して下側コンタクト部５２ａ、
５２ｂと接続されている。そして、上側コンタクト部５
６には一方の保護用薄膜トランジスタ１１ａのソース電
極Ｓおよび他方の保護用薄膜トランジスタ１１ｂのドレ
イン電極Ｄがそれぞれ接続されている。したがって、一
方の保護用薄膜トランジスタ１１ａのソース電極Ｓおよ
び他方の保護用薄膜トランジスタ１１ｂのドレイン電極
Ｄは、上側コンタクト部５６が各コンタクトホール５３
ａ、５３ｂを介して下側コンタクト部５２ａ、５２ｂに
接続されることで、ゲートライン７に接続されている。First and second contact hole groups 54a and 54b composed of three contact holes 53a and 53b are formed in the gate insulating film 21 in the portions corresponding to the lower contact portions 52a and 52b, respectively. In this case, the contact holes 53 a and 53 b of the contact hole groups 54 a and 54 b are arranged in a line so as to be orthogonal to the gate line 7. Note that the gate insulating film 21 is omitted in FIG. An aluminum alloy or the like is formed on the upper surface of the gate insulating film 21 in a portion corresponding to each lower contact portion 52a, 52b and a portion between both lower contact portions 52a, 52b with a contact metal layer 55 made of chromium or the like interposed therebetween. A strip-shaped upper contact portion (second contact portion) 56 is formed, and the upper contact portion 56 is connected to the lower contact portion 52a via the contact hole groups 54a and 54b.
It is connected to 52b. Then, the upper contact portion 5
The source electrode S of one protective thin film transistor 11a and the drain electrode D of the other protective thin film transistor 11b are connected to 6 respectively. Therefore, in the source electrode S of the one protective thin film transistor 11a and the drain electrode D of the other protective thin film transistor 11b, the upper contact portion 56 has each contact hole 53.
It is connected to the gate line 7 by being connected to the lower contact portions 52a and 52b via a and 53b.
【００２１】このように、このアクティブマトリクスパ
ネルでは、ゲートライン７の所定箇所にその両側からそ
れぞれゲートライン７と直交する方向に延出すると共
に、先端部が１８０度折り曲げられて全体がほぼＪ字状
となった第１および第２の延出部５１ａ、５１ｂを形成
し、これらの延出部５１ａ、５１ｂの先端部にゲートラ
イン７と一方の保護用薄膜トランジスタ１１ａのソース
電極Ｓおよび他方の保護用薄膜トランジスタ１１ｂのド
レイン電極Ｄとの間をコンタクトホール５３ａ、５３ｂ
を介して接続するための下側コンタクト部５２ａ、５２
ｂを形成しているので、下側コンタクト部５２ａ、５２
ｂをゲートライン７からより一層離すことができ、下側
コンタクト部５２ａ、５２ｂでヒロックが発生してヒロ
ックの部分から下側コンタクト部５２ａ、５２ｂが腐食
しても、ゲートライン７が腐食するまでの時間が長くな
り、ゲートライン７を腐食によって断線しにくくするこ
とができる。また、ゲートライン７の両側にそれぞれ延
出部５１ａ、５１ｂを形成し、これら延出部５１ａ、５
１ｂの先端部を折り曲げて基端部と並列させ、各延出部
５１ａ、５１ｂの先端部にそれぞれ下側コンタクト部５
２ａ、５２ｂを形成したので、上側コンタクト部５６等
の他の配線を切断することなく延出部５１ａ、５１ｂを
切断することができると共に、いずれか一方の延出部５
１ａ、５１ｂを切断しても一方の保護用薄膜トランジス
タ１１ａのソース電極Ｓおよび他方の保護用薄膜トラン
ジスタ１１ｂのドレイン電極Ｄをゲートライン７と接続
することができ、いずれか一方の下側コンタクト部５２
ａ、５２ｂの腐食が検査等で発見されたときは、腐食が
発見された下側コンタクト部５２ａ、５２ｂが形成され
た延出部５１ａ、５１ｂを二点鎖線で示すようにレーザ
ビーム等で切断することにより、腐食が発見された下側
コンタクト部５２ａ、５２ｂをゲートライン７から分断
し、ゲートライン７を腐食の進行によって断線しないよ
うにすることができる。さらに、コンタクトホール５３
ａ、５３ｂを下側コンタクト部５２ａ、５２ｂに一列に
配置したので、下側コンタクト部５２ａ、５２ｂの面積
を少なくすることができ、ヒロックの発生を少なくする
ことができる。As described above, in this active matrix panel, the gate lines 7 extend from both sides thereof in the direction orthogonal to the gate lines 7 at predetermined positions, and the tips are bent by 180 degrees, so that the entire structure is substantially J-shaped. Forming the first and second extending portions 51a and 51b, and the gate line 7 and the source electrode S of the protective thin film transistor 11a on one side and the other of the extending portions 51a and 51b on the tip ends of the extending portions 51a and 51b. Between the drain electrode D of the thin film transistor 11b and contact holes 53a, 53b
Lower contact parts 52a, 52 for connecting via
b is formed, the lower contact portions 52a, 52
b can be further separated from the gate line 7, and even if hillocks are generated in the lower contact portions 52a and 52b and the lower contact portions 52a and 52b are corroded from the hillock portion, until the gate line 7 is corroded. Therefore, the gate line 7 can be made hard to break due to corrosion. In addition, extending portions 51a and 51b are formed on both sides of the gate line 7, and these extending portions 51a and 5b are formed.
1b is bent so that it is parallel to the base end, and the lower contact portion 5 is attached to the tip of each extension 51a, 51b.
Since 2a and 52b are formed, the extending portions 51a and 51b can be cut without cutting other wiring such as the upper contact portion 56, and at least one of the extending portions 5 can be cut.
Even if 1a and 51b are cut off, the source electrode S of one protective thin film transistor 11a and the drain electrode D of the other protective thin film transistor 11b can be connected to the gate line 7, and the lower contact portion 52 of either one of them can be connected.
When corrosion of the a and 52b is found by inspection, etc., the extended portions 51a and 51b where the lower contact parts 52a and 52b where the corrosion is found are formed are cut with a laser beam or the like as shown by a chain double-dashed line. By doing so, it is possible to separate the lower contact portions 52a and 52b where corrosion is found from the gate line 7 and prevent the gate line 7 from being broken due to the progress of corrosion. Further, the contact hole 53
Since the a and 53b are arranged in a line in the lower contact portions 52a and 52b, the area of the lower contact portions 52a and 52b can be reduced and the occurrence of hillocks can be reduced.
【００２２】なお、上記第１および第２実施形態では、
逆スタガ型の保護用薄膜トランジスタについて説明した
が、これに限らず、例えばスタガ型の保護用薄膜トラン
ジスタであってもよい。また、上記第１および第２実施
形態では、ゲートライン７と一方の保護用薄膜トランジ
スタ１１ａのソース電極Ｓおよび他方の保護用薄膜トラ
ンジスタ１１ｂのドレイン電極Ｄとの間をコンタクトホ
ール４３ａ、４３ｂ、５３ａ、５３ｂを介して接続する
場合について説明したが、これに限らず、２本の配線を
コンタクトホールを介して接続する場合に広く適用する
ことができる。In the above first and second embodiments,
Although the reverse stagger type protective thin film transistor has been described, the present invention is not limited to this, and may be, for example, a stagger type protective thin film transistor. Further, in the first and second embodiments, the contact holes 43a, 43b, 53a, 53b are provided between the gate line 7 and the source electrode S of the one protection thin film transistor 11a and the drain electrode D of the other protection thin film transistor 11b. Although the case of connecting via wiring has been described, the present invention is not limited to this and can be widely applied to the case of connecting two wirings via a contact hole.
【００２３】[0023]
【発明の効果】以上説明したように、この発明によれ
ば、第１の配線の所定箇所にそこから延出する延出部を
形成し、この延出部の先端部に第１の配線と第２の配線
の第２のコンタクト部との間をコンタクトホールを介し
て接続する第１のコンタクト部を形成しているので、第
１のコンタクト部を第１の配線から離すことができ、第
１のコンタクト部にヒロックが発生してヒロックの部分
から第１のコンタクト部が腐食しても、第１の配線が腐
食するまでの時間が長くなり、第１の配線を腐食の進行
による断線を抑制することができる。この場合、請求項
２記載の発明の如く、第２の配線は第１の配線の延出部
のそれぞれの先端部と重なるように延出部が形成され、
第１の配線の延出部は、第１の配線の主線の両側にそれ
ぞれ形成され、第１の配線の主線と先端部との間に第２
の配線と重ならない領域を有するので、第２のコンタク
ト部等の他の配線を切断することなく第１の配線の延出
部を切断することができると共に、いずれか一方の延出
部を切断しても第２の配線は第１の配線と接続すること
ができ、いずれか一方の第１のコンタクト部の腐食が検
査等で発見されたときは、腐食が発見された第１のコン
タクト部が形成された延出部をレーザビーム等で切断す
ることにより、腐食が発見された第１のコンタクト部を
第１の配線から分断し、第１の配線を腐食によって断線
しないようにすることができる。As described above, according to the present invention, the extending portion extending from the predetermined portion of the first wiring is formed, and the first wiring is formed at the tip of the extending portion. Since the first contact portion that connects the second contact portion of the second wiring via the contact hole is formed, the first contact portion can be separated from the first wiring. Even if hillocks occur in the first contact portion and the first contact portion corrodes from the hillock portion, it takes a long time until the first wiring corrodes, and the first wiring is disconnected due to the progress of corrosion. Can be suppressed. In this case, as in the second aspect of the present invention, the second wiring is formed with the extending portions so as to overlap the respective tip portions of the extending portions of the first wiring,
The extended portions of the first wiring are formed on both sides of the main line of the first wiring, respectively, and the second wiring is formed between the main line of the first wiring and the tip portion.
Since it has a region that does not overlap with the wiring of the first wiring, it is possible to cut the extended portion of the first wiring without cutting the other wiring such as the second contact portion, and cut either one of the extended portions. However, the second wiring can be connected to the first wiring, and when corrosion of any one of the first contact portions is found by inspection or the like, the first contact portion where the corrosion is found It is possible to disconnect the first contact portion, where corrosion is found, from the first wiring by cutting the extended portion formed with the laser beam or the like so that the first wiring is not broken by the corrosion. it can.
【図１】この発明の第１実施形態を適用したアクティブ
マトリクスパネルの一部を示す平面図。FIG. 1 is a plan view showing a part of an active matrix panel to which a first embodiment of the invention is applied.
【図２】同アクティブマトリクスパネルの一部を示す断
面図。FIG. 2 is a sectional view showing a part of the active matrix panel.
【図３】この発明の第２実施形態を適用したアクティブ
マトリクスパネルの一部を示す平面図。FIG. 3 is a plan view showing a part of an active matrix panel to which a second embodiment of the invention is applied.
【図４】同アクティブマトリクスパネルの一部を示す断
面図。FIG. 4 is a sectional view showing a part of the active matrix panel.
【図５】従来例を説明するために示すもので、アクティ
ブマトリクスパネル複数個分に対応する大きさのガラス
基板上に画素用薄膜トランジスタ等が形成された状態に
おける等価回路的平面図。FIG. 5 is an equivalent circuit plan view showing a conventional example, in a state where a pixel thin film transistor and the like are formed on a glass substrate having a size corresponding to a plurality of active matrix panels.
【図６】図５に示すアクティブマトリクスパネルの具体
的な構造の一部の平面図。6 is a plan view of a part of a specific structure of the active matrix panel shown in FIG.
【図７】同アクティブマトリクスパネルの具体的な構造
の一部の断面図。FIG. 7 is a partial cross-sectional view of a specific structure of the active matrix panel.
６ 画素用薄膜トランジスタ ７ ゲートライン（第１の配線） １１ 保護素子 １１ａ、１１ｂ 保護用薄膜トランジスタ ２１ ゲート絶縁膜 ４１ａ、４１ｂ 延出部 ４２ａ、４２ｂ 下側コンタクト部（第１のコンタクト
部） ４３ａ、４３ｂ コンタクトホール ４６ 上側コンタクト部（第２のコンタクト部） Ｇ ゲート電極 Ｓ ソース電極（第２の配線） Ｄ ドレイン電極（第２の配線）6 Pixel Thin Film Transistor 7 Gate Line (First Wiring) 11 Protective Elements 11a and 11b Protective Thin Film Transistor 21 Gate Insulating Films 41a and 41b Extensions 42a and 42b Lower Contact (First Contact) 43a and 43b Contact Hole 46 Upper contact portion (second contact portion) G Gate electrode S Source electrode (second wiring) D Drain electrode (second wiring)
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