【０００１】[0001]
【発明の属する技術分野】本発明はインダクタ及びその
製造方法に係り、さらに詳細には下部メタル層と上部メ
タル層との間に誘電材料としてポリイミドを用いたイン
ダクタ及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inductor and a manufacturing method thereof, and more particularly to an inductor using polyimide as a dielectric material between a lower metal layer and an upper metal layer and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来、ラジオ周波数（ＲＦ）やマイクロ
ウェ−ブ領域に用いられる高周波用集積回路（ＩＣ）は
シリコン基板でない、例えば高速動作に適したガリウム
アセナイド（GaAs）基板上でインダクタを連結する方法
によりインダクタを除いた素子を具現したが、現在では
GaAs基板上でインダクタをエアブリッジ形態で集積した
GaAsＭＭＩＣ(Microwave Monolithic IC) を用いてい
る。2. Description of the Related Art Conventionally, a high frequency integrated circuit (IC) used in a radio frequency (RF) or a microwave region is not a silicon substrate, for example, an inductor is mounted on a gallium arsenide (GaAs) substrate suitable for high speed operation. Although the element was realized by removing the inductor by the connecting method, nowadays
Inductors integrated in air bridge form on GaAs substrate
GaAs MMIC (Microwave Monolithic IC) is used.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、GaAsは
シリコンに比し高コストであり製造し難いので、前記し
たインダクタと一体化したGaAsＭＭＩＣの商用化が難し
いという問題があった。However, since GaAs is more expensive than silicon and difficult to manufacture, there is a problem that it is difficult to commercialize the GaAs MMIC integrated with the above-mentioned inductor.
【０００４】本発明は前記の短所を克服するために案出
されたものであり、その目的は、通常のシリコン基板で
集積されるインダクタを提供するにある。The present invention was devised to overcome the above-mentioned disadvantages, and an object thereof is to provide an inductor integrated on a conventional silicon substrate.
【０００５】本発明の他の目的は前記インダクタに適し
た製造方法を提供するにある。Another object of the present invention is to provide a manufacturing method suitable for the inductor.
【０００６】[0006]
【課題を解決するための手段】前記の目的を達成するた
めに、請求項１記載の第１の発明によるインダクタは、
半導体集積回路の内部に装着されるインダクタにおい
て、下部メタルと上部メタルとの間に誘電材料としてポ
リイミドを用いることを要旨とする。従って、通常のシ
リコン基板でインダクタを集積できる。In order to achieve the above object, the inductor according to the first invention of claim 1 is
A gist of the present invention is to use polyimide as a dielectric material between a lower metal and an upper metal in an inductor mounted inside a semiconductor integrated circuit. Therefore, the inductor can be integrated on a normal silicon substrate.
【０００７】請求項２記載の第２の発明は、請求項１の
インダクタを具備するシリコンマイクロモノリシッグ集
積回路とする。従って、高選択度、低い挿入損失、高共
振周波数特性のシリコンＭＭＩＣが具現できる。A second invention according to claim 2 is a silicon micromonolithic integrated circuit comprising the inductor according to claim 1. Therefore, a silicon MMIC with high selectivity, low insertion loss, and high resonance frequency characteristics can be realized.
【０００８】前記他の目的を達成するために、請求項３
記載の第３の発明は、半導体集積回路に一体に形成され
たインダクタの製造方法は、第１メタルの上部にポリイ
ミドを塗布する段階と、前記塗布されたポリイミドを硬
化する段階と、前記硬化されたポリイミドをパタニング
して第１メタルの一部を露出させてブァイアホ−ルを形
成する段階と、前記パタニングされたポリイミドの上部
及び露出された第１メタルの上部に第２メタルを塗布す
る段階と、前記ブァイアホ−ルに塗布された前記第２メ
タルをパタニングする段階とを含むことを要旨とする。
従って、インダクタに適した製造方法が提供できる。In order to achieve the above-mentioned other object, claim 3
A third invention described is a method of manufacturing an inductor formed integrally with a semiconductor integrated circuit, comprising: applying polyimide to an upper portion of a first metal; curing the applied polyimide; and curing the polyimide. Patterning the polyimide to expose a part of the first metal to form a via hole; and applying a second metal to the upper portion of the patterned polyimide and the upper portion of the exposed first metal. And patterning the second metal applied to the via hole.
Therefore, a manufacturing method suitable for the inductor can be provided.
【０００９】ここで、請求項４記載の第４の発明は、前
記ポリイミドの塗布段階において前記塗布されたポリイ
ミドの厚さは数十乃至数百μであることが好ましい。従
って、ポリイミドは粘性の化学物質でありウェ−ハの表
面にフォトレジスト等のように塗布できる。In the fourth aspect of the present invention, it is preferable that the thickness of the polyimide applied in the step of applying the polyimide is several tens to several hundreds μ. Therefore, polyimide is a viscous chemical substance and can be applied to the surface of a wafer like a photoresist.
【００１０】さらに、請求項５記載の第５の発明は、塗
布されたポリイミドを効果的に硬化させるために、前記
ポリイミド硬化段階はＮ2雰囲気で２００〜６００℃位
の温度で行われることが好ましい。Further, in the fifth aspect of the present invention, in order to effectively cure the applied polyimide, the polyimide curing step may be performed in an N2 atmosphere at a temperature of about 200 to 600 ° C. preferable.
【００１１】請求項６記載の第６の発明は、パタニング
されたポリイミドの上部に塗布される第２メタルの厚さ
は数μであることが好ましい。従って、上部メタルのパ
タ−ン形成ができる。In the sixth aspect of the present invention, it is preferable that the thickness of the second metal applied to the upper portion of the patterned polyimide is several μ. Therefore, the upper metal pattern can be formed.
【００１２】また、請求項７記載の第７の発明は、前記
第２メタルのパタ−ン形成段階は湿式食刻により行われ
ることが好ましい。従って、メタルがポリイミドとの接
着力に欠けることによる浮き上がりを防止できる。In the seventh aspect of the present invention, it is preferable that the step of forming the pattern of the second metal is performed by wet etching. Therefore, it is possible to prevent the metal from being lifted up due to the lack of adhesiveness with the polyimide.
【００１３】請求項８記載の第８の発明は、前記第１及
び第２メタルのパタニング段階は、フォトレジストを用
いる写真工程及び食刻工程を含むことを要旨とする。従
って、光反応性ポイミドを用いる場合にポリイミド上部
のフォトレジストパタ−ンにより現象段階でポリイミド
の食刻が可能となる。An eighth aspect of the present invention is characterized in that the patterning step of the first and second metals includes a photolithography process using a photoresist and an etching process. Therefore, when the photoreactive polyimide is used, the photoresist pattern on the polyimide allows the polyimide to be etched at the phenomenon stage.
【００１４】請求項９記載の第９の発明は、前記第２メ
タルのパタニング時フォトレジストの厚さは好ましくは
３〜５μであることを要旨とする。従って、上部メタル
の厚さとポリイミドの厚さによる段差からミスコ−ティ
ング（mis-coating)の発生を防止できる。A ninth aspect of the present invention is characterized in that the thickness of the photoresist at the time of patterning the second metal is preferably 3 to 5 μm. Therefore, it is possible to prevent mis-coating from being caused by a step due to the thickness of the upper metal and the thickness of the polyimide.
【００１５】請求項１０記載の第１０の発明は、半導体
集積回路の内部に装着されるインダクタにおいて、シリ
コン基板上に所定のタ−ン数で形成された下部メタル層
と、前記下部メタル層と所定距離離隔された上部に前記
下部メタル層のタ−ン数と同一タ−ン数で形成された上
部メタル層と、前記下部メタル層と前記上部メタル層と
を電機的に接続させるようにその間に形成されたブァイ
アホ−ルと、前記上部と下部メタル層との間に前記上部
メタルタ−ンと前記下部メタルタ−ンとの間を電気的に
絶縁させるように前記ブァイアホ−ルを除いた部分に形
成されたポリイミド誘電体層を含むことを要旨とする。
従って、通常のシリコン基板でインダクタを集積でき
る。According to a tenth aspect of the present invention, in an inductor mounted inside a semiconductor integrated circuit, a lower metal layer formed on a silicon substrate with a predetermined number of turns, and the lower metal layer. An upper metal layer formed with the same number of turns as the number of turns of the lower metal layer on the upper portion separated by a predetermined distance, and the lower metal layer and the upper metal layer so as to electrically connect them therebetween. The via hole formed in the above and a portion excluding the via hole so as to electrically insulate the upper metal turn and the lower metal turn between the upper and lower metal layers. The gist is to include a formed polyimide dielectric layer.
Therefore, the inductor can be integrated on a normal silicon substrate.
【００１６】[0016]
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
【００１７】本発明によるインダクタにおいて誘電材料
としてポリイミドを用いるのはポリイミドの誘電係数が
相対的に低く、インダクタの特性の確保のための十分な
る厚さが容易に得られるからである。Polyimide is used as the dielectric material in the inductor according to the present invention because the dielectric coefficient of polyimide is relatively low and a sufficient thickness for securing the characteristics of the inductor can be easily obtained.
【００１８】さらに、光反応性ポリイミドを用いるとポ
リイミド自体をエッチングせずに写真工程後の現象だけ
でパタンニングし得る。Further, when the photoreactive polyimide is used, the patterning can be performed only by the phenomenon after the photolithography process without etching the polyimide itself.
【００１９】図１（Ａ）乃至図１（Ｃ）は本発明による
インダクタの製造方法の流れを示す工程断面図である。
図１（Ａ）は下部メタルの上側にポリイミドが塗布され
たものを、図１（Ｂ）はパタニング済みのポリイミド及
び下部メタルを、そして図１（Ｃ）は上部メタルがパタ
ニングされた構造を示している。1 (A) to 1 (C) are process sectional views showing the flow of a method of manufacturing an inductor according to the present invention.
1A shows a structure in which polyimide is applied to the upper side of a lower metal, FIG. 1B shows a patterned polyimide and a lower metal, and FIG. 1C shows a structure in which an upper metal is patterned. ing.
【００２０】図１（Ａ）乃至図１（Ｃ）に示された工程
は通常の製造方法によりインダクタを除いた素子が具現
されメタル配線が完了された後施される。The steps shown in FIGS. 1A to 1C are performed after the elements other than the inductor are embodied by the usual manufacturing method and the metal wiring is completed.
【００２１】図１（Ａ）において参照符号１０はシリコ
ン酸化膜、１２は下部メタル、１４はポリイミド層であ
る。In FIG. 1A, reference numeral 10 is a silicon oxide film, 12 is a lower metal, and 14 is a polyimide layer.
【００２２】ここで、下部メタルの上側のポリイミドは
数十乃至数百μの厚さに塗布される。周知のように、ポ
リイミドは粘性の化学物質でありウェ−ハの表面にフォ
トレジストやＳＯＧ(Silicon On Glass)のように塗布し
得る。Here, the polyimide on the upper side of the lower metal is applied to a thickness of several tens to several hundreds μ. As is well known, polyimide is a viscous chemical substance and can be coated on the surface of a wafer like photoresist or SOG (Silicon On Glass).
【００２３】ポリイミドは熱硬化により硬化される。こ
の際、ポリイミドの溶液中の溶剤成分が揮発されると硬
化前に比し約１／２程度の厚さに縮まる。これにより、
インダクタの特性の確保のための十分なる厚さが容易に
得られる。The polyimide is cured by heat curing. At this time, if the solvent component in the polyimide solution is volatilized, the thickness is reduced to about 1/2 of that before curing. This allows
A sufficient thickness for securing the characteristics of the inductor can be easily obtained.
【００２４】効果的な熱硬化のために、熱硬化はＮ2雰
囲気で２００〜６００℃位の温度で行われる。For effective heat curing, heat curing is performed in a N2 atmosphere at a temperature of about 200-600 ° C.
【００２５】硬化されたポリイミドは通常の写真工程及
び食刻工程を通じてパタニングされる。通常の方法はフ
ォトレジストを湿式食刻して取り除く。The cured polyimide is patterned through a conventional photographic process and an etching process. The usual method is to wet etch away the photoresist.
【００２６】光反応性ポイミドを用いる場合にポリイミ
ド上部のフォトレジストパタ−ンにより現象段階でポリ
イミドの食刻が可能となる。When a photoreactive polyimide is used, the photoresist pattern on top of the polyimide allows the polyimide to be etched at the phenomenon stage.
【００２７】この段階後、図１（Ｂ）に示されたように
パタニングされたポリイミド１４′により下部メタルと
上部メタルとを連結するブァイアホ−ル１６が形成され
る。After this step, a via hole 16 for connecting the lower metal and the upper metal is formed by the patterned polyimide 14 'as shown in FIG. 1B.
【００２８】さらに、塗布或いはスパタリングによりポ
リイミドと露出された下部電極上にに数μの厚さの上部
メタル層１８が形成される。Furthermore, an upper metal layer 18 having a thickness of several μ is formed on the exposed lower electrode of polyimide by coating or sputtering.
【００２９】ここで、上部メタルのパタ−ン形成のため
のフォトレジストの厚さを通常の１〜２μに形成する場
合は上部メタルの厚さとポリイミドの厚さによる段差か
らミスコ−ティング（mis-coating)が発生し得る。Here, when the photoresist for forming the pattern of the upper metal is formed to a normal thickness of 1 to 2 .mu.m, the mis-coating (mis-) is caused due to the step difference due to the thickness of the upper metal and the thickness of the polyimide. coating) can occur.
【００３０】従って、本発明ではフォトレジストの厚さ
を３〜５μに形成する。Therefore, in the present invention, the photoresist is formed to have a thickness of 3 to 5 μm.
【００３１】上部メタルは、写真工程及び食刻工程によ
りパタニングされる。メタルの食刻方法としては工程の
制御が容易でパタ−ンのプロファイルが良好な乾式食刻
が主に用いられる。The upper metal is patterned by a photographic process and an etching process. As a metal etching method, dry etching is mainly used because the process is easy to control and the pattern profile is good.
【００３２】しかしながら、本発明における上部メタル
は厚さが数μなので、通常の乾式食刻を用いるとメタル
がポリイミドとの接着力に欠けることにより浮き上が
り、よって湿式食刻を用いる。However, since the thickness of the upper metal in the present invention is several μ, when the normal dry etching is used, the metal is lifted due to lack of adhesive strength with the polyimide, and therefore wet etching is used.
【００３３】しかしながら、このような問題点が解決で
きるなら乾式食刻を用いても良い。パタニングされた上
部メタル１８の構造が図１（Ｃ）に示されている。However, if such a problem can be solved, dry etching may be used. The structure of the patterned upper metal 18 is shown in FIG.
【００３４】図３は図１（Ａ）乃至図１（Ｃ）に示され
た方法により形成された４回タ−ンインダクタの断面図
である。FIG. 3 is a cross-sectional view of a four-turn turn inductor formed by the method shown in FIGS. 1 (A) to 1 (C).
【００３５】図３に示されたインダクタにおいて、横断
する黒線１２は下部メタル、黒線１４はポリイミド、白
線１８ａ，１８ｂは上部メタルである。ここで、１８ａ
はウェ−ブガイドであり、１８ｂは巻かれたインダクタ
ラインである。下部メタル１２と上部メタル１８ｂは中
央の丸い白点で示されるブァイアホ−ル１６により連結
される。In the inductor shown in FIG. 3, the black line 12 which traverses is the lower metal, the black line 14 is the polyimide, and the white lines 18a and 18b are the upper metals. Where 18a
Is a wave guide, and 18b is a wound inductor line. The lower metal 12 and the upper metal 18b are connected by a via hole 16 shown by a round white dot in the center.
【００３６】なお、本発明により製造されたインダクタ
はＲＦチョ−クだけでなくマッチング素子としても用い
られる。The inductor manufactured according to the present invention can be used not only as an RF choke but also as a matching element.
【００３７】[0037]
【実施例】開始ウェーハはＢードープされたｐ−型＜１
００＞シリコンウェーハであり、抵抗率は２０Ωcmであ
る。処理された２−金属標準ＢｉＣＭＯＳウェーハの上
部に１００μｍ厚さのポリイミドと４μｍ厚さのアルミ
ニウム金属（Ｍ３）が図１（Ｃ）のように蒸着及びパタ
ニングされる。ポリイミドは次のような理由から用いら
れた。EXAMPLES Starting wafers are B-doped p-type <1
00> silicon wafer, and the resistivity is 20 Ωcm. 100 μm thick polyimide and 4 μm thick aluminum metal (M3) are deposited and patterned as shown in FIG. 1C on top of the treated 2-metal standard BiCMOS wafer. Polyimide was used for the following reasons.
【００３８】（１）ポリイミドは低い損失を有する相対
的に低い誘電常数を有する。（２）ポリイミドは相対的
に厚い膜を蒸着し易い。２０μｍ厚さのポリイミドは朝
日化学会社のＧー７６１３Ｍ感光性ポリイミドを用いて
スピンーコーティングされる。３５０℃で硬化工程を通
じて厚さは１０μｍに縮まる。コンタクトを経たポリイ
ミドは化学湿式食刻を用いてパタニングされる。その
後、４μｍのアルミニウム膜は等方性湿式食刻工程を用
いてスパタリング蒸着及びパタニングされる。(1) Polyimide has a relatively low dielectric constant with low loss. (2) Polyimide is easy to deposit a relatively thick film. A 20 μm thick polyimide is spin-coated using Asahi Chemical Company's G-7613M photosensitive polyimide. The thickness is reduced to 10 μm through the curing process at 350 ° C. The polyimide via the contact is patterned using chemical wet etching. Thereafter, the 4 μm aluminum film is sputtered and patterned using an isotropic wet etching process.
【００３９】インダクタの概略的な構造を図２に示し
た。さらに、金属−３／金属−２（Ｍ３）と比較するた
めに金属−２／金属−１（Ｍ２）インダクタが製造され
た。Ｍ２インダクタにおいて、Ｗは５μｍ、Ｓは５μ
ｍ、Ｄは１００μｍである。Ｍ３インダクタにおいて、
Ｗは７μｍ、Ｓは１３μｍ、Ｄは１００μｍである。巻
数はそれぞれ２、４、６、８及び１０である。図３に４
個の巻数を有するＭ２とＭ３のインダクタのマイクロフ
ォトグラフが示してある。さらに、マイクロストリップ
ラインと同一平面の導波管が製造される。その概略的な
断面が図４に示してある。伝送ラインの長さはいずれも
１ｍｍである。信号線の幅は１２μｍであり、同一平面
の導波管の信号と接地との空間は１８μｍである。マイ
クロストリップラインの接地は金属−２である。The schematic structure of the inductor is shown in FIG. In addition, a Metal-2 / Metal-1 (M2) inductor was manufactured for comparison with Metal-3 / Metal-2 (M3). In M2 inductor, W is 5μm, S is 5μm
m and D are 100 μm. In the M3 inductor,
W is 7 μm, S is 13 μm, and D is 100 μm. The number of turns is 2, 4, 6, 8 and 10, respectively. 4 in FIG.
A microphotograph of M2 and M3 inductors having a number of turns is shown. In addition, a waveguide that is coplanar with the microstrip line is manufactured. Its schematic cross section is shown in FIG. The length of each transmission line is 1 mm. The width of the signal line is 12 μm, and the space between the signal and the ground in the waveguide on the same plane is 18 μm. The ground of the microstrip line is metal-2.
【００４０】インダクタと伝送ラインの周波数従属Ｓ−
パラメータはウィルトロン (Wiltron)３６０Ｂベクトル
ネッワーク分析器とカスケードオンーウェーハプローブ
により１０ＧＨｚまで測定される。寄生値はダミーパタ
ーンより露出される。図５は６−ターンインダクタの露
出されたＳ−パラメータを示す。インダクタの等価回路
図６に示しており、該抽出されたパラメータ値は表１に
示してある。Frequency dependence S- of inductor and transmission line
Parameters are measured up to 10 GHz with a Wiltron 360B vector network analyzer and cascade on-wafer probe. The parasitic value is exposed from the dummy pattern. FIG. 5 shows the exposed S-parameters of a 6-turn inductor. The equivalent circuit of the inductor is shown in FIG. 6, and the extracted parameter values are shown in Table 1.
【００４１】[0041]
【表１】該パラメータはリブラ（Ｌｉｂｒａ）のＥＥｓにより抽
出されシミュレートされる。[Table 1] The parameters are extracted and simulated by Libra EEs.
【００４２】測定されたインダクタの共振周波数、挿入
損失及びＱ因子はそれぞれ図７、図８及び図９で比較さ
れる。図７に示したように、１０ｎＨのインダクタの共
振周波数は、６ＧＨｚであって、３ー４ＧＨｚまで用い
られる。このような周波数の範囲で１０ｎＨはＲＦチョ
−クとして十分に用いられ得る。２ポート素子の挿入損
失は次のＳパラメータで示せる。The measured resonant frequency, insertion loss and Q factor of the inductor are compared in FIGS. 7, 8 and 9, respectively. As shown in FIG. 7, the resonance frequency of the inductor of 10 nH is 6 GHz, which is used up to 3-4 GHz. In such a frequency range, 10 nH can be sufficiently used as an RF choke. The insertion loss of the 2-port element can be shown by the following S parameter.
【００４３】[0043]
【数１】図８において、３ＧＨｚにおけるインダクタの挿入損失
が示されており、１０ｎＨまでのＭ３の挿入損失は３Ｇ
Ｈｚにおける半絶縁ＧａＡｓ基板上の挿入損失と比較さ
れる。図９のように、インダクタのＱ因子は半絶縁Ｇａ
Ａｓ基板上のＱ因子に極めて類似している。[Equation 1] In FIG. 8, the insertion loss of the inductor at 3 GHz is shown, and the insertion loss of M3 up to 10 nH is 3 G.
Compared to insertion loss on a semi-insulating GaAs substrate at Hz. As shown in FIG. 9, the Q factor of the inductor is semi-insulating Ga.
It is very similar to the Q factor on the As substrate.
【００４４】図７乃至図９に示したように、インダクタ
のＱ因子は半絶縁ＧａＡｓ基板上のＱ因子と非常に似て
いる。図７乃至図９から判るように、３ＧＨｚまでの１
０ｎＨインダクタを用い得る。該インダクタンス値はＲ
Ｆチョークに対して十分に大きいと共にＱ因子も十分に
整合素子として十分に高い。伝送ラインの挿入損失は図
１０に示してある。同一平面の導波管の測定された挿入
損失は４ＧＨｚで０．２ｄＢであって、実際にＭＭＩＣ
に適用できるほど十分に低い。As shown in FIGS. 7-9, the Q factor of the inductor is very similar to that on a semi-insulating GaAs substrate. As can be seen from FIGS. 7 to 9, 1 up to 3 GHz
A 0 nH inductor may be used. The inductance value is R
It is sufficiently large for the F choke and the Q factor is sufficiently high as a matching element. The transmission line insertion loss is shown in FIG. The measured insertion loss of the coplanar waveguide is 0.2 dB at 4 GHz, which is
Low enough to apply to.
【００４５】要約すれば、高い共振周波数、高いＱ値と
低い挿入損失を有する平面のモノリシックインダクタと
低い伝送ラインは従来の標準ＢｉＣＭＯＳ工程に厚いポ
リイミド／アルミニウム金属化システムを加えることに
よって製造される。１０ｎＨ程度の高いインダクタが得
られ、これはＲＦチョーク及び整合要素として十分に大
きい。さらに、１ｍｍの伝送ラインの損失は４ＧＨｚで
０．２ｄＢであって非常に小さい。このような全ての結
果から処理技術が少なくとも１０ＧＨｚまでシリコンＭ
ＭＩＣ技術が適用できることが判る。In summary, planar monolithic inductors with high resonant frequency, high Q and low insertion loss and low transmission lines are manufactured by adding a thick polyimide / aluminum metallization system to a conventional standard BiCMOS process. Inductors as high as 10 nH are obtained, which are large enough for RF chokes and matching elements. Furthermore, the loss of 1 mm transmission line is 0.2 dB at 4 GHz, which is very small. From all these results, the processing technology is silicon M up to at least 10 GHz.
It is understood that MIC technology can be applied.
【００４６】[0046]
【発明の効果】以上説明したように、第１の発明による
インダクタは、下部メタルと上部メタルとの間に誘電材
料としてポリイミドを用いるので、GaAs基板に比し特性
と工程技術が広く知られたシリコン基板に適用できる。As described above, since the inductor according to the first invention uses polyimide as the dielectric material between the lower metal and the upper metal, its characteristics and process technology are widely known as compared with the GaAs substrate. It can be applied to silicon substrates.
【００４７】第２の発明は、請求項１のインダクタを具
備するシリコンマイクロモノリシッグ集積回路なので、
高選択度、低い挿入損失、高共振周波数特性のシリコン
ＭＭＩＣが具現できる。The second invention is a silicon micromonolithic integrated circuit comprising the inductor according to claim 1,
A silicon MMIC with high selectivity, low insertion loss, and high resonance frequency characteristics can be realized.
【００４８】第３の発明は、第１メタルの上部にポリイ
ミドを塗布する段階と、前記塗布されたポリイミドを硬
化する段階と、前記硬化されたポリイミドをパタニング
して第１メタルの一部を露出させてブァイアホ−ルを形
成する段階と、前記パタニングされたポリイミドの上部
及び露出された第１メタルの上部に第２メタルを塗布す
る段階と、前記ブァイアホ−ルに塗布された前記第２メ
タルをパタニングする段階とを含むので、GaAs基板に比
し特性と工程技術が広く知られたシリコン基板に適用で
きる。A third aspect of the invention is to expose a part of the first metal by applying polyimide on the first metal, curing the applied polyimide, and patterning the cured polyimide. Forming a via hole, applying a second metal to the upper portion of the patterned polyimide and the exposed upper portion of the first metal, and applying the second metal to the via hole. Since it includes a patterning step, it can be applied to a silicon substrate whose characteristics and process technology are widely known as compared with a GaAs substrate.
【００４９】第４の発明は、塗布されたポリイミドの厚
さは数十乃至数百μであるので、ポリイミドは粘性の化
学物質でありウェ−ハの表面にフォトレジスト等のよう
に塗布できる。In the fourth invention, since the thickness of the applied polyimide is several tens to several hundreds μ, the polyimide is a viscous chemical substance and can be applied to the surface of the wafer like a photoresist.
【００５０】第５の発明は、前記ポリイミド硬化段階は
Ｎ2 雰囲気で２００〜６００℃位の温度で行われるの
で、塗布されたポリイミドを効果的に硬化できる。In the fifth aspect of the invention, the polyimide curing step is performed in an N2 atmosphere at a temperature of about 200 to 600 ° C., so that the applied polyimide can be effectively cured.
【００５１】第６の発明は、パタニングされたポリイミ
ドの上部に塗布される第２メタルの厚さは数μであるの
で、上部メタルのパタ−ン形成ができる。According to the sixth aspect of the invention, the thickness of the second metal applied to the upper portion of the patterned polyimide is several μ, so that the upper metal pattern can be formed.
【００５２】第７の発明は、前記第２メタルのパタ−ン
形成段階は湿式食刻により行われるので、メタルがポリ
イミドとの接着力に欠けることによる浮き上がりを防止
できる。In the seventh aspect of the present invention, since the step of forming the pattern of the second metal is performed by wet etching, it is possible to prevent the metal from being lifted up due to lack of adhesive strength with the polyimide.
【００５３】第８の発明は、前記第１及び第２メタルの
パタニング段階は、フォトレジストを用いる写真工程及
び食刻工程を含むので、光反応性ポイミドを用いる場合
にポリイミド上部のフォトレジストパタ−ンにより現象
段階でポリイミドの食刻が可能となる。According to an eighth aspect of the present invention, the patterning step of the first and second metals includes a photolithography process using a photoresist and an etching process. Therefore, when a photoreactive polyimide is used, a photoresist pattern on the polyimide is used. This allows the polyimide to be etched at the phenomenon stage.
【００５４】第９の発明は、前記第２メタルのパタニン
グ時フォトレジストの厚さは好ましくは３〜５μである
ので、上部メタルの厚さとポリイミドの厚さによる段差
からミスコ−ティング（mis-coating)の発生を防止でき
る。According to a ninth aspect of the present invention, since the thickness of the photoresist is preferably 3-5 μm when patterning the second metal, mis-coating is caused due to a step due to the thickness of the upper metal and the thickness of the polyimide. ) Can be prevented.
【００５５】第１０の発明は、シリコン基板上に所定の
タ−ン数で形成された下部メタル層と、前記下部メタル
層と所定距離離隔された上部に前記下部メタル層のタ−
ン数と同一タ−ン数で形成された上部メタル層と、前記
下部メタル層と前記上部メタル層とを電機的に接続させ
るようにその間に形成されたブァイアホ−ルと、前記上
部と下部メタル層との間に前記上部メタルタ−ンと前記
下部メタルタ−ンとの間を電気的に絶縁させるように前
記ブァイアホ−ルを除いた部分に形成されたポリイミド
誘電体層を含むので、通常のシリコン基板でインダクタ
を集積できる。In a tenth aspect of the invention, a lower metal layer formed on a silicon substrate with a predetermined number of turns and a lower metal layer formed on the upper portion separated by a predetermined distance from the lower metal layer.
An upper metal layer formed by the same number of turns as the number of turns, a via hole formed between the lower metal layer and the upper metal layer so as to electrically connect the lower metal layer and the upper metal layer, and the upper and lower metal layers. Since it includes a polyimide dielectric layer formed in a portion excluding the via hole so as to electrically insulate between the upper metal turn and the lower metal turn, a normal silicon layer is formed. Inductors can be integrated on the board.
【図１】（Ａ）乃至（Ｃ）は本発明によるインダクタ製
造方法を説明するための工程断面図である。1A to 1C are process cross-sectional views for explaining an inductor manufacturing method according to the present invention.
【図２】螺旋状のインダクタの構造図である。FIG. 2 is a structural diagram of a spiral inductor.
【図３】図１（Ａ）乃至図１（Ｃ）に示された方法によ
り製造されたインダクタの断面図である。FIG. 3 is a cross-sectional view of an inductor manufactured by the method shown in FIGS. 1A to 1C.
【図４】（ａ）はマイクロストリップライン、（ｂ）は
同一平面の導波間である。4A is a microstrip line, and FIG. 4B is between waveguides on the same plane.
【図５】６ーターンインダクタの露出された５ーパラメ
ータを示す。FIG. 5 shows the exposed 5-parameters of a 6-turn inductor.
【図６】シリコン基板のモノリシックインダクタの等価
回路図である。FIG. 6 is an equivalent circuit diagram of a monolithic inductor on a silicon substrate.
【図７】インダクタの共振周波数を示す図である。FIG. 7 is a diagram showing a resonance frequency of an inductor.
【図８】インダクタの挿入損失を示す図である。FIG. 8 is a diagram showing insertion loss of an inductor.
【図９】インダクタのＱ因子を示す図である。FIG. 9 is a diagram showing a Q factor of an inductor.
【図１０】伝送ラインの挿入損失を示す図である。FIG. 10 is a diagram showing insertion loss of a transmission line.
１０ シリコン酸化膜 １２ 下部メタル層 １４ ポリイミド層 １６ ブァイアホ−ル １８ 上部メタル層 10 Silicon Oxide Film 12 Lower Metal Layer 14 Polyimide Layer 16 Via Hole 18 Upper Metal Layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベオン−キュ コ 大韓民国 タエジェオン−シティ セオ− グ コエジェオン−ドン 83−６ 15／１ (72)発明者 ボン−キー キム 大韓民国 タエジェオン−シティ ユセオ ン−グ クセオン−ドン 373−１ (72)発明者 グン−サン リー 大韓民国 プチェオン−シティ ウォンミ −グ トダン−ドン 82−３ (72)発明者 スン−チャン キム 大韓民国 プチェオン−シティ ウォンミ −グ トダン−ドン 82−３ ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Beon-Kyuko Taejeeon-City Saeog Coejeon-Don 83-6 15/1 (72) Inventor Bon-Ke Kim Kim Taejeeon-City Youseon-Gukseong -Don 373-1 (72) Inventor Gun-Sun Lee Republic of Korea Pucheon-City Wonmi-Gutdan-Don 82-3 (72) Inventor Sung-Chang Kim Republic of Korea Pucheon-City Wonmi-Gutdan-Don 82-3
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-55465 | 1995-12-23 | ||
| KR19950055465 | 1995-12-23 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16870896APendingJPH09186018A (en) | 1995-12-23 | 1996-06-10 | Inductor using polyimide and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1039544A1 (en)* | 1999-03-23 | 2000-09-27 | Memscap | Monolithic integrated circuit comprising an inductor and a method of fabricating the same |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1039544A1 (en)* | 1999-03-23 | 2000-09-27 | Memscap | Monolithic integrated circuit comprising an inductor and a method of fabricating the same |
| FR2791470A1 (en)* | 1999-03-23 | 2000-09-29 | Memscap | MONOLITHIC INTEGRATED CIRCUIT INCORPORATING AN INDUCTIVE COMPONENT AND METHOD FOR MANUFACTURING SUCH AN INTEGRATED CIRCUIT |
| US6459135B1 (en) | 1999-03-23 | 2002-10-01 | Memscap S.A. | Monolithic integrated circuit incorporating an inductive component and process for fabricating such an integrated circuit |
| US6548365B2 (en)* | 1999-03-23 | 2003-04-15 | Memscap S.A. And Planhead-Silmag Phs, S.A. | Monolithic integrated circuit incorporating an inductive component and process for fabricating such an integrated circuit |
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