【０００１】[0001]
【発明の属する技術分野】この発明はシンクロナスＤＲ
ＡＭをアクセス制御するメモリ制御装置に関し、特にシ
ンクロナスＤＲＡＭの低消費電力化を実現するためのク
ロックイネーブル信号ＣＫＥ制御機能を有するメモリ制
御装置に関する。TECHNICAL FIELD The present invention relates to a synchronous DR.
More particularly, the present invention relates to a memory control device having a clock enable signal CKE control function for realizing low power consumption of a synchronous DRAM.
【０００２】[0002]
【従来の技術】近年、非同期ＤＲＡＭに代わる高速ＤＲ
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。2. Description of the Related Art In recent years, high-speed DR has replaced asynchronous DRAM.
As an AM, a synchronous DRAM is drawing attention.
The synchronous DRAM has features such as an input / output circuit configuration synchronized with an external clock, command type access, continuous access by burst transfer, and two bank configuration.
【０００３】このシンクロナスＤＲＡＭを利用すれば、
例えばＣＰＵとシンクロナスＤＲＡＭのクロックの共通
化によりアクセス時のロスを少なくでき、またバースト
転送を利用することによってＣＰＵをノーウエイトで動
作させること等を実現できる。If this synchronous DRAM is used,
For example, it is possible to reduce loss at the time of access by sharing the clocks of the CPU and the synchronous DRAM, and it is possible to operate the CPU without a wait by utilizing burst transfer.
【０００４】従来の非同期ＤＲＡＭへのアクセスを行う
場合、ＲＡＳ＃信号をアサートしローアドレスをＤＲＡ
Ｍに与えた後、ＣＡＳ＃信号をアサートしカラムアドレ
スをＤＲＡＭに与える事でアクセスを行った。When the conventional asynchronous DRAM is accessed, the RAS # signal is asserted and the row address is DRA.
After the data is supplied to M, the CAS # signal is asserted to give the column address to the DRAM for access.
【０００５】これに対し、シンクロナスＤＲＡＭへのア
クセスを行う場合は、クロックイネーブルとなるＣＫＥ
信号をアクティブにした状態で、ＡＣＴ（バンク・アク
ティブ）コマンドにより、ローアドレスをシンクロナス
ＤＲＡＭに与えた後、リード／ライトコマンドによりカ
ラムアドレスをシンクロナスＤＲＡＭに与える事でアク
セスを行なう。シンクロナスＳＤＲＡＭの上記コマンド
受け取りは、そのシンクロナスＤＲＡＭに入力されたク
ロックＣＬＫに同期して行われる。On the other hand, when accessing the synchronous DRAM, CKE becomes clock enable.
While the signal is active, a row address is given to the synchronous DRAM by an ACT (bank active) command, and then a column address is given to the synchronous DRAM by a read / write command for access. The command reception of the synchronous SDRAM is performed in synchronization with the clock CLK input to the synchronous DRAM.
【０００６】ＡＣＴ（バンク・アクティブ）コマンドは
非同期ＤＲＡＭにおけるＲＡＳ＃信号の立ち下がりに相
当し、リード／ライトコマンドは非同期ＤＲＡＭにおけ
るＣＡＳ＃信号の立ち下がりに相当する。シンクロナス
ＤＲＡＭは、ＡＣＴ（バンク・アクティブ）コマンドの
入力に応答してアクティブ状態となり、以降、プリチャ
ージコマンドが入力されるまでそのアクティブ状態を維
持する。The ACT (bank active) command corresponds to the fall of the RAS # signal in the asynchronous DRAM, and the read / write command corresponds to the fall of the CAS # signal in the asynchronous DRAM. The synchronous DRAM becomes active in response to the input of the ACT (bank active) command, and thereafter maintains the active state until the precharge command is input.
【０００７】しかしながら、このようなシンクロナスＤ
ＲＡＭをアクセス制御する従来のメモリコントローラ
は、シンクロナスＤＲＡＭの低消費電力化のための制御
機能は有しておらず、シンクロナスＤＲＡＭがアクティ
ブ状態のときは常にクロックイネーブル信号ＣＫＥはア
クティブ状態に維持され、またプリチャージ後にインア
クティブ状態に変化した場合でも、ｔＲＡＳ時間経過後
のプリチャージ（ＲＡＳタイムアウトによるプリチャー
ジ）が発生するまでは、クロックイネーブル信号ＣＫＥ
をアクティブ状態に維持していた。このため、シンクロ
ナスＤＲＡＭの消費電力が大きくなるという問題があっ
た。However, such a synchronous D
The conventional memory controller that controls access to the RAM does not have a control function for reducing the power consumption of the synchronous DRAM, and the clock enable signal CKE is always maintained in the active state when the synchronous DRAM is in the active state. Further, even when the inactive state is changed after the precharge, the clock enable signal CKE is kept until the precharge after the lapse of tRAS time (precharge due to RAS timeout) occurs.
Was kept active. Therefore, there is a problem that the power consumption of the synchronous DRAM increases.
【０００８】[0008]
【発明が解決しようとする課題】上述したように、シン
クロナスＤＲＡＭをアクセス制御する従来のメモリコン
トローラにおいては、シンクロナスＤＲＡＭの低消費電
力化のための制御機能は設けられておらず、シンクロナ
スＤＲＡＭの消費電力が大きくなるという問題があっ
た。As described above, the conventional memory controller that controls access to the synchronous DRAM does not have a control function for reducing the power consumption of the synchronous DRAM. There is a problem that the power consumption of the DRAM increases.
【０００９】この発明はこのような点に鑑みてなされた
ものであり、クロックイネーブル信号ＣＫＥの発生／非
発生を適切に制御できるようにし、シンクロナスＤＲＡ
Ｍの低消費電力化を図ることができるメモリ制御装置を
提供することを目的とする。The present invention has been made in view of the above circumstances, and it is possible to appropriately control the generation / non-generation of the clock enable signal CKE to realize the synchronous DRA.
An object of the present invention is to provide a memory control device capable of reducing the power consumption of M.
【００１０】[0010]
【課題を解決するための手段】この発明は、シンクロナ
スＤＲＡＭをアクセス制御するメモリ制御装置におい
て、前記シンクロナスＤＲＡＭに対するアクセス要求の
発行に応答してクロックイネーブル信号ＣＫＥをインア
クティブ状態からアクティブ状態に設定する手段と、前
記シンクロナスＤＲＡＭのアクセス処理に要する期間の
経過に応答して、前記クロックイネーブル信号ＣＫＥを
アクティブ状態からインアクティブ状態に設定する手段
とを具備し、前記クロックイネーブル信号ＣＫＥをアク
ティブ状態からインアクティブ状態に設定する手段とを
具備し、前記シンクロナスＤＲＡＭがアクティブ状態の
期間において前記シンクロナスＤＲＡＭのアクセス期間
中以外は前記クロックイネーブル信号ＣＫＥをインアク
ティブ状態に保持できるようにしたことを特徴する。According to the present invention, in a memory control device for controlling access to a synchronous DRAM, a clock enable signal CKE is changed from an inactive state to an active state in response to issuance of an access request to the synchronous DRAM. And a means for setting the clock enable signal CKE from an active state to an inactive state in response to the passage of a period required for access processing of the synchronous DRAM. Means for setting the clock enable signal CKE to the inactive state while the synchronous DRAM is in the active state except during the access period of the synchronous DRAM. It features that it has to so that.
【００１１】このメモリ制御装置においては、シンクロ
ナスＤＲＡＭに対するリード／ライト、リフレッシュ、
プリチャージなどのアクセス要求の発行に応答してクロ
ックイネーブル信号ＣＫＥがインアクティブ状態からア
クティブ状態に設定され、そして、アクセスが終了する
と、クロックイネーブル信号ＣＫＥがアクティブ状態か
らインアクティブ状態に戻される。In this memory control device, read / write, refresh, and
The clock enable signal CKE is set from the inactive state to the active state in response to the issuance of the access request such as precharge, and when the access is completed, the clock enable signal CKE is returned from the active state to the inactive state.
【００１２】例えば、シンクロナスＤＲＡＭに対するリ
ード／ライトアクセスを行う場合には、最後のデータ転
送が終了したときにクロックイネーブル信号ＣＫＥがイ
ンアクティブ状態に戻される。これにより、シンクロナ
スＤＲＡＭがアクティブ状態であっても、シンクロナス
ＤＲＡＭのアクセス期間中以外はクロックイネーブル信
号ＣＫＥはインアクティブ状態に保持される。For example, when performing read / write access to the synchronous DRAM, the clock enable signal CKE is returned to the inactive state when the last data transfer is completed. As a result, even when the synchronous DRAM is in the active state, the clock enable signal CKE is held in the inactive state except during the access period of the synchronous DRAM.
【００１３】一般に、シンクロナスＤＲＡＭがアクティ
ブスタンバイ時、すなわちシンクロナスＤＲＡＭがアク
ティブ状態で、且つそのシンクロナスＤＲＡＭのアクセ
ス動作が行われてない期間においては、シンクロナスＤ
ＲＡＭの消費電流は、クロックイネーブル信号ＣＫＥが
アクティブ状態ならば２５ｍＡ、クロックイネーブル信
号ＣＫＥがインアクティブ状態ならば３ｍＡ程度とな
る。Generally, when the synchronous DRAM is in the active standby mode, that is, when the synchronous DRAM is in the active state and the synchronous DRAM is not accessed, the synchronous D
The current consumption of the RAM is about 25 mA when the clock enable signal CKE is in the active state, and about 3 mA when the clock enable signal CKE is in the inactive state.
【００１４】よって、シンクロナスＤＲＡＭのアクセス
期間中以外はクロックイネーブル信号ＣＫＥをインアク
ティブ状態に保持することにより、シンクロナスＤＲＡ
Ｍの低消費電力化を実現できる。Therefore, by keeping the clock enable signal CKE in the inactive state except during the access period of the synchronous DRAM, the synchronous DRA
It is possible to reduce the power consumption of M.
【００１５】また、前記クロックイネーブル信号ＣＫＥ
をアクティブ状態からインアクティブ状態に設定する手
段としては、前記シンクロナスＤＲＡＭに対するアクセ
ス終了からカウント動作を開始し、そのカウント値によ
って前記アクセス処理に要する期間が終了してから所定
時間経過したことを検知したときに前記クロックイネー
ブル信号ＣＫＥをアクティブ状態からインアクティブ状
態に設定する計数手段を利用し、カウント動作期間中に
次のアクセス要求が発行されたときカウント動作を中止
する用に構成することが好ましい。Further, the clock enable signal CKE
As a means for setting the active state from the inactive state, the count operation is started from the end of access to the synchronous DRAM, and the count value detects that a predetermined time has elapsed after the period required for the access processing is finished. It is preferable to use counting means for setting the clock enable signal CKE from the active state to the inactive state at the time of the above, and to stop the counting operation when the next access request is issued during the counting operation period. .
【００１６】これにより、前記所定期間内に次のアクセ
ス要求が発行されたときは前記クロックイネーブル信号
ＣＫＥがアクティブ状態に維持されるので、例えばリー
ド／ライトコマンドが連続して発行される場合にはクロ
ックイネーブル信号ＣＫＥをアクティブ状態に再設定す
る必要がなくなり、高速アクセスを実現することができ
る。As a result, when the next access request is issued within the predetermined period, the clock enable signal CKE is maintained in the active state, so that, for example, when read / write commands are continuously issued. Since it is not necessary to reset the clock enable signal CKE to the active state, high speed access can be realized.
【００１７】また、この発明は、バンクアクティブコマ
ンドの入力に応答してアクティブ状態に設定され、プリ
チャージコマンドの入力に応答してインアクティブ状態
に設定されるシンクロナスＤＲＡＭをアクセス制御する
メモリ制御装置において、前記シンクロナスＤＲＡＭの
アクティブ／インアクティブ状態を監視し、前記シンク
ロナスＤＲＡＭがアクティブ状態に移行するときはクロ
ックイネーブル信号ＣＫＥをインアクティブ状態からア
クティブ状態に設定し、前記シンクロナスＤＲＡＭがイ
ンアクティブ状態に移行するときは前記クロックイネー
ブル信号ＣＫＥをアクティブ状態からインアクティブ状
態に設定する手段を具備し、前記シンクロナスＤＲＡＭ
がインアクティブ状態のときは前記クロックイネーブル
信号ＣＫＥをインアクティブ状態に保持できるようにし
たことを特徴する。Further, the present invention is a memory controller for controlling access to a synchronous DRAM which is set to an active state in response to a bank active command input and is set to an inactive state in response to a precharge command input. In the above, the active / inactive state of the synchronous DRAM is monitored, and when the synchronous DRAM shifts to the active state, the clock enable signal CKE is set from the inactive state to the active state, and the synchronous DRAM is inactive. The synchronous DRAM includes means for setting the clock enable signal CKE from the active state to the inactive state when shifting to the state.
Is held inactive, the clock enable signal CKE can be held inactive.
【００１８】このメモリ制御装置においては、シンクロ
ナスＤＲＡＭのアクティブ状態とインアクティブ状態と
の間の状態遷移に応じてクロックイネーブル信号ＣＫＥ
のアクティブ状態とインアクティブ状態が制御され、シ
ンクロナスＤＲＡＭがインアクティブ状態のときはクロ
ックイネーブル信号ＣＫＥはインアクティブ状態とな
る。よって、この場合においても無駄な電力消費がなく
なり、シンクロナスＤＲＡＭの低消費電力化を実現でき
る。In this memory control device, the clock enable signal CKE is generated according to the state transition between the active state and the inactive state of the synchronous DRAM.
The active state and the inactive state are controlled, and when the synchronous DRAM is in the inactive state, the clock enable signal CKE is in the inactive state. Therefore, even in this case, unnecessary power consumption is eliminated, and the power consumption of the synchronous DRAM can be reduced.
【００１９】[0019]
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係るシンクロナスＤＲＡＭコントローラの構成が示さ
れている。このシンクロナスＤＲＡＭコントローラ１２
は、コンピュータシステムに主記憶またはビデオメモリ
等として設けられたシンクロナスＤＲＡＭ１０（以下、
ＳＤＲＡＭと称する）をアクセス制御するためのもので
ある。ここでは、シンクロナスＤＲＡＭ１０に与えるク
ロックイネーブル信号ＣＫＥを制御するＣＫＥ制御ロジ
ック１４とその周辺の回路構成についてのみ説明する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a synchronous DRAM controller according to an embodiment of the present invention. This synchronous DRAM controller 12
Is a synchronous DRAM 10 (hereinafter, referred to as a main memory or a video memory provided in the computer system).
This is for controlling access to a SDRAM). Here, only the CKE control logic 14 for controlling the clock enable signal CKE applied to the synchronous DRAM 10 and the peripheral circuit configuration will be described.
【００２０】すなわち、シンクロナスＤＲＡＭコントロ
ーラ１２には、コマンド制御ロジック１３と、ＣＫＥ制
御ロジック１４が含まれている。コマンド制御ロジック
１３は、ＳＤＲＡＭ１０に各種コマンド（リード／ライ
トコマンド、リフレッシュコマンド、プリチャージコマ
ンド、バンクアクティブコマンド等）を与えてＳＤＲＡ
Ｍ１０にそのコマンドに対応するアクセス動作を実行さ
せる。これらコマンドは、チップセレクト信号ＣＳ＃、
ローアドレスストローブ信号ＲＡＳ＃、カラムアドレス
ストローブ信号ＣＡＳ＃、ライトイネーブル信号ＷＥ
＃、クロックイネーブル信号ＣＫＥ等の組み合わせによ
って規定される。That is, the synchronous DRAM controller 12 includes a command control logic 13 and a CKE control logic 14. The command control logic 13 gives various commands (read / write command, refresh command, precharge command, bank active command, etc.) to the SDRAM 10 to SDRA.
The M10 is made to execute the access operation corresponding to the command. These commands are chip select signals CS #,
Row address strobe signal RAS #, column address strobe signal CAS #, write enable signal WE
It is defined by a combination of #, the clock enable signal CKE and the like.
【００２１】リード／ライトコマンド、バンクアクティ
ブコマンド等は、ＣＰＵや他のバスマスタ等の外部デバ
イスからのリード／ライトアクセス要求に応答して発行
される。また、リフレッシュコマンドは外部のリフレッ
シュタイマからのリフレッシュ要求に応答して発行さ
れ、プリチャージコマンドはリード／ライトアクセスの
終了時や外部デバイスからのプリチャージ要求等に応答
して発行される。The read / write command, bank active command and the like are issued in response to a read / write access request from an external device such as a CPU or another bus master. The refresh command is issued in response to a refresh request from an external refresh timer, and the precharge command is issued at the end of read / write access or in response to a precharge request from an external device.
【００２２】また、コマンド制御ロジック１３は、次に
発行すべきコマンドの種類を示すアクセス要求信号（リ
ード／ライト要求信号、リフレッシュ要求信号、プリチ
ャージ要求信号、バンクアクティブ信号）をＣＫＥ制御
ロジック１４に送る。さらに、コマンド制御ロジック１
３は、リード／ライトアクセスのバースト長、アドレス
のラップタイプ、ＣＡＳレイテンシなどのモード情報を
ＳＤＲＡＭ１０のモードレジスタに設定する機能を有し
ている。このモード情報は、ＣＫＥ制御ロジック１４に
も送られる。Further, the command control logic 13 sends an access request signal (read / write request signal, refresh request signal, precharge request signal, bank active signal) indicating the type of command to be issued next to the CKE control logic 14. send. In addition, command control logic 1
Reference numeral 3 has a function of setting mode information such as burst length of read / write access, address wrap type, and CAS latency in the mode register of the SDRAM 10. This mode information is also sent to the CKE control logic 14.
【００２３】ＣＫＥ制御ロジック１４は、シンクロナス
ＤＲＡＭ１０に与えるクロックイネーブル信号ＣＫＥを
制御するためのものであり、ＣＫＥ発生回路３、ステー
ト制御回路４、カウンタレジスタ５、カウンタ６、コン
パレータ７、ＡＮＤ回路８，１０、ＯＲ回路９、および
クロックイネーブル信号線ドライバ１１を備えている。The CKE control logic 14 is for controlling the clock enable signal CKE applied to the synchronous DRAM 10. The CKE control circuit 14, the state control circuit 4, the counter register 5, the counter 6, the comparator 7, and the AND circuit 8 are provided. , 10, an OR circuit 9, and a clock enable signal line driver 11.
【００２４】ＣＫＥ発生回路３は、コマンド制御ロジッ
ク１３からのアクセス要求信号（リード／ライト要求信
号、リフレッシュ要求信号、プリチャージ要求信号、バ
ンクアクティブ信号）に応答してクロックイネーブル信
号ＣＫＥをアクティブ状態（Ｈ）にする。The CKE generation circuit 3 responds to the access request signal (read / write request signal, refresh request signal, precharge request signal, bank active signal) from the command control logic 13 to activate the clock enable signal CKE in the active state ( H).
【００２５】ステート制御回路４は、ＣＫＥ発生回路３
に与えられるアクセス要求信号（リード／ライト要求信
号、リフレッシュ要求信号、プリチャージ要求信号、バ
ンクアクティブ信号）等に基づいてＳＤＲＡＭ１０に対
するアクセスの状態遷移を管理し、ＳＤＲＡＭ１０がア
クティブ状態であるか否かを判定する。ＳＤＲＡＭ１０
へのリード／ライトアクセスが開始されてから、その後
にプリチャージが行われるまでの期間は、ＳＤＲＡＭ１
０はアクティブ状態にある。このアクティブ状態におい
ては、ＳＤＲＡＭ１０の入出力回路にデータが存在す
る。The state control circuit 4 uses the CKE generation circuit 3
On the basis of access request signals (read / write request signal, refresh request signal, precharge request signal, bank active signal) given to the SDRAM 10 and manages the state transition of access to the SDRAM 10 to determine whether the SDRAM 10 is in the active state or not. judge. SDRAM 10
The period from the start of the read / write access to the SDRAM to the subsequent precharge is
0 is in the active state. In this active state, data exists in the input / output circuit of SDRAM 10.
【００２６】ステート制御回路４は、３つの動作モード
を有しており、モード１では、シンクロナスＤＲＡＭ１
０がアクティブ状態の期間においてシンクロナスＤＲＡ
Ｍ１０のアクセス期間中以外はクロックイネーブル信号
ＣＫＥがインアクティブ状態（Ｌ）に保持されるよう
に、ＳＤＲＡＭ１０のアクセス処理に要する期間が経過
した時に第１のマスク信号（Ｈ）を発生する。この第１
のマスク信号は、ＯＲ回路９を介してＡＮＤ回路１０の
一方の入力に反転入力される。これにより、クロックイ
ネーブル信号ＣＫＥがアクティブ状態（Ｈ）からインア
クティブ状態（Ｌ）に変化される。The state control circuit 4 has three operation modes. In the mode 1, the synchronous DRAM 1 is used.
Synchronous DRA while 0 is active
The first mask signal (H) is generated when the period required for the access processing of the SDRAM 10 has elapsed so that the clock enable signal CKE is held in the inactive state (L) except during the access period of M10. This first
The mask signal of 1 is inverted and input to one input of the AND circuit 10 via the OR circuit 9. As a result, the clock enable signal CKE is changed from the active state (H) to the inactive state (L).
【００２７】プリチャージやリフレッシュの場合にはそ
れを実行するためのアクセス処理に要する時間は固定
（例えば、１クロックまたは２クロック）であるが、リ
ード／ライトアクセスの場合には、アクセス処理に要す
る期間は、モード情報によって指定されたバースト長な
どによって異なる。このため、リード／ライトアクセス
の場合には、ステート制御回路４は、モード情報によっ
て指定されるバースト長等の情報を使用してシンクロナ
スＤＲＡＭ１０からの最後のデータ出力、またはシンク
ロナスＤＲＡＭ１０への最後のデータ入力が行われるタ
イミングを検出し、その時に第１のマスク信号を発生す
る。In the case of precharge or refresh, the time required for the access process to execute it is fixed (for example, 1 clock or 2 clocks), but in the case of read / write access, it is required for the access process. The period varies depending on the burst length specified by the mode information. Therefore, in the case of read / write access, the state control circuit 4 uses the information such as the burst length specified by the mode information to output the last data from the synchronous DRAM 10 or the last data output to the synchronous DRAM 10. The timing at which the data input is performed is detected, and the first mask signal is generated at that time.
【００２８】図２には、リード／ライトアクセスが行わ
れる場合のタイミングチャートが示されている。ここで
は、バースト長は１に設定されている。図２のタイミン
グチャートから分かるように、ＳＤＲＡＭ１０への書き
込み、もしくは読みだし要求時にそれまでインアクティ
ブにしておいたクロックイネーブル信号ＣＫＥがアクテ
ィブにされ、ＳＤＲＡＭ１０へのアクセスが行われる。
最後のデータの受け渡しを行うサイクルでクロックイネ
ーブル信号ＣＫＥがインアクティブにされ、その状態が
次のアクセスが行われるまで保持される。そして、ＳＤ
ＲＡＭ１０への次のアクセス要求が来た時点で、クロッ
クイネーブル信号ＣＫＥが再びアクティブにされる。FIG. 2 shows a timing chart when the read / write access is performed. Here, the burst length is set to 1. As can be seen from the timing chart of FIG. 2, the clock enable signal CKE, which has been inactive until then, is activated at the time of writing or reading request to the SDRAM 10, and the SDRAM 10 is accessed.
The clock enable signal CKE is inactivated in the last data transfer cycle, and its state is held until the next access is performed. And SD
When the next access request to the RAM 10 arrives, the clock enable signal CKE is activated again.
【００２９】また、プリチャージ、リフレッシュ動作を
行う場合も、図３および図４のタイミングチャートにそ
れぞれ示されているように、アクセス処理が実行される
期間だけクロックイネーブル信号ＣＫＥがアクティブに
される。なお、図３のコマンドＰＲＣはＣＢＲリフレッ
シュコマンド、ＢＳはバンクセレクトアドレスである。
また、図４のコマンドＲＦＣは、シングルバンクプリチ
ャージコマンド、またはオールバンクスプリチャージコ
マンドである。Also in the case of performing the precharge and refresh operations, as shown in the timing charts of FIGS. 3 and 4, the clock enable signal CKE is activated only during the period when the access process is executed. The command PRC in FIG. 3 is a CBR refresh command, and BS is a bank select address.
The command RFC in FIG. 4 is a single bank precharge command or an all bank precharge command.
【００３０】モード２は、連続アクセスの高速化のため
の制御を前述のモード１に加えたものであり、このモー
ド２では、ステート制御回路４は、アクセス処理に要す
る期間経過した時に直ぐにクロックイネーブル信号ＣＫ
Ｅをインアクティブ状態に切り替えるのではなく、アク
セス処理に要する期間経過してから所定期間経過するま
でに次のアクセス要求が発行されるか否かを監視し、発
行されれば、クロックイネーブル信号ＣＫＥをアクティ
ブ状態に保持する。このモード２の制御では、カウンタ
レジスタ５、カウンタ６、コンパレータ７、ＡＮＤ回路
８が利用される。また、ステート制御回路４は、第１の
マスク信号は発生せず、その代わりに、第２のマスク信
号を発生する。第２のマスク信号の発生タイミングは、
前述した第１のマスク信号の発生タイミングと同じであ
る。In mode 2, control for speeding up continuous access is added to the above mode 1, and in this mode 2, the state control circuit 4 immediately enables the clock when the period required for the access processing has elapsed. Signal CK
Instead of switching E to the inactive state, it is monitored whether or not the next access request is issued after the period required for the access processing elapses until a predetermined period elapses. If it is issued, the clock enable signal CKE is issued. To keep the active state. In this mode 2 control, the counter register 5, the counter 6, the comparator 7, and the AND circuit 8 are used. The state control circuit 4 does not generate the first mask signal, but instead generates the second mask signal. The generation timing of the second mask signal is
It is the same as the generation timing of the first mask signal described above.
【００３１】すなわち、モード２においては、ＳＤＲＡ
Ｍ１０がアクティブ状態にある時、リードもしくはライ
ト動作が終了した時点でステート制御回路４は、カウン
タ６に動作指示を送り、これによりカウンタ６はカウン
トアップを開始する。カウンタレジスタ５には、ＳＤＲ
ＡＭアクセス１０のアクセス終了から何クロック経過後
にクロックイネーブル信号ＣＫＥをインアクティブにす
るかを指定するパラメタ値が設定されている。このカウ
ンタレジスタ５はＣＰＵによって書き換え可能に構成さ
れており、そのパラメタ値は自由に変更することができ
る。That is, in mode 2, SDRA
When M10 is in the active state, the state control circuit 4 sends an operation instruction to the counter 6 when the read or write operation is completed, and the counter 6 starts counting up. The counter register 5 has an SDR
A parameter value is set that specifies how many clocks elapse after the access of the AM access 10 is made to deactivate the clock enable signal CKE. The counter register 5 is rewritable by the CPU, and its parameter value can be freely changed.
【００３２】コンパレータ７は、レジスタ５のパラメタ
値とカウンタ６のカウント値の比較を行い、一致した時
に一致信号（Ｈ）を発生する。この時、第２のマスク信
号がＯＲ回路９を介してＡＮＤ回路１０の一方の入力に
反転入力される。これにより、クロックイネーブル信号
ＣＫＥがアクティブ状態（Ｈ）からインアクティブ状態
（Ｌ）に変化される。The comparator 7 compares the parameter value of the register 5 with the count value of the counter 6 and generates a match signal (H) when they match. At this time, the second mask signal is inverted and input to one input of the AND circuit 10 via the OR circuit 9. As a result, the clock enable signal CKE is changed from the active state (H) to the inactive state (L).
【００３３】また、一致信号が出力された時点で、ステ
ート制御回路４は、カウンタ６のカウントアップ動作を
停止する。次のＳＤＲＡＭ１０へのアクセス要求が発生
すると、カウンタ６はリセットされ、アクセス中はカウ
ントアップ動作は行われない。The state control circuit 4 stops the count-up operation of the counter 6 when the coincidence signal is output. When the next access request to the SDRAM 10 is generated, the counter 6 is reset and the count-up operation is not performed during the access.
【００３４】図４および図５には、リード／ライトアク
セスが行われる場合のタイミングチャートが示されてい
る。ここで、図４はパラメタ値で指定された期間内に次
のアクセス要求が発行されなかった場合に対応し、図５
はパラメタ値で指定された期間内に次のアクセス要求が
発行された場合に対応している。4 and 5 show timing charts when the read / write access is performed. Here, FIG. 4 corresponds to the case where the next access request is not issued within the period specified by the parameter value, and FIG.
Corresponds to when the next access request is issued within the period specified by the parameter value.
【００３５】図４のタイミングチャートから分かるよう
に、ＳＤＲＡＭ１０への書き込み、もしくは読みだし要
求時にそれまでインアクティブにしておいたクロックイ
ネーブル信号ＣＫＥがアクティブにされ、ＳＤＲＡＭ１
０へのアクセスが行われる。最後のデータの受け渡しを
行うサイクルでカウンタ６のカウント動作が開始され、
パラメタ値で指定された時間（カウント期間）経過する
まではクロックイネーブル信号ＣＫＥがアクティブ状態
に保持される。そして、カウント期間経過した時点で次
のＳＤＲＡＭ１０へのアクセス要求の有無が調べられ、
アクセス要求が無ければ、図示のようにクロックイネー
ブル信号ＣＫＥがインアクティブにされ、その状態が次
のアクセスが行われるまで保持される。そして、ＳＤＲ
ＡＭ１０への次のアクセス要求が来た時点で、クロック
イネーブル信号ＣＫＥが再びアクティブにされる。As can be seen from the timing chart of FIG. 4, the clock enable signal CKE that has been inactive until then is activated at the time of writing or reading request to the SDRAM 10, and the SDRAM 1
Access to 0 is performed. The counting operation of the counter 6 is started in the cycle of passing the last data,
The clock enable signal CKE is held in the active state until the time (counting period) designated by the parameter value elapses. Then, when the count period has elapsed, it is checked whether or not there is an access request to the next SDRAM 10,
If there is no access request, the clock enable signal CKE is made inactive as shown, and the state is held until the next access is performed. And SDR
The clock enable signal CKE is activated again when the next access request to the AM 10 arrives.
【００３６】一方、カウント期間経過時点までに次のＳ
ＤＲＡＭ１０へのアクセス要求が発行された場合には、
図６に示されているように、クロックイネーブル信号Ｃ
ＫＥはそのままアクティブ状態に維持され続ける。そし
て、現在のアクセス処理の最後のデータの受け渡しを行
うサイクルでカウンタ６のカウント動作が再び開始さ
れ、パラメタ値で指定された時間（カウント期間）経過
するまではクロックイネーブル信号ＣＫＥがアクティブ
状態に保持される。On the other hand, by the time the count period elapses, the next S
When an access request to the DRAM 10 is issued,
As shown in FIG. 6, the clock enable signal C
KE continues to remain active. Then, the count operation of the counter 6 is restarted in the cycle of passing the last data of the current access processing, and the clock enable signal CKE is kept in the active state until the time (count period) designated by the parameter value elapses. To be done.
【００３７】このような制御により、クロックイネーブ
ル信号ＣＫＥの立ち下がり、立ち上がりに要する時間だ
け連続したアクセス要求に対するアクセス処理を高速化
することができる。By such control, it is possible to speed up access processing for continuous access requests for the time required for falling and rising of the clock enable signal CKE.
【００３８】モード３は、モード１およびモード２のよ
うにクロックイネーブル信号ＣＫＥをＳＤＲＡＭ１０の
アクティブ期間にインアクティブにするのではなく、Ｓ
ＤＲＡＭ１０のアクティブ／インアクティブ状態に連動
してクロックイネーブル信号ＣＫＥをアクティブ／イン
アクティブに設定するモードである。In the mode 3, the clock enable signal CKE is not made inactive during the active period of the SDRAM 10 as in the modes 1 and 2, but in the S mode.
In this mode, the clock enable signal CKE is set to active / inactive in synchronization with the active / inactive state of the DRAM 10.
【００３９】すなわち、ステート制御回路４は、図７の
ようなステートマシンでＳＤＲＡＭ１０のアクティブ／
インアクティブ状態を管理している。ＳＤＲＡＭ１０
は、前述したように、バンクアクティブコマンドの入
力、すなわちインアクティブ状態で最初のリード／ライ
トアクセスが行われるときにアクティブ状態に遷移さ
れ、そしてプリチャージコマンドの入力に応答してイン
アクティブ状態に戻る。したがって、ステート制御回路
４は、ＳＤＲＡＭ１０がアクティブ状態からインアクテ
ィブ状態に移行するときに前述の第１のマスク信号を発
生してクロックイネーブル信号ＣＫＥをアクティブ状態
からインアクティブ状態に設定する。That is, the state control circuit 4 uses the state machine shown in FIG. 7 to activate / deactivate the SDRAM 10.
It manages the inactive state. SDRAM 10
Is transitioned to the active state when the bank read command is input, that is, when the first read / write access is performed in the inactive state, and returns to the inactive state in response to the input of the precharge command, as described above. . Therefore, the state control circuit 4 generates the above-mentioned first mask signal and sets the clock enable signal CKE from the active state to the inactive state when the SDRAM 10 shifts from the active state to the inactive state.
【００４０】図８には、リード／ライトアクセスが行わ
れる場合のタイミングチャートが示されている。図８の
タイミングチャートから分かるように、ＳＤＲＡＭ１０
への書き込み、もしくは読みだし要求時にそれまでイン
アクティブにしておいたクロックイネーブル信号ＣＫＥ
がアクティブにされ、ＳＤＲＡＭ１０へのアクセスが行
われる。この場合、ＳＤＲＡＭ１０にバンクアクティブ
コマンドが入力された段階でＳＤＲＡＭ１０はアクティ
ブ状態となる。この以降、プリチャージコマンドが入力
されるまでＳＤＲＡＭ１０はアクティブ状態を維持し、
その間、クロックイネーブル信号ＣＫＥもアクティブ状
態に維持される。FIG. 8 shows a timing chart when the read / write access is performed. As can be seen from the timing chart of FIG.
Clock enable signal CKE that was inactive until then when writing to or reading from
Are activated and the SDRAM 10 is accessed. In this case, the SDRAM 10 becomes active when the bank active command is input to the SDRAM 10. After this, the SDRAM 10 maintains the active state until the precharge command is input,
Meanwhile, the clock enable signal CKE is also maintained in the active state.
【００４１】プリチャージ要求に応じてプリチャージコ
マンドが入力された時は、図９に示されているように、
そのアクセス処理後にＳＤＲＡＭ１０はインアクティブ
状態となる。これに応答して、クロックイネーブル信号
ＣＫＥもインアクティブ状態に設定される。When a precharge command is input in response to a precharge request, as shown in FIG.
After the access process, the SDRAM 10 becomes inactive. In response to this, the clock enable signal CKE is also set to the inactive state.
【００４２】以上のように、この実施形態においては、
ＳＤＲＡＭ１０のクロックイネーブル信号ＣＫＥをでき
る限りインアクティブ状態に保持するための制御が、外
部からのアクセス要求つまりＳＤＲＡＭ１０に与えるコ
マンドの種類や、ＳＤＲＡＭ１０の状態遷移に基づいて
行われ、これによってＳＤＲＡＭ１０の低消費電力化を
図ることが可能となる。よって、ＳＤＲＡＭコントロー
ラ１２をノートＰＣ等のバッテリ動作が要求される携帯
情報機器に搭載することにより、バッテリ動作可能時間
の延長を実現することができる。As described above, in this embodiment,
Control for holding the clock enable signal CKE of the SDRAM 10 in the inactive state as much as possible is performed based on an access request from the outside, that is, the type of command given to the SDRAM 10 and the state transition of the SDRAM 10, thereby reducing the consumption of the SDRAM 10. It becomes possible to make electricity. Therefore, by mounting the SDRAM controller 12 in a portable information device such as a notebook PC that requires battery operation, it is possible to extend the battery operable time.
【００４３】[0043]
【発明の効果】以上説明したように、この発明のメモリ
制御装置によれば、クロックイネーブル信号ＣＫＥの発
生／非発生を適切に制御できるようになり、シンクロナ
スＤＲＡＭの低消費電力化を図ることが可能となる。As described above, according to the memory control device of the present invention, the generation / non-generation of the clock enable signal CKE can be appropriately controlled, and the power consumption of the synchronous DRAM can be reduced. Is possible.
【図１】この発明の一実施形態に係るＳＤＲＡＭコント
ローラの構成を示すブロック図。FIG. 1 is a block diagram showing a configuration of an SDRAM controller according to an embodiment of the present invention.
【図２】同実施形態のＳＤＲＡＭコントローラがモード
１のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。FIG. 2 is a CKE during read / write access executed when the SDRAM controller of the same embodiment is in mode 1;
The timing chart which shows control operation.
【図３】同実施形態のＳＤＲＡＭコントローラがモード
１のときに実行するプリチャージ時のＣＫＥ制御動作を
示すタイミングチャート。FIG. 3 is a timing chart showing a CKE control operation during precharge executed when the SDRAM controller of the embodiment is in mode 1.
【図４】同実施形態のＳＤＲＡＭコントローラがモード
１のときに実行するリフレッシュ時のＣＫＥ制御動作を
示すタイミングチャート。FIG. 4 is a timing chart showing a CKE control operation at the time of refreshing executed when the SDRAM controller of the embodiment is in mode 1.
【図５】同実施形態のＳＤＲＡＭコントローラがモード
２のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。FIG. 5 is a CKE during read / write access executed when the SDRAM controller of the same embodiment is in mode 2;
The timing chart which shows control operation.
【図６】同実施形態のＳＤＲＡＭコントローラがモード
２のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。FIG. 6 is a CKE during read / write access executed when the SDRAM controller of the same embodiment is in mode 2;
The timing chart which shows control operation.
【図７】同実施形態のＳＤＲＡＭコントローラによるＳ
ＤＲＡＭの状態管理の原理を示す図。FIG. 7 is a diagram showing an S of the SDRAM controller of the embodiment.
The figure which shows the principle of state management of DRAM.
【図８】同実施形態のＳＤＲＡＭコントローラがモード
３のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。FIG. 8 is a CKE during read / write access executed when the SDRAM controller of the same embodiment is in mode 3;
The timing chart which shows control operation.
【図９】同実施形態のＳＤＲＡＭコントローラがモード
３のときに実行するプリチャージ時のＣＫＥ制御動作を
示すタイミングチャート。FIG. 9 is a timing chart showing a CKE control operation during precharge executed when the SDRAM controller of the embodiment is in mode 3;
３…ＣＫＥ発生回路、４…ステート制御回路、５…カウ
ンタレジスタ、６…カウンタ、７…コンパレータ、１０
…シンクロナスＤＲＡＭ、１２…シンクロナスＤＲＡＭ
コントローラ、１３…コマンド制御ロジック、１４…Ｃ
ＫＥ制御ロジック。3 ... CKE generation circuit, 4 ... State control circuit, 5 ... Counter register, 6 ... Counter, 7 ... Comparator, 10
… Synchronous DRAM, 12… Synchronous DRAM
Controller, 13 ... Command control logic, 14 ... C
KE control logic.
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|---|---|---|---|
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