【０００１】[0001]
【発明の属する技術分野】本発明は、音声符復号化装置
や音声合成装置に用いられる音声合成方法及び合成回路
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a speech synthesizing method and a synthesizing circuit used in a speech coder / decoder and a speech synthesizer.
【０００２】[0002]
【従来の技術】線形予測分析による音声合成回路は、Ｄ
ＳＰ（ディジタル・シグナル・プロセッサ）によりディ
ジタル処理で実現されている。2. Description of the Related Art A speech synthesis circuit based on linear prediction analysis is
It is realized by digital processing by SP (Digital Signal Processor).
【０００３】一般的に、音声符復号化装置や音声合成装
置で用いられる線形予測分析による音声合成回路では、
音源信号を数１式の全極型ディジタルフィルタＨ（ｚ）
に入力し、出力として合成音声を得る。フィルタの重み
係数としては線形予測係数を用い、分析フレーム（１０
〜３０ｍｓ）毎に重み係数を更新する。Generally, in a speech synthesizing circuit by linear prediction analysis used in a speech coder / decoder and a speech synthesizer,
All-pole digital filter H (z) of equation 1
To get the synthesized speech as output. A linear prediction coefficient is used as the weighting coefficient of the filter, and the analysis frame (10
Every 30 ms) to update the weighting factor.
【０００４】[0004]
【数１】[Equation 1]
【０００５】ここで、ａ1、ａ2、…、ａpは線形予測係
数であり、分析次数ｐ＝１０次が用いられる。数１で表
される音声合成回路は、音源信号に声道特性（音声のス
ペクトル包絡特性）を付加する機能を持つ。音源信号
と、重み付け合成回路での重み付け係数として用いられ
る線形予測係数は、線形予測分析（公知の技術）により
求められる。Here, a1 , a2 , ...,Ap are linear prediction coefficients, and the analysis order p = 10 is used. The voice synthesis circuit represented by the equation 1 has a function of adding a vocal tract characteristic (voice spectrum envelope characteristic) to a sound source signal. The excitation signal and the linear prediction coefficient used as the weighting coefficient in the weighting synthesis circuit are obtained by linear prediction analysis (known technique).
【０００６】数１式の構成は図１に示すようにＩＩＲフ
ィルタとなる。同図において、Ｚ~1は遅延因子であり、
遅延回路により遅延された合成音声を線形予測係数に
（−１）を乗算した−ａ1、−ａ2、…、−ａpを重み係
数として用いて、重み付け合成する。重み係数である線
形予測係数は、分析フレーム（１０〜３０ｍｓ）毎に更
新される。現状では、これをＤＳＰによりソフト的に実
現している。The configuration of the equation (1) becomes an IIR filter as shown in FIG. In the figure, Z to1 are delay factors,
-A1, -a2 multiplied by the synthesized speech delayed by the delay circuit to the linear prediction coefficients (-1), ..., using -ap as the weighting factor, weighting synthesis. The linear prediction coefficient, which is a weighting coefficient, is updated every analysis frame (10 to 30 ms). At present, this is realized as software by DSP.
【０００７】[0007]
【発明が解決しようとする課題】ここで問題となるの
は、この合成処理に必要な演算量がＤＳＰにとって負担
になることである。即ち、サンプリング周波数を８００
０Ｈｚ、１フレーム長を１０ｍｓ（８０サンプル）、分
析次数を１０次とすれば、１フレーム内の演算量は、２
０（積和算１０回（タップ数）、シフト１０回）＊８０
（サンプル数）＝１６００回となる。この演算量は、Ｄ
ＳＰの消費電力を増加させる。また、これを携帯端末に
用いる場合、通話時間が著しく制限されるなどの問題が
ある。The problem here is that the amount of calculation required for this synthesis processing becomes a burden on the DSP. That is, the sampling frequency is 800
If 0 Hz, 1 frame length is 10 ms (80 samples), and the analysis order is 10th order, the calculation amount in one frame is 2
0 (10 times product multiplication (number of taps), 10 shifts) * 80
(Number of samples) = 1600 times. This calculation amount is D
Increases SP power consumption. Moreover, when this is used for a mobile terminal, there is a problem that the call time is significantly limited.
【０００８】本発明の目的は、このＤＳＰの演算量や消
費電力の増大の問題を解決することにある。An object of the present invention is to solve the problem of increase in the amount of calculation and power consumption of the DSP.
【０００９】[0009]
【課題を解決するための手段】前記の目的は、携帯端末
の低消費電力化を狙い、遅延回路、重み付け合成回路に
ついて低消費電力のアナログ回路を用いることによって
達成される。The above object is achieved by using an analog circuit of low power consumption for the delay circuit and the weighting / synthesizing circuit in order to reduce the power consumption of the portable terminal.
【００１０】また、前記の目的は、入力信号である音源
信号と重み付け合成回路の出力である予測信号を加算し
て、その結果である合成音声信号を出力する加算器と、
該合成音声信号を遅延させ複数のタップ出力として出力
する遅延回路と、線形予測係数を重み付け係数として前
記遅延回路のそれぞれのタップ出力を重み付け合成し、
その結果として予測信号を出力する重み付け合成回路と
から構成される線形予測分析による音声合成回路におい
て、前記遅延回路および重み付け合成回路の少なくとも
１つをアナログ回路を用いて構成したことによって達成
される。Further, the above-mentioned object is to add an excitation signal which is an input signal and a prediction signal which is an output of a weighting synthesis circuit, and output a resultant synthesized speech signal,
A delay circuit that delays the synthesized speech signal and outputs it as a plurality of tap outputs, and weights and combines the respective tap outputs of the delay circuit using a linear prediction coefficient as a weighting coefficient,
As a result, in a speech synthesis circuit by linear prediction analysis, which is composed of a weighting synthesis circuit that outputs a prediction signal, at least one of the delay circuit and the weighting synthesis circuit is configured by using an analog circuit.
【００１１】前記の手段によると、線形予測分析による
音声合成回路において遅延回路、重み付け合成回路をア
ナログ回路により実現することにより、音声合成回路の
消費電力を低減することができ、これを携帯端末に使用
した場合、通話時間を長く保つことができる。According to the above means, by implementing the delay circuit and the weighting synthesis circuit by the analog circuit in the speech synthesis circuit by the linear prediction analysis, the power consumption of the speech synthesis circuit can be reduced, and this can be applied to the portable terminal. When used, the talk time can be kept long.
【００１２】[0012]
【発明の実施の形態】図１は本発明の線形予測係数を用
いた音声合成回路の一実施形態を示す。ＤＳＰ１０は、
本装置が音声符復号装置に用いられる場合は、入力ｒ１
として音声信号を入力し、線形予測分析を実行し、線形
予測係数と音源信号を計算する、または、入力ｒ１とし
て線形予測係数情報と音源信号情報を伝送路から受信す
るとともに、後述するアナログ回路を制御するための種
々の制御信号を生成する。また、本装置が音声合成装置
に用いられる場合は、入力ｒ１としてメモリ等に記憶さ
れている線形予測係数と音源信号の情報を入力するとと
もに、後述するアナログ回路を制御するための種々の制
御信号を生成する。点線の枠で囲まれた部分１５、サン
プルホールド回路１２、および加算器１４がアナログ回
路で構成される部分である。1 shows an embodiment of a speech synthesis circuit using a linear prediction coefficient according to the present invention. DSP10 is
If the device is used in a speech codec, the input r1
As an input, a voice signal is input and linear prediction analysis is performed to calculate a linear prediction coefficient and a sound source signal, or linear prediction coefficient information and a sound source signal information are received as an input r1 from a transmission line, and an analog circuit described later is used. It generates various control signals for controlling. When the device is used in a speech synthesizer, the linear prediction coefficient and the sound source signal information stored in the memory or the like are input as the input r1, and various control signals for controlling an analog circuit described later are input. To generate. A portion 15 surrounded by a dotted frame, the sample hold circuit 12, and the adder 14 are portions configured by analog circuits.
【００１３】ＤＳＰ１０より音源信号ａ１がディジタル
系列で出力され、Ｄ／Ａ変換器１１によりアナログ信号
ｂ１に変換される。この時の変換速度は、サンプリング
周波数８０００Ｈｚとし、クロックｍ１により与えられ
る。アナログに変換された音源信号ｂ１は、加算器１４
により、後述する予測信号ｌ１と加算され、合成音声信
号ｃ１となる。合成音声信号ｃ１はサンプルホールド回
路１２により所定のサンプリング間隔でホールドされ、
その出力であるｐ１は、ＬＰＦを施された後、合成音声
としてスピーカより出力される（全体的なタイミングに
ついては後で説明する）。The sound source signal a1 is output from the DSP 10 in a digital series, and is converted into an analog signal b1 by the D / A converter 11. The conversion speed at this time is set to a sampling frequency of 8000 Hz and given by the clock m1. The sound source signal b1 converted into analog is added by the adder 14
As a result, it is added with a prediction signal 11 described later to form a synthesized voice signal c1. The synthesized voice signal c1 is held at a predetermined sampling interval by the sample hold circuit 12,
The output p1 is subjected to the LPF and then output from the speaker as a synthesized voice (the overall timing will be described later).
【００１４】遅延回路は、サンプルホールド回路１６，
１７，１８，…により構成される（実際には、分析次数
ｐ（ｐ＝１０）分の個数が存在する）。遅延回路は、合
成音声信号ｃ１を遅延させ、タップ出力として、ｄ１，
ｅ１，ｆ１，…を出力する。ここで、遅延回路のタップ
数は、線形予測分析次数（１０次）に対応し、１０タッ
プ構成とする。シフトタイミングは、クロックｍ１によ
り与えられる。重み付け合成器は、重み付け回路（乗算
器）１９，２０，２１，…と合成器２２により構成され
る（実際には、分析次数ｐ（ｐ＝１０）分の個数が存在
する）。タップ出力ｄ１，ｅ１，ｆ１，…はそれぞれ重
み付け回路（乗算器）１９，２０，２１，…により重み
付けされた後、合成器２２により合成され予測信号ｌ１
が出力される。The delay circuit includes a sample hold circuit 16,
, 18, ... (Actually, there are as many as the analysis order p (p = 10)). The delay circuit delays the synthesized voice signal c1 and outputs d1 as tap output.
e1, f1, ... Are output. Here, the number of taps of the delay circuit corresponds to the linear prediction analysis order (10th order), and has a 10-tap configuration. The shift timing is given by the clock m1. The weighting combiner is composed of weighting circuits (multipliers) 19, 20, 21, ... And a combiner 22 (actually, there are as many as the analysis order p (p = 10)). The tap outputs d1, e1, f1, ... Are respectively weighted by weighting circuits (multipliers) 19, 20, 21 ,.
Is output.
【００１５】ここで、各重み付け回路１９，２０，２
１，…に入力される重み付け係数（線形予測係数）ｏ
１，ｐ１，ｑ１，…は、レジスタ回路２３，２４，２
５，…（レジスタ回路についても実際には分析次数分の
個数が存在する）からの出力であり、フレーム（ここ
で、フレームとは線形予測係数、音源信号情報を抽出す
る時間単位（分析フレーム）を意味する）の先頭で更新
され、次のフレームが来るまで固定される。ｏ１は線形
予測係数−ａ1、ｐ１は線形予測係数−ａ2、ｑ１は線形
予測係数−ａ3に対応する。Here, each weighting circuit 19, 20, 2
Weighting coefficients (linear prediction coefficients) input to 1, ...
1, p1, q1, ... Are register circuits 23, 24, 2
5, ... (There are actually as many analysis circuits as there are analysis orders), and a frame (here, a frame is a linear prediction coefficient, a time unit for extracting excitation signal information (analysis frame)) Is updated at the beginning, and is fixed until the next frame comes. o1 corresponds to the linear prediction coefficient −a1 , p1 corresponds to the linear prediction coefficient −a2 , and q1 corresponds to the linear prediction coefficient −a3 .
【００１６】線形予測係数−ａ1，−ａ2，−ａ3，…，
−ａpのレジスタ回路へのセットは以下のように行われ
る。フレームの先頭で、ＤＳＰ１０からのディジタル形
式の線形予測係数ｇ１が出力され、制御信号ｈ１に基づ
き、切り替え器１３を切り替えながらレジスタ回路２
３，２４，２５，…にセットされる。セットの順番は、
レジスタ回路２３，２４，２５，…（遅延の小さい順に
並んでいる遅延回路タップに対応）に対し、−ａ1，−
ａ2，−ａ3，…，−ａp（ｐ＝１０）のように次数の低
い順にセットする。Linear prediction coefficients -a1 , -a2 , -a3 , ...,
Set to the register circuit -ap is performed as follows. At the head of the frame, the digital linear prediction coefficient g1 is output from the DSP 10, and the register circuit 2 is switched while switching the switch 13 based on the control signal h1.
It is set to 3, 24, 25, .... The order of the set is
For register circuits 23, 24, 25, ... (corresponding to delay circuit taps arranged in ascending order of delay), -a1 ,-
a2, -a3, ..., to set in ascending order of orders as -ap (p = 10).
【００１７】各線形予測係数ｇ１はｎビット（例えばｎ
＝１６）の精度で符号化されている。これらを一時的に
記憶するため、各レジスタ回路はｎビット分のメモリを
有している。これらのレジスタ回路への書き込みは、Ｄ
ＳＰ１０から線形予測係数出力の形態に合わせ、パラレ
ルまたはシリアルで行われる。これらのレジスタ回路の
内容の更新は、フレームの先頭で行われ、次のフレーム
の先頭が来るまで固定される。このタイミングについて
後に説明する。Each linear prediction coefficient g1 has n bits (for example, n
= 16). In order to temporarily store these, each register circuit has a memory for n bits. Writing to these register circuits is done by D
The processing is performed in parallel or serially according to the form of the linear prediction coefficient output from SP10. The contents of these register circuits are updated at the beginning of a frame and fixed until the beginning of the next frame. This timing will be described later.
【００１８】次に、重み付け回路１９，２０，２１，…
の構成を図２に示す。ａ２は重み付けされる入力であ
り、図１のｄ１，ｅ１，ｆ１に対応する。Ｚi（ｉ＝
１，…，ｎ）３０，３１，…，３ｎは入力側のインピー
ダンスであり、数２に示すようにコンデンサで構成され
る。Next, the weighting circuits 19, 20, 21, ...
The configuration of is shown in FIG. a2 is a weighted input and corresponds to d1, e1, and f1 in FIG. Zi (i =
, ..., N) 30, 31, ..., 3n are impedances on the input side, and are composed of capacitors as shown in Equation 2.
【００１９】[0019]
【数２】[Equation 2]
【００２０】ここで、ｎは線形予測係数の精度に対応
し、ｎ＝１６とする。各コンデンサＣi（ｉ＝１，…，
ｎ）の容量は線形予測係数のＭＳＢに近いほど大きな値
をもっている。重み付け制御信号ｆ２は図１の各レジス
タ回路２３，２４，２５からの出力である重み付け係数
（線形予測係数）ｏ１，ｐ１，ｑ１（各ｎビットで構成
されている）に対応し、各ビットの値により図２のスイ
ッチ４０，４１，…，４ｎをＯＮ／０ＦＦする。これに
より、Ｚi（ｉ＝１，…，ｎ）またはＣi（ｉ＝１，…，
ｎ）の総和の値を制御する。出力ｅ２はアンプ５１を通
して出力し、この出力ｅ２に対する帰還インピーダンス
Ｚf５２は数３で表現される。Here, n corresponds to the accuracy of the linear prediction coefficient, and n = 16. Each capacitor Ci (i = 1, ...,
The capacity of n) has a larger value as it is closer to the MSB of the linear prediction coefficient. The weighting control signal f2 corresponds to the weighting coefficients (linear prediction coefficients) o1, p1, q1 (consisting of n bits each) output from the register circuits 23, 24, 25 of FIG. The switches 40, 41, ..., 4n of FIG. 2 are turned on / off by the value. As a result, Zi (i = 1, ..., N) or Ci (i = 1, ..., N)
Control the value of the sum of n). The output e2 is output through the amplifier 51, and the feedback impedance Zf 52 for this output e2 is expressed by Equation 3.
【００２１】[0021]
【数３】(Equation 3)
【００２２】この重み付け回路の利得Ｇは、数４とな
る。The gain G of this weighting circuit is given by equation 4.
【００２３】[0023]
【数４】(Equation 4)
【００２４】重み付けされた出力ｅ２は、図１でｉ１，
ｊ１，ｋ１，…に対応し、これらは同図の合成器２２に
より加算され、予測信号ｌ１として出力される。The weighted output e2 is i1, i1 in FIG.
Corresponding to j1, k1, ..., These are added by the combiner 22 in the figure and output as the prediction signal l1.
【００２５】次に、図１においてサンプルホールド回路
１６，１７，１８，…により構成されるアナログ遅延回
路の構成を図３に示す。図３はアナログ遅延回路の構成
例であり、バッファ１０１，１０５と、サンプルホール
ド回路１０２〜１０４とで構成されており、ＴＰ1〜Ｔ
Ｐnはシフトした信号の出力端子である（図１のｄ１，
ｅ１，ｆ１，…に対応する）。入力信号Ｖinは、バッフ
ァ１０１を経由して１段目のサンプルホールド回路１０
２に入力される。１段目のサンプルホールド回路１０２
ではクロックＣＫの立ち上がりに同期して入力信号をサ
ンプル保持しＴＰ1に出力する。２段目のサンプルホー
ルド回路１０３も同様に前段のサンプルホールド回路１
０２の出力をサンプルして、そのまま次段に１クロック
遅らせてＴＰ2に出力している。３段目以降も同様に１
段について１クロックずつ信号をシフトさせｎ段のアナ
ログシフトレジスタとして動作し、ＴＰ3〜ＴＰnに出力
する。Next, FIG. 3 shows the configuration of an analog delay circuit composed of the sample hold circuits 16, 17, 18, ... In FIG. FIG. 3 shows an example of the configuration of an analog delay circuit, which includes buffers 101 and 105 and sample and hold circuits 102 to 104, and TP1 to T.
Pn is an output terminal of the shifted signal (d1, FIG. 1)
e1, f1, ...)). The input signal Vin passes through the buffer 101 to the sample-hold circuit 10 of the first stage.
2 is input. First stage sample and hold circuit 102
Then, the input signal is sample-held and output to TP1 in synchronization with the rising edge of the clock CK. Similarly, the sample hold circuit 103 of the second stage is also the sample hold circuit 1 of the previous stage.
The output of 02 is sampled, delayed by one clock to the next stage, and output to TP2 . Similarly for the third and subsequent stages
1 operates the clock by signal as an analog shift register having n stages is shifted for stage, and outputs the TP3 to TPn.
【００２６】図４はサンプルホールド回路の構成例を、
図５，６はバッファの構成例を示している。図４はバッ
ファ２０１，２０４，２０７とＣＫがＬの時にＯＮにな
りＨの時にＯＦＦになるスイッチ２０２と、ＣＫがＨの
時にＯＮになりＬの時にＯＦＦになるスイッチ２０５
と、コンデンサ２０３，２０６とで構成される。このサ
ンプルホールド回路の動作を図７を用いて説明する。FIG. 4 shows an example of the configuration of the sample hold circuit.
5 and 6 show examples of buffer configurations. FIG. 4 shows buffers 201, 204, 207 and a switch 202 which is turned on when CK is L and turned off when H, and a switch 205 which is turned on when CK is H and turned off when L is CK.
And capacitors 203 and 206. The operation of this sample hold circuit will be described with reference to FIG.
【００２７】入力信号Ｓinはバッファ２０１を経由し、
クロックＣＫがＬでスイッチ２０２がＯＮの時はコンデ
ンサ２０３に信号が伝達され、クロックＣＫがＨでスイ
ッチ２０２がＯＦＦになるとコンデンサ２０３に入力さ
れた信号は保持される。このときの入力信号Ｓinに対す
るコンデンサ２０３の動作をバッファ２０４を経由した
出力をＡ点としている。同様にクロックＣＫがＨでスイ
ッチ２０５がＯＮの時はコンデンサ２０６に信号が伝達
され、クロックＣＫがＬでスイッチ２０５がＯＦＦにな
るとコンデンサ２０６に入力された信号は保持され、バ
ッファ２０７を経由して出力信号Ｓoutとなる。The input signal Sin passes through the buffer 201,
When the clock CK is L and the switch 202 is ON, the signal is transmitted to the capacitor 203, and when the clock CK is H and the switch 202 is OFF, the signal input to the capacitor 203 is held. It is set to the point A an output operation of the capacitor 203 through the buffer 204 to the input signal Sin at this time. Similarly, when the clock CK is H and the switch 205 is ON, a signal is transmitted to the capacitor 206, and when the clock CK is L and the switch 205 is OFF, the signal input to the capacitor 206 is held and passed through the buffer 207. It becomes the output signal Sout .
【００２８】図５，６はバッファの構成例で、図５はオ
ペアンプ３０１を用いたボルテージホロワ回路、図６は
インピーダンス素子４０１，４０２とオペアンプ４０３
で構成した反転バッファである。5 and 6 show examples of buffer configurations. FIG. 5 is a voltage follower circuit using an operational amplifier 301, and FIG. 6 is impedance elements 401 and 402 and an operational amplifier 403.
It is an inversion buffer composed of.
【００２９】これらバッファ，サンプルホールド回路
は、ともに公知の技術として知られている。アナログ遅
延回路は、これら公知の技術を組み合わせる事により容
易に構成が可能である。Both of these buffers and sample hold circuits are known in the art. The analog delay circuit can be easily configured by combining these known techniques.
【００３０】図８に本発明の動作説明を示す。同図
（ａ）はクロックｍ１に基づいて行われるＤ／Ａ変換器
１１の変換結果の出力及び遅延回路のシフトタイミング
を示す。これは、入力音声のサンプリング周波数（８０
００Ｈｚ）に対応する。同図（ｂ）は、レジスタ回路２
３，２４，２５における線形予測係数の更新・固定のタ
イミングを示す。この実施例では、分析フレームの最初
のサンプル区間（０．０１２５ｍｓ）の先頭から１／４
以内（３．１２５μｓ以内）に−ａ1，−ａ2，…，−ａ
p（ｐ＝１０）の更新が行われる。その後、そのフレー
ム中は、−ａ1，−ａ2，…，−ａp（ｐ＝１０）は固定
され、重み付け合成での重み係数として使用される。同
図（ｃ）は、サンプルホールド回路１２により合成音声
信号ｃ１をホールドするタイミングを示す。その出力で
あるｓ１は、同図（ｄ）のように変化する。これにＬＰ
Ｆを施せば、アナログの音声信号となり、スピーカから
聞くことができる。FIG. 8 shows the operation of the present invention. FIG. 10A shows the output of the conversion result of the D / A converter 11 and the shift timing of the delay circuit, which are performed based on the clock m1. This is the sampling frequency (80
00 Hz). FIG. 2B shows the register circuit 2
The timing of updating / fixing the linear prediction coefficient in 3, 24, and 25 is shown. In this example, a quarter of the beginning of the first sample interval (0.0125 ms) of the analysis frame
-A1 , -a2 , ..., -a within (within 3.125 μs)
p (p = 10) is updated. Then, during theframe, -a 1, -a 2, ... , -a p (p = 10) is fixed, is used as a weighting factor for weighting synthesis. FIG. 7C shows the timing of holding the synthesized voice signal c1 by the sample hold circuit 12. The output s1 changes as shown in FIG. LP
If F is applied, it becomes an analog voice signal and can be heard from the speaker.
【００３１】[0031]
【発明の効果】以上のように本発明によれば、１フレー
ム当たりのＤＳＰ演算量はクロックｍ１、音源信号ａ
１、線形予測係数ｇ１および制御信号ｈ１を出力するた
めの処理のみとなり、８０（サンプル数）＊２＋１０
（分析次数）＝１７０回であり、従来のＤＳＰ１６００
回の１／１０となり、これにより他のアナログ回路も低
消費電力で実現可能である。このように線形予測分析に
よる音声合成回路において遅延回路、重み付け合成回路
をアナログ回路により実現することにより、音声合成回
路の消費電力を低減することができ、これを携帯端末に
使用した場合、通話時間を長く保つことができる。As described above, according to the present invention, the DSP operation amount per frame is the clock m1 and the sound source signal a.
1, the process for outputting the linear prediction coefficient g1 and the control signal h1 is only 80 (the number of samples) * 2 + 10
(Analysis order) = 170 times, and the conventional DSP 1600
This is 1/10 of the number of times, which allows other analog circuits to be realized with low power consumption. In this way, by implementing the delay circuit and the weighting synthesis circuit by the analog circuit in the speech synthesis circuit by the linear predictive analysis, it is possible to reduce the power consumption of the speech synthesis circuit. Can be kept long.
【図１】本発明の一実施形態の音声合成回路図。FIG. 1 is a speech synthesis circuit diagram of an embodiment of the present invention.
【図２】図１の重み付け回路図。FIG. 2 is a weighting circuit diagram of FIG.
【図３】図１のアナログ遅延回路図。FIG. 3 is an analog delay circuit diagram of FIG.
【図４】図３のサンプルホールド回路図。FIG. 4 is a sample hold circuit diagram of FIG.
【図５】図３のバッファ回路図。FIG. 5 is a buffer circuit diagram of FIG.
【図６】図３のバッファ回路図。FIG. 6 is a buffer circuit diagram of FIG.
【図７】図３の動作説明図。7 is an explanatory diagram of the operation of FIG.
【図８】本発明の一実施形態の動作説明図。FIG. 8 is an operation explanatory diagram of the embodiment of the present invention.
【図９】従来の音声合成回路図。FIG. 9 is a conventional speech synthesis circuit diagram.
１０…ＤＳＰ、１１…Ｄ／Ａ変換器、１２…サンプルホ
ールド回路、１３…切替器、１４…加算器、１６〜１８
…サンプルホールド回路、１９〜２１…重み付け回路、
２２…合成器、２３〜２５…レジスタ、３０〜３ｎ…入
力側インピーダンス、４０〜４ｎ…スイッチ、５１…ア
ンプ、５２…帰還インピーダンス、１０１，１０５…バ
ッファ、１０２〜１０ｎ…サンプルホールド回路、２０
１，２０４，２０７…バッファ、２０２，２０５…スイ
ッチ、２０３，２０６…コンデンサ、４０１，４０２…
インピーダンス素子、３０１，４０３…オペアンプ。10 ... DSP, 11 ... D / A converter, 12 ... Sample hold circuit, 13 ... Switching device, 14 ... Adder, 16-18
... Sample and hold circuit, 19 to 21 ... Weighting circuit,
22 ... Combiner, 23-25 ... Register, 30-3n ... Input impedance, 40-4n ... Switch, 51 ... Amplifier, 52 ... Feedback impedance, 101, 105 ... Buffer, 102-10n ... Sample-hold circuit, 20
1, 204, 207 ... Buffer, 202, 205 ... Switch, 203, 206 ... Capacitor, 401, 402 ...
Impedance elements 301, 403 ... Operational amplifier.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330590AJPH09171399A (en) | 1995-12-19 | 1995-12-19 | Speech synthesis method and its synthesis circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330590AJPH09171399A (en) | 1995-12-19 | 1995-12-19 | Speech synthesis method and its synthesis circuit |
| Publication Number | Publication Date |
|---|---|
| JPH09171399Atrue JPH09171399A (en) | 1997-06-30 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7330590APendingJPH09171399A (en) | 1995-12-19 | 1995-12-19 | Speech synthesis method and its synthesis circuit |
| Country | Link |
|---|---|
| JP (1) | JPH09171399A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7194246B2 (en) | 1998-10-21 | 2007-03-20 | Parkervision, Inc. | Methods and systems for down-converting a signal using a complementary transistor structure |
| US7218899B2 (en) | 2000-04-14 | 2007-05-15 | Parkervision, Inc. | Apparatus, system, and method for up-converting electromagnetic signals |
| US7233969B2 (en) | 2000-11-14 | 2007-06-19 | Parkervision, Inc. | Method and apparatus for a parallel correlator and applications thereof |
| US7236754B2 (en) | 1999-08-23 | 2007-06-26 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US7245886B2 (en) | 1998-10-21 | 2007-07-17 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US7272164B2 (en) | 1999-04-16 | 2007-09-18 | Parkervision, Inc. | Reducing DC offsets using spectral spreading |
| US7308242B2 (en) | 1998-10-21 | 2007-12-11 | Parkervision, Inc. | Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same |
| US7321735B1 (en) | 1998-10-21 | 2008-01-22 | Parkervision, Inc. | Optical down-converter using universal frequency translation technology |
| US7321640B2 (en) | 2002-06-07 | 2008-01-22 | Parkervision, Inc. | Active polyphase inverter filter for quadrature signal generation |
| US7379515B2 (en) | 1999-11-24 | 2008-05-27 | Parkervision, Inc. | Phased array antenna applications of universal frequency translation |
| US7379883B2 (en) | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
| US7454453B2 (en) | 2000-11-14 | 2008-11-18 | Parkervision, Inc. | Methods, systems, and computer program products for parallel correlation and applications thereof |
| US7460584B2 (en) | 2002-07-18 | 2008-12-02 | Parkervision, Inc. | Networking methods and systems |
| US7483686B2 (en) | 1999-03-03 | 2009-01-27 | Parkervision, Inc. | Universal platform module and methods and apparatuses relating thereto enabled by universal frequency translation technology |
| US7515896B1 (en) | 1998-10-21 | 2009-04-07 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships |
| US7529522B2 (en) | 1998-10-21 | 2009-05-05 | Parkervision, Inc. | Apparatus and method for communicating an input signal in polar representation |
| US7554508B2 (en) | 2000-06-09 | 2009-06-30 | Parker Vision, Inc. | Phased array antenna applications on universal frequency translation |
| US7599421B2 (en) | 1999-03-15 | 2009-10-06 | Parkervision, Inc. | Spread spectrum applications of universal frequency translation |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515896B1 (en) | 1998-10-21 | 2009-04-07 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships |
| US7376410B2 (en) | 1998-10-21 | 2008-05-20 | Parkervision, Inc. | Methods and systems for down-converting a signal using a complementary transistor structure |
| US7620378B2 (en) | 1998-10-21 | 2009-11-17 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US7529522B2 (en) | 1998-10-21 | 2009-05-05 | Parkervision, Inc. | Apparatus and method for communicating an input signal in polar representation |
| US7194246B2 (en) | 1998-10-21 | 2007-03-20 | Parkervision, Inc. | Methods and systems for down-converting a signal using a complementary transistor structure |
| US7245886B2 (en) | 1998-10-21 | 2007-07-17 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US7389100B2 (en) | 1998-10-21 | 2008-06-17 | Parkervision, Inc. | Method and circuit for down-converting a signal |
| US7308242B2 (en) | 1998-10-21 | 2007-12-11 | Parkervision, Inc. | Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same |
| US7321735B1 (en) | 1998-10-21 | 2008-01-22 | Parkervision, Inc. | Optical down-converter using universal frequency translation technology |
| US7218907B2 (en) | 1998-10-21 | 2007-05-15 | Parkervision, Inc. | Method and circuit for down-converting a signal |
| US7483686B2 (en) | 1999-03-03 | 2009-01-27 | Parkervision, Inc. | Universal platform module and methods and apparatuses relating thereto enabled by universal frequency translation technology |
| US7599421B2 (en) | 1999-03-15 | 2009-10-06 | Parkervision, Inc. | Spread spectrum applications of universal frequency translation |
| US7321751B2 (en) | 1999-04-16 | 2008-01-22 | Parkervision, Inc. | Method and apparatus for improving dynamic range in a communication system |
| US7539474B2 (en) | 1999-04-16 | 2009-05-26 | Parkervision, Inc. | DC offset, re-radiation, and I/Q solutions using universal frequency translation technology |
| US7272164B2 (en) | 1999-04-16 | 2007-09-18 | Parkervision, Inc. | Reducing DC offsets using spectral spreading |
| US7236754B2 (en) | 1999-08-23 | 2007-06-26 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US7546096B2 (en) | 1999-08-23 | 2009-06-09 | Parkervision, Inc. | Frequency up-conversion using a harmonic generation and extraction module |
| US7379515B2 (en) | 1999-11-24 | 2008-05-27 | Parkervision, Inc. | Phased array antenna applications of universal frequency translation |
| US7496342B2 (en) | 2000-04-14 | 2009-02-24 | Parkervision, Inc. | Down-converting electromagnetic signals, including controlled discharge of capacitors |
| US7386292B2 (en) | 2000-04-14 | 2008-06-10 | Parkervision, Inc. | Apparatus, system, and method for down-converting and up-converting electromagnetic signals |
| US7218899B2 (en) | 2000-04-14 | 2007-05-15 | Parkervision, Inc. | Apparatus, system, and method for up-converting electromagnetic signals |
| US7554508B2 (en) | 2000-06-09 | 2009-06-30 | Parker Vision, Inc. | Phased array antenna applications on universal frequency translation |
| US7454453B2 (en) | 2000-11-14 | 2008-11-18 | Parkervision, Inc. | Methods, systems, and computer program products for parallel correlation and applications thereof |
| US7233969B2 (en) | 2000-11-14 | 2007-06-19 | Parkervision, Inc. | Method and apparatus for a parallel correlator and applications thereof |
| US7433910B2 (en) | 2000-11-14 | 2008-10-07 | Parkervision, Inc. | Method and apparatus for the parallel correlator and applications thereof |
| US7321640B2 (en) | 2002-06-07 | 2008-01-22 | Parkervision, Inc. | Active polyphase inverter filter for quadrature signal generation |
| US7460584B2 (en) | 2002-07-18 | 2008-12-02 | Parkervision, Inc. | Networking methods and systems |
| US7379883B2 (en) | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
| Publication | Publication Date | Title |
|---|---|---|
| JPH09171399A (en) | Speech synthesis method and its synthesis circuit | |
| US4435832A (en) | Speech synthesizer having speech time stretch and compression functions | |
| US4521907A (en) | Multiplier/adder circuit | |
| CN100411303C (en) | Conversion method and device from pulse code modulation to pulse width modulation | |
| JPH11220359A (en) | Digital filter | |
| JP3430985B2 (en) | Synthetic sound generator | |
| US8050934B2 (en) | Local pitch control based on seamless time scale modification and synchronized sampling rate conversion | |
| US6531969B2 (en) | Resampling system and apparatus | |
| JPS58502177A (en) | Time multiplexed N-order digital filter | |
| US5890126A (en) | Audio data decompression and interpolation apparatus and method | |
| JPS6054680B2 (en) | LSP speech synthesizer | |
| JPH1031665A (en) | Autocorrelation coefficient calculator | |
| JP3379348B2 (en) | Pitch converter | |
| JPH09171398A (en) | Audio signal processing method and processing circuit thereof | |
| JPS642960B2 (en) | ||
| JPH06222794A (en) | Voice speed conversion method | |
| JP2747956B2 (en) | Voice decoding device | |
| JPH0713596A (en) | Voice speed conversion method | |
| KR950009327B1 (en) | Voice synthesizer and voice synthesis method | |
| JP3920879B2 (en) | Sampling function generator and digital-analog converter | |
| JPH0664477B2 (en) | Speech synthesizer | |
| JP2642092B2 (en) | Digital effect device | |
| JPH0695677A (en) | Music synthesizer | |
| JPH04104200A (en) | Device and method for voice speed conversion | |
| JP2865572B2 (en) | Digital-to-analog converter with analog multiplication method |