JPH09162301A - Semiconductor device and manufacture thereof - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which comprises an insulated-gate field-effect transistor having a suppressed short-channel effect, shortened delay time and small variation of a threshold value, and a manufacturing method of the semiconductor device. SOLUTION: In an insulated-gate field-effect transistor, first-conductivity type regions 15 and 16 for preventing expansion of the depletion layer are provided at a level a predetermined distance below the surface of the substrate 11. The first-conductivity regions 15 and 16 have a density higher than that of the substrate 11. Source diffusion layers 24 and 28 of a second-conductivity type are formed on the surface of the substrate 11, with their bottom surfaces positioned around peak density positions of the first-conductivity type regions 15 and 16 or closer to the surface of the substrate 11. Drain diffusion layers 25 and 29 of the second-conductivity type are formed on the surface of the substrate 11, with their bottom surfaces positioned lower than the peak density positions of the first-conductivity type regions 15 and 16. Thus, the short channel effect can be suppressed, and the junction capacitance of drain diffusion layers can be reduced.

Description

Translated fromJapanese

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に短チャネル効果が抑えられ、か
つ遅延時間の短縮された絶縁ゲート電界効果トランジス
タを有する半導体装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having an insulated gate field effect transistor in which a short channel effect is suppressed and a delay time is shortened, and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】絶縁ゲート電界効果トランジスタの微細
化は、ＬＳＩの高集積化と共に遅延時間の短縮をもたら
してきた。しかし、微細化が進むに従い、短チャネル効
果により微細化自体が難しくなると同時に、拡散層接合
容量や拡散層寄生抵抗など微細化しても小さくならない
因子の遅延時間に占める割合が大きくなり、たとえ短チ
ヤネル効果を抑制してさらに微細化できたとしても遅延
時間の短縮が行われにくくなっている。2. Description of the Related Art Miniaturization of insulated gate field effect transistors has brought about high integration of LSIs and shortened delay time. However, as miniaturization progresses, the miniaturization itself becomes difficult due to the short channel effect, and at the same time, the proportion of the delay time such as the diffusion layer junction capacitance and the diffusion layer parasitic resistance that does not decrease even when miniaturized becomes large. Even if the effect is suppressed and further miniaturization is achieved, it is difficult to reduce the delay time.

【０００３】短チャネル効果の抑制と拡散層接合容量の
削減を同時に行う方法として特開昭６０−１０７６９号
公報に開示される半導体装置がある。以下図１０を参照
してこの従来例について説明する。図１０は従来例のＣ
ＭＯＳトランジスタの構造を示す模式的断面図であり、
図中符号１０２はフィールド酸化膜、１０４はｎウエ
ル、１０７はゲート酸化膜、１０９はゲート電極、１１
４はソースｎ⁺ 拡散層、１１５はドレインｎ⁺ 拡散層、
１１８はソースｐ⁺ 拡散層、１１９はドレインｐ⁺ 拡散
層、１２１はｐ型シリコン基板、１２２はｐ型領域、１
３１はＮ−ＭＯＳ、１３２はＰ−ＭＯＳを示す。Suppression of short channel effect and diffusion layer junction capacitance
Japanese Patent Laid-Open No. 60-10769 as a method for simultaneously performing reduction.
There is a semiconductor device disclosed in the publication. See Figure 10 below
This conventional example will be described. FIG. 10 shows C of the conventional example.
FIG. 3 is a schematic cross-sectional view showing the structure of a MOS transistor,
In the figure, reference numeral 102 is a field oxide film, and 104 is an n-type film.
, 107 is a gate oxide film, 109 is a gate electrode, 11
4 is the source n⁺ Diffusion layer, 115 is drain n⁺ Diffusion layer,
118 is the source p⁺ Diffusion layer, 119 is drain p⁺ diffusion
Layer, 121 is a p-type silicon substrate, 122 is a p-type region, 1
Reference numeral 31 is an N-MOS, and 132 is a P-MOS.

【０００４】ｐ型シリコン基板１２１のＰーＭＯＳ１３
２領域にｎウエル１０４を形成する。Ｎ−ＭＯＳ１３１
領域には、ゲート電極１０９の形成される領域以外をマ
スクで覆ってボロンをイオン注入し、ゲート電極１０９
の形成される領域の下部にのみソースｎ⁺ 拡散層１１
４、ドレインｎ⁺ 拡散層１１５からの空乏層拡大による
パンチスルーを防止し得るような濃度のｐ型領域１２２
をソースｎ⁺ 拡散層１１４、ドレインｎ⁺ 拡散層１１５
より深く形成する。その後通常のＣＭＯＳ製造工程に従
い、ゲート電極１０９、およびＮ−ＭＯＳ１３１のソー
スｎ⁺ 拡散層１１４とドレインｎ⁺ 拡散層１１５、Ｐ−
ＭＯＳ１３２のソースｐ⁺ 拡散層１１８とドレインｐ⁺
拡散層１１９を形成する。The P-MOS 13 of the p-type silicon substrate 121
The n well 104 is formed in the two regions. N-MOS131
The region other than the region where the gate electrode 109 is formed is covered with a mask and boron is ion-implanted.
Source n⁺ diffusion layer 11 only under the region where
4. The p-type region 122 having a concentration capable of preventing punch-through due to the expansion of the depletion layer from the drain n⁺ diffusion layer 115.
A source n⁺ diffusion layer 114 and a drain n⁺ diffusion layer 115
Form deeper. Then, according to a normal CMOS manufacturing process, the gate electrode 109 and the source n⁺ diffusion layer 114 and the drain n⁺ diffusion layer 115, P− of the N-MOS 131 are formed.
Source p⁺ diffusion layer 118 and drain p^{+ of the} MOS 132
The diffusion layer 119 is formed.

【０００５】この従来例の特徴は、Ｎ−ＭＯＳ１３１に
おいて、ゲート電極１０９下部にのみソースｎ⁺ 拡散層
１１４、ドレインｎ⁺ 拡散層１１５からの空乏層拡大抑
制用のｐ型領域１２２をソースｎ⁺ 拡散層１１４、ドレ
インｎ⁺ 拡散層１１５より深く形成していることであ
る。このために、短チャネル効果が抑制され、しかもＮ
−ＭＯＳ１３１のソース、ドレイン拡散層底部の基板不
純物濃度がゲート電極下に比ベて低く保たれているため
に、ソース、ドレイン拡散層接合容量の増大が抑えられ
る。[0005] The feature of this conventional example, the N-MOS131, source n⁺ diffusion layer 114 only on the lower gate electrode 109, a drain n⁺ a p-type region 122 for the depletion layer expanding suppressed from diffusion layer 115 Source n⁺ That is, it is formed deeper than the diffusion layer 114 and the drain n⁺ diffusion layer 115. For this reason, the short channel effect is suppressed, and N
Since the substrate impurity concentration at the bottom of the source / drain diffusion layer of the MOS 131 is kept lower than that under the gate electrode, increase in junction capacitance of the source / drain diffusion layer can be suppressed.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、前記従
来例においては、空乏層拡大抑制用のｐ型領域１２２を
形成するために、ゲート電極１０９が形成される領域の
みに開口部をもつマスクを用いてイオン注入するが、そ
のマスクに目ずれが生じると、チャネル部の不純物分布
が変わり、しきい値が変動してしまう。これは、しきい
値バラツキの増大をもたらす。However, in the above-mentioned conventional example, in order to form the p-type region 122 for suppressing the expansion of the depletion layer, a mask having an opening only in the region where the gate electrode 109 is formed is used. Ion implantation is performed, but if the mask is misaligned, the impurity distribution in the channel portion changes, and the threshold value changes. This causes an increase in threshold variation.

【０００７】また、前記従来の実施例においては、拡散
層接合容量の低減は行われるものの、拡散層寄生抵抗の
低減は行われないが、遅延時間を短縮するためには拡散
層寄生抵抗も低減する必要がある。Further, in the above-mentioned conventional embodiment, although the diffusion layer junction capacitance is reduced, the diffusion layer parasitic resistance is not reduced, but the diffusion layer parasitic resistance is also reduced in order to shorten the delay time. There is a need to.

【０００８】本発明の目的は、短チャネル効果が抑えら
れ、遅延時間の短縮された、しきい値バラツキの小さい
絶縁ゲート電界効果トランジスタを有する半導体装置お
よびその製造方法を提供することにある。It is an object of the present invention to provide a semiconductor device having an insulated gate field effect transistor in which the short channel effect is suppressed, the delay time is shortened, and the threshold variation is small, and a manufacturing method thereof.

【０００９】[0009]

【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板上の第２導電型チャネル絶縁ゲー
ト電界効果トランジスタを備えた半導体装置において、
電界効果トランジスタの基板の表面より所定の深さに空
乏層拡大抑制用に基板より濃度の高い第１導電型領域が
設けられ、基板の表面に形成された第２導電型であるソ
ース拡散層の底面は空乏層拡大抑制用の第１導電型領域
のピーク濃度位置近傍またはそれよりも表面側に位置
し、基板の表面に形成された第２導電型であるドレイン
拡散層の底面は空乏層拡大抑制用の第１導電型領域のピ
ーク濃度位置よりも深く形成されている。According to the present invention, there is provided a semiconductor device comprising:
A semiconductor device comprising a second conductivity type channel insulated gate field effect transistor on a first conductivity type semiconductor substrate,
A first conductivity type region having a higher concentration than that of the substrate is provided at a predetermined depth from the surface of the substrate of the field effect transistor for suppressing depletion layer expansion, and a source diffusion layer of the second conductivity type formed on the surface of the substrate is formed. The bottom surface is located near the peak concentration position of the first conductivity type region for suppressing the expansion of the depletion layer or on the surface side thereof, and the bottom surface of the drain diffusion layer of the second conductivity type formed on the surface of the substrate is expanded in the depletion layer. It is formed deeper than the peak concentration position of the first conductivity type region for suppression.

【００１０】ソース拡散層およびドレイン拡散層には、
それぞれチヤネル側に浅い第２導電型ソース拡張領域お
よび第２導電型ドレイン拡張領域が設けられていてもよ
く、ソース拡散層にのみ、チャネル側に浅い第２導電型
ソース拡張領城が設けられていてもよい。In the source diffusion layer and the drain diffusion layer,
A shallow second conductivity type source extension region and a second conductivity type drain extension region may be provided on the channel side, respectively, and a shallow second conductivity type source extension region is provided on the channel side only in the source diffusion layer. May be.

【００１１】本発明の半導体装置の製造方法は、第１導
電型半導体基板上の第２導電型チャネル絶縁ゲート電界
効果トランジスタを備えた半導体装置の製造方法におい
て、第１導電型半導体基板に基板の表面より所定の深さ
に空乏層拡大抑制用に基板より濃度の高い第１導電型領
域を形成する工程と、ゲート電極を形成する工程と、基
板の表面に第２導電型であるソース拡散層およびドレイ
ン拡散層を形成する第１の拡散層形成工程と、ソース拡
散層をマスクしてドレイン拡散層にのみ第２導電型不純
物を、第１の拡散層形成工程より高いエネルギーでイオ
ン注入する第２の拡散層形成工程と、熱処理により不純
物を活性化する工程とを有する。A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a second conductivity type channel insulated gate field effect transistor on a first conductivity type semiconductor substrate, wherein the substrate is formed on the first conductivity type semiconductor substrate. A step of forming a first conductivity type region having a higher concentration than that of the substrate for suppressing the depletion layer expansion at a predetermined depth from the surface, a step of forming a gate electrode, and a source diffusion layer of the second conductivity type on the surface of the substrate. And a first diffusion layer forming step of forming a drain diffusion layer, and a step of ion-implanting a second conductivity type impurity only in the drain diffusion layer with masking the source diffusion layer at a higher energy than in the first diffusion layer forming step. The second diffusion layer forming step and the step of activating the impurities by heat treatment are included.

【００１２】ゲート電極形成後に全面に第２導電型不純
物を低エネルギーでイオン注入する工程と、ゲート電極
側壁に絶縁膜を形成する工程と、全面に第２導電型不純
物をイオン注入する工程とによって第１の拡散層形成工
程を行ってもよく、ゲート電極形成後にドレイン領域を
マスクしてソース領域にのみ第２導電型不純物を低エネ
ルギーでイオン注入する工程と、ゲート電極側壁に絶縁
膜を形成する工程と、全面に第２導電型不純物をイオン
注入する工程とによって第１の拡散層形成工程を行って
もよい。After the gate electrode is formed, the second conductivity type impurity is ion-implanted into the entire surface with low energy, the insulating film is formed on the side wall of the gate electrode, and the second conductivity type impurity is ion-implanted into the entire surface. The step of forming the first diffusion layer may be performed, a step of masking the drain region after forming the gate electrode, and ion-implanting the second conductivity type impurity into the source region with low energy, and forming an insulating film on the side wall of the gate electrode. The first diffusion layer forming step may be performed by the step of forming the first diffusion layer and the step of ion-implanting the second conductivity type impurity into the entire surface.

【００１３】本発明の製造方法で製造された半導体装置
では、ソース拡散層底部およびゲート電極下部に空乏層
拡大抑制領域が存在する。この領域は、基板と同導電型
で基板より濃度が高いので、ソース、ドレイン拡散層か
ら空乏層が拡がってパンチスルーが起こるのを抑制す
る。従って、短チャネル効果の抑制には、従来例のゲー
ト電極下部のみに設けられたパンチスルー抑制用の領域
と同等の効果を持つ。In the semiconductor device manufactured by the manufacturing method of the present invention, the depletion layer expansion suppressing region exists at the bottom of the source diffusion layer and the lower part of the gate electrode. Since this region has the same conductivity type as the substrate and a higher concentration than that of the substrate, it prevents the depletion layer from spreading from the source and drain diffusion layers to cause punch through. Therefore, the suppression of the short channel effect has the same effect as the punch-through suppression region provided only under the gate electrode in the conventional example.

【００１４】図９はＣＭＯＳインバータの回路図であ
り、図中符号９１はＮ−ＭＯＳ、９２はＰ−ＭＯＳ、９
４、９８はソース、９５、９９はドレインである。ＬＳ
Ｉを構成する回路要素の中で最も基本となるＣＭＯＳイ
ンバータは図９に示されるようなものであるが、出力端
子０ＵＴに電気的につながっているのはＰ−ＭＯＳ、Ｎ
−ＭＯＳのドレイン拡散層９５、９９である。よってソ
ース拡散層９４、９８の容量を変えなくてもドレイン拡
散層９５、９９の容量を減らせば遅延時間は短縮され
る。本発明ではドレイン拡散層底面が空乏層拡大抑制領
域のピーク濃度位置よりも深くなるように形成されてお
り、ドレイン拡散層の底面から伸びる空乏層内の基板不
純物濃度が低くなっているため、接合容量が小さくなっ
ている。このようにドレイン拡散層の接合容量が小さい
ため遅延時間が短縮される。FIG. 9 is a circuit diagram of a CMOS inverter. In the figure, reference numeral 91 is an N-MOS, 92 is a P-MOS, and 9
Reference numerals 4 and 98 are sources, and 95 and 99 are drains. LS
The most basic CMOS inverter among the circuit elements constituting I is as shown in FIG. 9, but the one electrically connected to the output terminal 0UT is the P-MOS, N.
-MOS drain diffusion layers 95 and 99. Therefore, the delay time can be shortened by reducing the capacitance of the drain diffusion layers 95 and 99 without changing the capacitance of the source diffusion layers 94 and 98. In the present invention, the bottom surface of the drain diffusion layer is formed to be deeper than the peak concentration position of the depletion layer expansion suppressing region, and the substrate impurity concentration in the depletion layer extending from the bottom surface of the drain diffusion layer is low. The capacity is getting smaller. In this way, since the junction capacitance of the drain diffusion layer is small, the delay time is shortened.

【００１５】また、本発明の請求項３または請求項６
は、ソース拡散層にのみ浅い拡張領域を設け、ドレイン
拡散層に拡張領域を設けない構造の半導体装置またはそ
の製造方法である。このようにドレイン拡散層に拡張領
域を設けないと、設けた場合に比ベて同じゲート長では
実効チャネル長が長くなり、より短チャネル効果が起こ
りにくくなる。また、拡散層寄生抵抗は遅延時間に影響
を及ぼすが、寄与が大きいのはソース側の寄生抵抗であ
る。本発明ではソース拡散層に拡張領域が設けられてい
るので、ソース拡散層寄生抵抗は低く抑えられ、遅延時
間は短縮される。なお、空乏層拡大抑制用の第１導電型
不純物は、ソース拡散層、ドレイン拡散層を含むトラン
ジスタの素子領域全面にドーピングされるので、従来例
のような、イオン注入マスクの目ずれに起因するしきい
値バラツキは起こらない。Further, claim 3 or claim 6 of the present invention.
Is a semiconductor device having a structure in which a shallow extension region is provided only in the source diffusion layer and no extension region is provided in the drain diffusion layer, or a manufacturing method thereof. If the extension region is not provided in the drain diffusion layer as described above, the effective channel length becomes longer with the same gate length as compared with the case where the extension region is provided, and the short channel effect is less likely to occur. Further, the diffusion layer parasitic resistance affects the delay time, but the source side parasitic resistance makes a large contribution. In the present invention, since the source diffusion layer is provided with the extension region, the parasitic resistance of the source diffusion layer can be suppressed low and the delay time can be shortened. Since the first conductivity type impurity for suppressing the expansion of the depletion layer is doped on the entire element region of the transistor including the source diffusion layer and the drain diffusion layer, it is caused by the misalignment of the ion implantation mask as in the conventional example. There is no threshold variation.

【００１６】[0016]

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は本発明の第１の実施の形態の
ＣＭＯＳトランジスタの構造を示す模式的断面図であ
り、図中符号１１はシリコン基板、１２はフィールド酸
化膜、１３はｐウエル、１４はｎウエル、１５、１６は
空乏層拡大抑制領域、１７はゲート酸化膜、１９はゲー
ト電極、２１はシリコン酸化膜、２２はソースｎ^ー 拡散
層、２３はドレインｎ^ー 拡散層、２４はソースｎ⁺ 拡散
層、２５はドレインｎ⁺ 拡散層、２６はソースｐ^ー 拡散
層、２７はドレインｐ^ー 拡散層、２８はソースｐ⁺ 拡散
層、２９はドレインｐ⁺ 拡散層、３１はＮ−ＭＯＳ、３
２はＰ−ＭＯＳである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic sectional view showing a structure of a CMOS transistor according to a first embodiment of the present invention. In the figure, reference numeral 11 is a silicon substrate, 12 is a field oxide film, 13 is a p-well, 14 is an n-well, Reference numerals 15 and 16 are depletion layer expansion suppressing regions, 17 is a gate oxide film, 19 is a gate electrode, 21 is a silicon oxide film, 22 is a source n^- diffusion layer, 23 is a drain n^- diffusion layer, and 24 is a source n⁺ diffusion layer. , 25 is a drain n⁺ diffusion layer, 26 is a source p⁻ diffusion layer, 27 is a drain p⁻ diffusion layer, 28 is a source p⁺ diffusion layer, 29 is a drain p⁺ diffusion layer, 31 is an N-MOS, 3
2 is a P-MOS.

【００１７】シリコン基板１１表面には素子分離領域と
なるフイールド酸化膜１２が形成されている。Ｎ−ＭＯ
Ｓ領域には、ボロンが１×１０¹⁶ｃｍ^ー3ドーピングされ
たｐウェル１３が形成されており、表面から１００ｎｍ
の位置にピークをもつｐ型不純物からなる空乏層拡大抑
制領域１５が設けられている。基板表面上にはゲート酸
化膜１７上にｎ型にドープされたポリシリコンからなる
ゲート電極１９が形成されており、ゲート電極１９の側
壁にはシリコン酸化膜２１が形成されている。ｐウェル
１３内にはソースｎ^ー 拡散層２２、ドレインｎ^ー 拡散層
２３、ソースｎ⁺ 拡散層２４、ドレインｎ⁺ 拡散層２５
が形成されている。ここで、ソースｎ⁺拡散層２４の底
面は、空乏層拡大抑制領域１５の濃度がビークとなる深
さにあり、ドレインｎ⁺ 拡散層２５の底面は、空乏層拡
大抑制領域１５より深く表面から１８０ｎｍの深さにあ
る。An element isolation region is formed on the surface of the silicon substrate 11.
The field oxide film 12 is formed. N-MO
Boron is 1 × 10 in the S area¹⁶cm^{ー 3}Doped
P-well 13 is formed, 100 nm from the surface
Depletion layer expansion suppression consisting of p-type impurities with a peak at
A control area 15 is provided. Gate acid on the substrate surface
Made of n-type doped polysilicon on the oxide film 17
The gate electrode 19 is formed, and the gate electrode 19 side
A silicon oxide film 21 is formed on the wall. p well
Source 13 in 13^ー Diffusion layer 22, drain n^ー Diffusion layer
23, source n⁺ Diffusion layer 24, drain n⁺ Diffusion layer 25
Are formed. Where source n⁺Bottom of diffusion layer 24
The surface has a depth where the concentration of the depletion layer expansion suppressing region 15 becomes a beak
In the drain n⁺ The bottom surface of the diffusion layer 25 spreads over the depletion layer.
Deeper than the large suppression region 15 and at a depth of 180 nm from the surface
You.

【００１８】Ｐ−ＭＯＳ領域には燐が１×１０¹⁶ｃｍ^ー3
ドーピングされたｎウエル１４が形成されており、表面
から１００ｎｍの位置にピークをもつｎ型不純物からな
る空乏層拡大抑制領域１６が設けられている。基板表面
上にはゲート酸化膜１７上にｐ型にドープされたボリシ
リコンからなるゲート電極１９が形成されており、ゲー
ト電極１９の側壁にはシリコン酸化膜２１が形成されて
いる。また、ｎウエル１４内にはソースｐ^ー 拡散層２
６、ドレインｐ^ー 拡散層２７、ソースｐ⁺ 拡散層２８、
ドレインｐ⁺ 拡散層２９が形成されている。ここで、ソ
ースｐ⁺ 拡散層２８の底面は、空乏層拡大抑制領域１６
の濃度がピークとなる深さにあり、ドレインｐ⁺ 拡散層
２９の底面は、空乏層拡大抑制領域１６より深く表面か
ら１８０ｎｍの深さにある。表面に形成された層間絶縁
膜中のコンタクト孔を介してソース、ドレイン拡散層と
配線とが接続されている。Phosphorus is contained in the P-MOS region at 1 × 10¹⁶ cm^−3.
A doped n-well 14 is formed, and a depletion layer expansion suppressing region 16 made of an n-type impurity having a peak at a position 100 nm from the surface is provided. A gate electrode 19 made of p-type doped polysilicon is formed on the surface of the substrate on the gate oxide film 17, and a silicon oxide film 21 is formed on the side wall of the gate electrode 19. The source p^- diffusion layer 2 is formed in the n-well 14.
6, drain p^- diffusion layer 27, source p⁺ diffusion layer 28,
The drain p⁺ diffusion layer 29 is formed. Here, the bottom surface of the source p⁺ diffusion layer 28 has a depletion layer expansion suppressing region 16
Is at a peak depth, and the bottom surface of the drain p⁺ diffusion layer 29 is deeper than the depletion layer expansion suppressing region 16 and 180 nm from the surface. The source / drain diffusion layer and the wiring are connected through a contact hole in the interlayer insulating film formed on the surface.

【００１９】次に、先述した本発明の第１の実施の形態
の半導体装置の製造方法について図２から図４に基づい
て説明する。図２、図３および図４は第１の実施の形態
の半導体装置の製造方法を示す模式的断面図であり、図
２（ａ）は、ｐウエルに空乏層拡大抑制領域を形成中、
（ｂ）はｎウエルに空乏層拡大抑制領域を形成中、
（ｃ）はゲート電極の形成された状態、図３（ｄ）はｐ
ウエルにソースｎ^ー 拡散層とドレインｎ^ー 拡散層を形成
中、（ｅ）はｎウエルにソースｐ^ー 拡散層とドレインｐ
^ー 拡散層を形成中、（ｆ）はｐウエルにソースｎ⁺ 拡散
層とドレインｎ⁺ 拡散層を形成中、図４（ｇ）はｎウエ
ルにソースｐ⁺ 拡散層とドレインｐ⁺ 拡散層を形成中、
（ｈ）はｐウエルのドレインｎ⁺ 拡散層を更に深く形成
中、（ｉ）はｎウエルにドレインｐ⁺ 拡散層を更に深く
形成中を示す。Next, a method of manufacturing the semiconductor device according to the first embodiment of the present invention described above will be described with reference to FIGS. 2, 3 and 4 are schematic cross-sectional views showing the method for manufacturing the semiconductor device of the first embodiment, and FIG. 2 (a) shows that the depletion layer expansion suppressing region is formed in the p-well.
(B) is forming a depletion layer expansion suppression region in the n-well,
3C shows a state in which the gate electrode is formed, and FIG.
While forming the source n^- diffusion layer and drain n^- diffusion layer in the well, (e) shows the source p^- diffusion layer and drain p in the n-well.
^- (F) is forming the source n⁺ diffusion layer and the drain n⁺ diffusion layer in the p-well, while FIG. 4 (g) shows the source p⁺ diffusion layer and the drain p⁺ diffusion layer in the n-well while forming the diffusion layer. During formation,
(H) shows that the drain n⁺ diffusion layer of the p well is being formed deeper, and (i) shows that the drain p⁺ diffusion layer is being formed deeper in the n well.

【００２０】図２（ａ）に示すようにシリコン基板１１
のＮ−ＭＯＳを形成する領域にｐウェル１３を、Ｐ−Ｍ
ＯＳを形成する領域にｎウエル１４を形成し、ＬＯＣＯ
Ｓ法により素子分離領域であるフィールド酸化膜１２を
形成した後、Ｐ−ＭＯＳを形成する領域をレジストによ
るマスクで覆い、Ｎ−ＭＯＳ領域にＢＦ₂ をエネルギー
１５０ｋｅＶで注入量２×１０¹²ｃｍ^ー2〜５×１０¹³ｃ
ｍ^ー2注入して空乏層拡大抑制領域１５を形成する。As shown in FIG. 2A, the silicon substrate 11
P-well 13 in the region for forming the N-MOS of
An n well 14 is formed in the region where the OS is formed, and LOCO is formed.
After the field oxide film 12 which is an element isolation region is formed by the S method, the region where the P-MOS is formed is covered with a resist mask, and BF₂ is implanted into the N-MOS region at an energy of 150 keV and a dose of 2 × 10¹² cm^{−. 2 ~5} × 10¹³ c
By implanting m^@ -2, a depletion layer expansion suppressing region 15 is formed.

【００２１】次に図２（ｂ）に示すようにＮ−ＭＯＳを
形成する領域をレジストによるマスクで覆い、Ｐ−ＭＯ
Ｓ領域に燐をエネルギー８０ｋｅＶで注入量２×１０¹²
ｃｍ^ー2〜５×１０¹³ｃｍ^ー2注入して空乏層拡大抑制領域
１６を形成する。Next, as shown in FIG. 2B, the N-MOS is
Cover the area to be formed with a mask made of resist, and remove the P-MO
Phosphorus is implanted into the S region at an energy of 80 keV and the dose is 2 × 10¹²
cm^{ー 2}~ 5 × 10¹³cm^{ー 2}Injection and depletion layer expansion suppression region
16 is formed.

【００２２】次に図２（ｃ）に示すように、シリコンの
露出した部分を熱酸化してゲート酸化膜１７を形成した
後、多結晶シリコンをＣＶＤ法により推積し、それらを
パターニングすることによってゲート電極１９を形成す
る。Next, as shown in FIG. 2 (c), the exposed portion of silicon is thermally oxidized to form a gate oxide film 17, and then polycrystalline silicon is deposited by the CVD method and patterned. Thereby forming the gate electrode 19.

【００２３】次に図３（ｄ）に示すように、Ｐ−ＭＯＳ
を形成する領城をレジストによるマスクで覆い、イオン
注入法により砒素をエネルギー２０ｋｅＶでドーズ量５
×１０¹²ｃｍ^ー2〜１×１０¹⁴ｃｍ^ー2注入してＮ−ＭＯＳ
のソースｎ^ー 拡散層２２およびドレインｎ^ー 拡散層２３
を形成する。Next, as shown in FIG. 3D, a P-MOS
The territory that forms the film is covered with a resist mask, and arsenic is ion-implanted at an energy of 20 keV and a dose of 5
× 10¹² cm⁻² to 1 × 10¹⁴ cm^{−2 by} implanting N-MOS
Source n^- diffusion layer 22 and drain n^- diffusion layer 23 of
To form

【００２４】同様に図３（ｅ）に示すように、Ｎ−ＭＯ
Ｓを形成する領域をレジストによるマスクで覆い、イオ
ン注入法によりＢＦ₂⁺をエネルギー２０ｋｅＶでドーズ
量５×１０¹²ｃｍ^ー2〜１×１０¹⁴ｃｍ^ー2注入してＰ−Ｍ
ＯＳのソースｐ^ー 拡散層２６およびドレインｐ^ー 拡散層
２７を形成する。Similarly, as shown in FIG. 3 (e), N-MO
Covers the region for forming the S in the mask by a resist, BF₂⁺ a with a dose of 5 × 10¹² cm^-2 to 1 × 10¹⁴ cm^-2 are implanted at an energy 20 keV P-M by ion implantation
A source p^- diffusion layer 26 and a drain p^- diffusion layer 27 of OS are formed.

【００２５】次に、シリコン酸化膜を全面に堆積して、
それを異方性エツチングすることによりゲート電極側壁
にシリコン酸化膜２１を形成する。続いて図３（ｆ）に
示すように、Ｐ−ＭＯＳを形成する領域をレジストによ
るマスクで覆い、イオン注入法により砒素をエネルギー
２０ｋｅＶでドーズ量５×１０¹⁴ｃｍ^ー2〜２×１０¹⁵ｃ
ｍ^ー2注入してＮ−ＭＯＳのソースｎ⁺ 拡散層２４および
ドレインｎ⁺ 拡散層２５を形成する。Next, a silicon oxide film is deposited on the entire surface,
By anisotropically etching it, the silicon oxide film 21 is formed on the side wall of the gate electrode. Subsequently, as shown in FIG. 3 (f), covered with a mask of resist regions to form a P-MOS, a dose of 5 × 10¹⁴ with energy 20keV arsenic by ion implantation cm^over 2 ~2 × 10¹⁵ c
Then, m^{−2 is} injected to form a source n⁺ diffusion layer 24 and a drain n⁺ diffusion layer 25 of the N-MOS.

【００２６】同様に図４（ｇ）に示すように、Ｎ−ＭＯ
Ｓを形成する領域をレジストによるマスクで覆い、イオ
ン注入法によりＢＦ₂⁺をエネルギー２０ｋｅＶでドーズ
量５×１０¹⁴ｃｍ^ー2〜２×１０¹⁵ｃｍ^ー2イオン注入して
Ｐ−ＭＯＳのソースｐ⁺ 拡散層２８およびドレインｐ⁺
拡散層２９を形成する。Similarly, as shown in FIG. 4 (g), N-MO
Covers the region for forming the S in the mask by a resist, ion implantation by BF₂⁺ dose of 5 × 10¹⁴ with energy 20 keV cm^-2 to 2 × 10¹⁵ cm^-2 source p ion implantation to P-MOS⁺ Diffusion layer 28 and drain p⁺
The diffusion layer 29 is formed.

【００２７】次に図４（ｈ）に示すように、Ｎ−ＭＯＳ
のドレイン領域以外をレジストによるマスクで覆い、イ
オン注入法により砒素をエネルギー５０ｋｅＶでドーズ
量３×１０¹⁵ｃｍ^ー2イオン注入してＮ−ＭＯＳのドレイ
ンｎ⁺ 拡散層２５を改めて深く形成する。このようにし
て形成されたドレインｎ⁺ 拡散層の底面は空乏層拡大抑
制領域１５より深くなっている。Next, as shown in FIG. 4H, an N-MOS
The region other than the drain region is covered with a resist mask, and arsenic is ion-implanted at an energy of 50 keV and a dose amount of 3 × 10¹⁵ cm⁻² to form a deep drain n⁺ diffusion layer 25 of the N-MOS. The bottom surface of the drain n⁺ diffusion layer thus formed is deeper than the depletion layer expansion suppressing region 15.

【００２８】同様に図４（ｉ）に示すように、Ｐ−ＭＯ
Ｓのドレイン領域以外をレジストによるマスクで覆い、
イオン注入法によりＢＦ₂⁺をエネルギー３５ｋｅＶでド
ーズ量３×１０¹⁵ｃｍ^ー2注入してＰ−ＭＯＳのドレイン
ｐ⁺ 拡散層２９を改めて深く形成する。このようにして
形成されたドレインｐ⁺ 拡散層の底面は空乏層拡大抑制
領城１６より深くなっている。Similarly, as shown in FIG. 4 (i), P-MO
Cover the area other than the S drain region with a resist mask,
BF₂⁺ a and dose of 3 × 10¹⁵ cm^-2 are implanted at an energy 35keV anew formed deep drain p⁺ diffusion layer 29 of the P-MOS by ion implantation. The bottom surface of the drain p⁺ diffusion layer thus formed is deeper than the depletion layer expansion suppressing region 16.

【００２９】続いてメタル配線等の後工程を行う（図１
参照）。すなわち、層間膜としてＣＶＤ法によりシリコ
ン酸化膜を例えば５００ｎｍ堆積させる。そして熱工程
を加えることにより、上記注入した不純物イオンを活性
化させる。続いて該層間膜を選択的にエツチングし、ソ
ース、ドレイン拡散層およびゲート電極とのコンタクト
孔を形成する。この後アルミニウム膜をスパッタ法で堆
積させ、パターニングすることにより配線部を形成す
る。最後に表面にシリコン酸化膜を例えば１０００ｎｍ
形成し、保護膜とする。Subsequently, a post process such as metal wiring is performed (see FIG. 1).
reference). That is, a silicon oxide film, for example, is deposited to a thickness of 500 nm as an interlayer film by the CVD method. Then, a thermal process is added to activate the implanted impurity ions. Subsequently, the interlayer film is selectively etched to form contact holes with the source / drain diffusion layer and the gate electrode. After that, an aluminum film is deposited by a sputtering method and patterned to form a wiring portion. Finally, a silicon oxide film on the surface, for example, 1000 nm
It is formed and used as a protective film.

【００３０】ここで、Ｎ−ＭＯＳのソース拡散層および
ドレイン拡散層の深さ方向の不純物濃度分布を調べるた
めに、図４（ｉ）のＡ−Ａ’断面およびＢ−Ｂ’断面に
沿った濃度分布を図５に示した。図５は空乏層拡大抑制
領城１５を形成するためのＢＦ₂⁺のイオン注入をドーズ
量２×１０¹³ｃｍ^ー2で行い、ソースｎ⁺ 拡散層を形成す
るための砒素のイオン注入をドーズ量２×１０¹⁵ｃｍ^ー2
で行った結果である。また、図５にはゼロバイアス時の
空乏層の大きさも示してある。ソースｎ⁺ 拡散層と基板
ボロンの交点は基板ボロン濃度がピークとなる位置にな
っている。それに対しドレインｎ⁺ 拡散層と基板ボロン
の交点はそれよりも深くなっている。そして空乏層内の
ボロン濃度は、ソース側ではほぼピーク濃度のままであ
るのに対しドレイン側ではビーク濃度より低くなってい
る。そのため空乏層幅はソース側が３２ｎｍであるのに
比べドレイン側は１００ｎｍと大きくなっている。結果
として拡散層底面容量もソース側では２ｆＦ／μｍであ
るのに対しドレイン側では１ｆＦ／μｍとなっており、
ドレイン側はソース側の半分になっている。Here, in order to examine the impurity concentration distribution in the depth direction of the source diffusion layer and the drain diffusion layer of the N-MOS, along the AA 'cross section and the BB' cross section of FIG. 4 (i). The concentration distribution is shown in FIG. 5 by ion implantation of BF₂⁺ to form a depletion layer expanding suppression Ryojo 15 at a dose of 2 × 10¹³ cm^-2, the dose of ion implantation of arsenic for forming the source n⁺ diffusion layer Volume 2 × 10¹⁵ cm^-2
It is the result of doing. Further, FIG. 5 also shows the size of the depletion layer at zero bias. The intersection of the source n⁺ diffusion layer and the substrate boron is at a position where the substrate boron concentration has a peak. On the other hand, the intersection of the drain n⁺ diffusion layer and the substrate boron is deeper than that. The boron concentration in the depletion layer remains almost the peak concentration on the source side, but lower than the beak concentration on the drain side. Therefore, the width of the depletion layer is as large as 32 nm on the source side and 100 nm on the drain side. As a result, the bottom surface capacitance of the diffusion layer is 2 fF / μm on the source side, while it is 1 fF / μm on the drain side.
The drain side is half the source side.

【００３１】次に、第２の実施の形態の半導体装置につ
いて図６に基づいて説明する。図６は本発明の第２の実
施の形態のＣＭＯＳトランジスタの構造を示す模式的断
面図であり、図中符号６１はシリコン基板、６２はフィ
ールド酸化膜、６３はｐウエル、６４はｎウエル、６
５、６６は空乏層拡大抑制領域、６７はゲート酸化膜、
６９はゲート電極、７１はシリコン酸化膜、７２はソー
スｎ^ー 拡散層、７４はソースｎ⁺ 拡散層、７５はドレイ
ンｎ⁺ 拡散層、７６はソースｐ^ー 拡散層、７８はソー
スｐ⁺ 拡散層、７９はドレインｐ⁺ 拡散層、８１はＮ−
ＭＯＳ、８２はＰ−ＭＯＳである。Next, the semiconductor device of the second embodiment will be described with reference to FIG. FIG. 6 is a schematic cross-sectional view showing the structure of the CMOS transistor of the second embodiment of the present invention. In the figure, reference numeral 61 is a silicon substrate, 62 is a field oxide film, 63 is a p-well, 64 is an n-well, 6
5, 66 are depletion layer expansion suppressing regions, 67 is a gate oxide film,
69 is a gate electrode, 71 is a silicon oxide film, 72 is a source n^- diffusion layer, 74 is a source n⁺ diffusion layer, 75 is a drain n⁺ diffusion layer, 76 is a source p^- diffusion layer, and 78 is a source p⁺ diffusion layer. , 79 is a drain p⁺ diffusion layer, 81 is N-
MOS and 82 are P-MOS.

【００３２】シリコン基板６１表面には素子分離領域と
なるフイールド酸化膜６２が形成されている。Ｎ−ＭＯ
Ｓ領域には、ボロンが１×１０¹⁶ｃｍ^ー3ドーピングされ
たｐウェル６３が形成されており、表面から１００ｎｍ
の位置にピークをもつｐ型不純物からなる空乏層拡大抑
制領域６５が設けられている。基板表面上にはゲート酸
化膜６７上にｎ型にドープされたボリシリコンからなる
ゲート電極６９が形成されており、ゲート電極６９の側
壁にはシリコン酸化膜７１が形成されている。ｐウェル
６３内にはソースｎ^ー 拡散層７２、ソースｎ⁺ 拡散層７
４、ドレインｎ⁺ 拡散層７５が形成されている。ソース
ｎ^ー 拡散層７２は、ソース拡散層寄生抵抗の増加を抑え
てドレイン電流を大きくするためのものである。第１の
実施の形態と異なりドレインにｎ^ー 拡散層が設けられて
いない。これは、ドレイン拡散層の寄生抵抗は、ソース
拡散層に比ベるとドレイン電流に対する寄与が小さいか
らである。ソースｎ⁺ 拡散層７４の底面は、空乏層拡大
抑制領域６５の濃度がピークとなる深さにあり、ドレイ
ンｎ⁺ 拡散層７５の底面は、空乏層拡大抑制領城６５よ
り深く表面から１８０ｎｍの深さにある。An element isolation region is formed on the surface of the silicon substrate 61.
A field oxide film 62 is formed. N-MO
Boron is 1 × 10 in the S area¹⁶cm^{ー 3}Doped
P-well 63 is formed, 100 nm from the surface
Depletion layer expansion suppression consisting of p-type impurities with a peak at
A control area 65 is provided. Gate acid on the substrate surface
On the oxide film 67, n-type doped poly-silicon is used.
The gate electrode 69 is formed, and the gate electrode 69 side
A silicon oxide film 71 is formed on the wall. p well
Source n in 63^ー Diffusion layer 72, source n⁺ Diffusion layer 7
4, drain n⁺ The diffusion layer 75 is formed. Source
n^ー The diffusion layer 72 suppresses an increase in source diffusion layer parasitic resistance.
To increase the drain current. First
Unlike the embodiment, the drain has n^ー Diffusion layer is provided
Not in. This is because the parasitic resistance of the drain diffusion layer is the source
Is the contribution to the drain current small compared to the diffusion layer?
It is. Source n⁺ The bottom surface of the diffusion layer 74 expands the depletion layer.
The suppression region 65 is at a depth where the concentration reaches its peak,
N⁺ The bottom of the diffusion layer 75 is the depletion layer expansion suppression region 65.
Deeper and 180 nm deep from the surface.

【００３３】Ｐ−ＭＯＳ領域には燐が１×１０¹⁶ｃｍ^ー3
ドーピングされたｎウエル６４が形成されており、表面
から１００ｎｍの位置にピークをもつｎ型不純物からな
る空乏層拡大抑制領域６６が設けられている。基板表面
上にはゲート酸化膜６７上にｐ型にドープされたポリシ
リコンからなるゲート電極６９が形成されており、ゲー
ト電極の側壁にはシリコン酸化膜７１が形成されてい
る。Phosphorus is contained in the P-MOS region at 1 × 10¹⁶ cm^−3.
A doped n well 64 is formed, and a depletion layer expansion suppressing region 66 made of an n-type impurity having a peak at a position 100 nm from the surface is provided. A gate electrode 69 made of p-type doped polysilicon is formed on the gate oxide film 67 on the surface of the substrate, and a silicon oxide film 71 is formed on the side wall of the gate electrode.

【００３４】ｎウェル６４内にはソースｐ^ー 拡散層７
６、ソースｐ⁺ 拡散層７８、ドレインｐ⁺ 拡散層７９が
形成されている。ソースｐ^ー 拡散層を設けているのは、
ソース拡散層寄生抵抗の増加を抑えてドレイン電流を大
きくするためのものである。第１の実施の形態と異なり
ドレインにｐ^ー 拡散層が設けられていない。これは、ド
レイン拡散層の寄生抵抗は、ソース拡散層に比ベるとド
レイン電流に対する寄与が小さいからである。ソースｐ
⁺ 拡散層７８の底面は、空乏層拡大抑制領域６６の濃度
がピークとなる深さにあり、ドレインｐ⁺ 拡散層７９の
底面は、空乏層拡大抑制領域６６より深く表面から１８
０ｎｍの深さにある。表面に形成された層間絶縁膜中の
コンタクト孔を介してソース、ドレイン拡散層と配線と
が接続されている。The source p^- diffusion layer 7 is provided in the n-well 64.
6, a source p⁺ diffusion layer 78 and a drain p⁺ diffusion layer 79 are formed. The source p^- diffusion layer is provided
This is for suppressing the increase of the parasitic resistance of the source diffusion layer and increasing the drain current. Unlike the first embodiment, the p^- diffusion layer is not provided in the drain. This is because the parasitic resistance of the drain diffusion layer has a smaller contribution to the drain current than that of the source diffusion layer. Source p
The bottom surface of the⁺ diffusion layer 78 is at a depth where the concentration of the depletion layer expansion suppression region 66 reaches a peak, and the bottom surface of the drain p⁺ diffusion layer 79 is deeper than the depletion layer expansion suppression region 66 and is 18 degrees from the surface.
It is at a depth of 0 nm. The source / drain diffusion layer and the wiring are connected through a contact hole in the interlayer insulating film formed on the surface.

【００３５】次に、先述した本発明の第２の実施の形態
の半導体装置の製造方法について図７および図８に基づ
いて説明する。図７および図８は第２の実施の形態の半
導体装置の製造方法を示す模式的断面図であり、図７
（ａ）は、ｐウエルにソースｎ^ー 拡散層を形成中、
（ｂ）はｎウエルにソースｐ^ー 拡散層を形成中、（ｃ）
はｐウエルにソースｎ⁺ 拡散層とドレインｎ⁺ 拡散層を
形成中、図８（ｄ）はｎウエルにソースｐ⁺ 拡散層とド
レインｐ⁺ 拡散層を形成中、（ｅ）はｐウエルのドレイ
ンｎ⁺ 拡散層を更に深く形成中、（ｆ）はｎウエルのド
レインｐ⁺ 拡散層を更に深く形成中を示す。Next, the second embodiment of the present invention described above
Based on FIGS. 7 and 8, the manufacturing method of the semiconductor device of FIG.
Will be described. 7 and 8 are half of the second embodiment.
FIG. 8 is a schematic cross-sectional view showing the method for manufacturing the conductor device, and
(A) shows the source n in the p-well^ー While forming the diffusion layer,
(B) Source p in n well^ー While forming the diffusion layer, (c)
Is p well source n⁺ Diffusion layer and drain n⁺ Diffusion layer
During formation, FIG. 8D shows the source p in the n-well.⁺ Diffusion layer and
Rain p⁺ While forming the diffusion layer, (e) is a p-well drain
N⁺ While forming the diffusion layer deeper, (f) shows the n-well
Rain p⁺ The diffusion layer is being formed deeper.

【００３６】第１の実施例と同様に、Ｎ−ＭＯＳ、Ｐ−
ＭＯＳそれぞれの領域にｐウエル６３、ｎウエル６４を
形成し、素子分離領域となるフイールド酸化膜６２を形
成した後、空乏層拡大抑制領域６５、６６を形成する。Similar to the first embodiment, N-MOS, P-
A p-well 63 and an n-well 64 are formed in each of the MOS regions, a field oxide film 62 to be an element isolation region is formed, and then depletion layer expansion suppressing regions 65 and 66 are formed.

【００３７】次に図７（ａ）に示すように、Ｎ−ＭＯＳ
のソース領域以外をレジストによるマスクで覆い、イオ
ン注入法により砒素をエネルギー２０ｋｅＶでドーズ量
５×１０¹²ｃｍ^ー2〜１×１０¹⁴ｃｍ^ー2注入してＮ−ＭＯ
Ｓのソースｎ^ー 拡散層７２を形成する。Next, as shown in FIG. 7A, an N-MOS
Covering the other of the source region with a mask of a resist, × dose of 5 energy 20keV arsenic by ion implantation 10¹² cm^-2 to 1 × 10¹⁴ cm^-2 implanted to N-MO
A source n^- diffusion layer 72 of S is formed.

【００３８】同様に図７（ｂ）に示すように、Ｐ−ＭＯ
Ｓのソース以外の領域をレジストによるマスクで覆い、
イオン注入法により例えばＢＦ₂⁺をエネルギー２０ｋｅ
Ｖでドーズ量５×１０¹²ｃｍ^ー2〜１×１０¹⁴ｃｍ^ー2注入
してＰ−ＭＯＳのソースｐ^ー拡散層７６を形成する。Similarly, as shown in FIG. 7B, P-MO
Cover the area other than the source of S with a resist mask,
By ion implantation, for example, BF₂⁺ with an energy of 20 ke
A V dose of 5 × 10¹² cm⁻² to 1 × 10¹⁴ cm^{−2 is} implanted to form a P-MOS source p^- diffusion layer 76.

【００３９】次に、シリコン酸化膜を全面に堆積して、
それを異方性エツチングすることによりゲート電極側壁
にシリコン酸化膜７１を形成する。続いて図７（ｃ）に
示すように、Ｐ−ＭＯＳを形成する領域をレジストによ
るマスクで覆い、イオン注入法により砒素をエネルギー
２０ｋｅＶでドーズ量５×１０¹⁴ｃｍ^ー2〜２×１０¹⁵ｃ
ｍ^ー2注入してＮ−ＭＯＳのソースｎ⁺ 拡散層７４および
ドレインｎ⁺ 拡散層７５を形成する。Next, a silicon oxide film is deposited on the entire surface,
By anisotropically etching it, a silicon oxide film 71 is formed on the side wall of the gate electrode. Subsequently, as shown in FIG. 7 (c), covered with a mask of resist regions to form a P-MOS, a dose of 5 × 10¹⁴ with energy 20keV arsenic by ion implantation cm^over 2 ~2 × 10¹⁵ c
Then, m⁻² implantation is performed to form a source n⁺ diffusion layer 74 and a drain n⁺ diffusion layer 75 of the N-MOS.

【００４０】同様に図８（ｄ）に示すように、Ｎ−ＭＯ
Ｓを形成する領域をレジストによるマスクで覆い、イオ
ン注入法によりＢＦ₂⁺をエネルギー２０ｋｅＶでドーズ
量５×１０¹⁴ｃｍ^ー2〜２×１０¹⁵ｃｍ^ー2イオン注入して
Ｐ−ＭＯＳのソースｐ⁺ 拡散層７８およびドレインｐ⁺
拡散層７９を形成する。Similarly, as shown in FIG. 8D, N-MO
Covers the region for forming the S in the mask by a resist, ion implantation by BF₂⁺ dose of 5 × 10¹⁴ with energy 20 keV cm^-2 to 2 × 10¹⁵ cm^-2 source p ion implantation to P-MOS⁺ Diffusion layer 78 and drain p⁺
The diffusion layer 79 is formed.

【００４１】次に図８（ｅ）に示すように、Ｎ−ＭＯＳ
のドレイン以外の領域をレジストによるマスクで覆い、
イオン注入法により砒素をエネルギー５０ｋｅＶでドー
ズ量３×１０¹⁵ｃｍ^ー2注入してＮ−ＭＯＳのドレインｎ
⁺ 拡散層７５を改めて深く形成する。このようにして形
成されたドレインｎ⁺ 拡散層の底面は空乏層拡大抑制領
域６５より深くなっでいる。Next, as shown in FIG. 8E, the N-MOS is
Cover the area other than the drain with a resist mask,
Dose of arsenic at an energy 50keV by ion implantation 3 × 10¹⁵ cm^-2 injected into N-MOS drain n
^{+ The} diffusion layer 75 is formed again deeply. The bottom surface of the drain n⁺ diffusion layer thus formed is deeper than the depletion layer expansion suppressing region 65.

【００４２】同様に図８（ｆ）に示すように、Ｐ−ＭＯ
Ｓのドレイン以外の領域をレジストによるマスクで覆
い、イオン注入法により例えばＢＦ₂⁺をエネルギー３５
ｋｅＶでドーズ量３×１０¹⁵ｃｍ^ー2注入してＰ−ＭＯＳ
のドレインｐ⁺ 拡散層７９を改めて深く形成する。この
ようにして形成されたドレインｐ⁺ 拡散層の底面のｐ−
ｎ接合位置は空乏層拡大抑制領城６６より深くなってい
る。Similarly, as shown in FIG. 8 (f), P-MO
A region other than the drain of S is covered with a mask made of a resist, and, for example, BF₂⁺ is supplied with energy of 35 by an ion implantation method.
The dose of 3 × 10¹⁵ cm^{−2 is} injected with keV to form a P-MOS.
The drain p⁺ diffusion layer 79 is formed again deeply. The p− on the bottom surface of the drain p⁺ diffusion layer thus formed is
The n-junction position is deeper than the depletion layer expansion suppression region 66.

【００４３】続いて第１の実施の形態と同様なメタル配
線等の後工程を行い本発明の第２の実施の形態に基づく
ＣＭＯＳが完成する。Then, post-processes such as metal wiring similar to those in the first embodiment are carried out to complete the CMOS according to the second embodiment of the present invention.

【００４４】この実施の形態では、Ｎ−ＭＯＳにおいて
もＰ−ＭＯＳにおいでもソース拡散層にのみｎ^ー または
ｐ^ー 拡張領域が設けられており、ドレイン拡散層には設
けられていない。そのため同じゲート長でも第１の実施
の形態に比ベて実効チャネル長が長くなり、より短チャ
ネル効果が起こりにくくなる。一方、ソース拡散層にｎ
^ー またはｐ^ー 拡張領域が設けられているので拡散層寄生
抵抗による遅延時問の増大は防がれている。また、ドレ
イン接合容量も第１の実施の形態と同様に低減されてい
る。In this embodiment, in both the N-MOS and the P-MOS, the n^-type or p^-type extended region is provided only in the source diffusion layer and not in the drain diffusion layer. Therefore, even if the gate length is the same, the effective channel length is longer than that in the first embodiment, and the short channel effect is less likely to occur. On the other hand, n is added to the source diffusion layer.
Increase in delay time of Q by the diffusion layer parasitic resistance since^over or p^over extension region is provided is prevented. The drain junction capacitance is also reduced as in the first embodiment.

【００４５】[0045]

【発明の効果】第１の効果は、短チャネル効果が抑制さ
れ、かつドレイン接合容量の小さい絶縁ゲート電界効果
トランジスタが提供されるということである。これによ
り、高集積で遅延時間の短縮されたＬＳＩが提供できる
ようになる。その理由は空乏層拡大抑制領域が短チャネ
ル効果を抑制するが、ドレイン拡散層の底面がこの空乏
層拡大抑制領域より深く形成されているのでドレイン接
合容量は小さくなるからである。The first effect is to provide an insulated gate field effect transistor in which the short channel effect is suppressed and the drain junction capacitance is small. This makes it possible to provide a highly integrated LSI with a short delay time. The reason is that the depletion layer expansion suppression region suppresses the short channel effect, but the bottom surface of the drain diffusion layer is formed deeper than the depletion layer expansion suppression region, so the drain junction capacitance becomes small.

【００４６】第２の効果は、短チャネル効果が抑制さ
れ、ドレイン接合容量が小さく、かつソース拡散層寄生
抵抗の小さい絶縁ゲート電界効果トランジスタが提供さ
れるということである。これにより、高集積で遅延時間
の短縮されたＬＳＩが提供できるようになる。その理由
は空乏層拡大抑制領域が短チャネル効果を抑制するが、
ドレイン拡散層の底面がこの空乏層拡大抑制領城より深
く形成されており、さらにソース拡散層にのみ接合の浅
い拡張領域が設けられているからである。The second effect is to provide an insulated gate field effect transistor in which the short channel effect is suppressed, the drain junction capacitance is small, and the source diffusion layer parasitic resistance is small. This makes it possible to provide a highly integrated LSI with a short delay time. The reason is that the depletion layer expansion suppression region suppresses the short channel effect,
This is because the bottom surface of the drain diffusion layer is formed deeper than the depletion layer expansion suppressing region, and the extension region having a shallow junction is provided only in the source diffusion layer.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態のＣＭＯＳトランジ
スタの構造を示す模式的断面図である。FIG. 1 is a schematic cross-sectional view showing the structure of a CMOS transistor according to a first embodiment of the present invention.

【図２】第１の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ａ）は、ｐウエルに空乏層拡
大抑制領域を形成中の状態である。（ｂ）はｎウエルに
空乏層拡大抑制領域を形成中の状態である。（ｃ）はゲ
ート電極の形成された状態である。FIG. 2 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device of the first embodiment. (A) shows a state in which a depletion layer expansion suppressing region is being formed in the p well. (B) shows a state in which a depletion layer expansion suppressing region is being formed in the n-well. (C) shows a state where the gate electrode is formed.

【図３】第１の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ｄ）はｐウエルにソースｎ^ー
拡散層とドレインｎ^ー 拡散層を形成中の状態である。
（ｅ）はｎウエルにソースｐ^ー 拡散層とドレインｐ^ー 拡
散層を形成中の状態である。（ｆ）はｐウエルにソース
ｎ⁺ 拡散層とドレインｎ⁺ 拡散層を形成中の状態であ
る。FIG. 3 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device of the first embodiment. (D) The source n^over to the p-well
The diffusion layer and the drain n^- diffusion layer are being formed.
(E) shows a state in which a source p^- diffusion layer and a drain p^- diffusion layer are being formed in the n-well. (F) is a state in which the source n⁺ diffusion layer and the drain n⁺ diffusion layer are being formed in the p well.

【図４】第１の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ｇ）はｎウエルにソースｐ⁺
拡散層とドレインｐ⁺ 拡散層を形成中の状態である。
（ｈ）はｐウエルのドレインｎ⁺ 拡散層を更に深く形成
中の状態である。（ｉ）はｎウエルにドレインｐ⁺ 拡散
層を更に深く形成中の状態である。FIG. 4 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device of the first embodiment. (G) Source p^{+ in} n well
The diffusion layer and the drain p⁺ diffusion layer are being formed.
(H) shows a state in which the drain n⁺ diffusion layer of the p well is being formed deeper. (I) is a state in which the drain p⁺ diffusion layer is being formed deeper in the n well.

【図５】図４（ｉ）のＡ−Ａ’断面およびＢ−Ｂ’断面
に沿った濃度分布を示すグラフである。5 is a graph showing the concentration distribution along the AA ′ cross section and the BB ′ cross section of FIG. 4 (i).

【図６】本発明の第２の実施の形態のＣＭＯＳトランジ
スタの構造を示す模式的断面図である。FIG. 6 is a schematic cross-sectional view showing the structure of a CMOS transistor according to a second embodiment of the present invention.

【図７】第２の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ａ）は、ｐウエルにソースｎ
^ー 拡散層を形成中の状態である。（ｂ）はｎウエルにソ
ースｐ^ー 拡散層を形成中の状態である。（ｃ）はｐウエ
ルにソースｎ⁺ 拡散層とドレインｎ⁺ 拡散層を形成中の
状態である。FIG. 7 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device of the second embodiment. (A) shows the source n in the p-well
^-The diffusion layer is being formed. (B) is a state in which the source p^- diffusion layer is being formed in the n well. (C) shows a state in which the source n⁺ diffusion layer and the drain n⁺ diffusion layer are being formed in the p well.

【図８】第２の実施の形態の半導体装置の製造方法を示
す模式的断面図である。（ｄ）はｎウエルにソースｐ⁺
拡散層とドレインｐ⁺ 拡散層を形成中の状態である。
（ｅ）はｐウエルのドレインｎ⁺ 拡散層を更に深く形成
中の状態である。（ｆ）はｎウエルにドレインｐ⁺ 拡散
層を更に深く形成中の状態である。FIG. 8 is a schematic cross-sectional view showing the method of manufacturing the semiconductor device of the second embodiment. (D) Source p^{+ in} n well
The diffusion layer and the drain p⁺ diffusion layer are being formed.
(E) shows a state in which the drain n⁺ diffusion layer of the p well is being formed deeper. (F) is a state in which the drain p⁺ diffusion layer is being formed deeper in the n well.

【図９】ＣＭＯＳインバータの回路図である。FIG. 9 is a circuit diagram of a CMOS inverter.

【図１０】従来例のＣＭＯＳトランジスタの構造を示す
模式的断面図である。FIG. 10 is a schematic cross-sectional view showing the structure of a conventional CMOS transistor.

【符号の説明】[Explanation of symbols]

１１、６１ シリコン基板 １２、６２、１０２ フィールド酸化膜 １３、６３ ｐウエル １４、６４、１０４ ｎウエル １５、１６、６５、６６ 空乏層拡大抑制領域 １７、６７、１０７ ゲート酸化膜 １９、６９、１０９ ゲート電極 ２１、７１ シリコン酸化膜 ２２、７２、１１２ ソースｎ^ー 拡散層 ２３ ドレインｎ^ー 拡散層 ２４、７４ ソースｎ⁺ 拡散層 ２５、７５、１１５ ドレインｎ⁺ 拡散層 ２６、７６ ソースｐ^ー 拡散層 ２７ ドレインｐ^ー 拡散層 ２８、７８、１１８ ソースｐ⁺ 拡散層 ２９、７９、１１９ ドレインｐ⁺ 拡散層 ３１、８１、９１、１３１ Ｎ−ＭＯＳ ３２、８２、９２、１３２ Ｐ−ＭＯＳ ９４、９８ ソース ９５、９９ ドレイン １２１ ｐ型シリコン基板 １２２ ｐ型領域11, 61 Silicon substrate 12, 62, 102 Field oxide film 13, 63 p-well 14, 64, 104 n-well 15, 16, 65, 66 Depletion layer expansion suppression region 17, 67, 107 Gate oxide film 19, 69, 109 Gate electrode 21, 71 Silicon oxide film 22, 72, 112 Source n^- diffusion layer 23 Drain n^- diffusion layer 24, 74 Source n⁺ diffusion layer 25, 75, 115 Drain n⁺ diffusion layer 26, 76 Source p^- diffusion layer 27 drain p^- diffusion layer 28, 78, 118 source p⁺ diffusion layer 29, 79, 119 drain p⁺ diffusion layer 31, 81, 91, 131 N-MOS 32, 82, 92, 132 P-MOS 94, 98 source 95, 99 drain 121 p-type silicon substrate 122 p-type region

Claims (6)

Translated fromJapanese

【特許請求の範囲】[Claims]【請求項１】 第１導電型半導体基板上の第２導電型チ
ャネル絶縁ゲート電界効果トランジスタを備えた半導体
装置において、 前記電界効果トランジスタの前記基板の表面より所定の
深さに空乏層拡大抑制用に前記基板より濃度の高い第１
導電型領域が設けられ、 前記基板の表面に形成された第２導電型であるソース拡
散層の底面は前記空乏層拡大抑制用の第１導電型領域の
ピーク濃度位置近傍またはそれよりも表面側に位置し、 前記基板の表面に形成された第２導電型であるドレイン
拡散層の底面は前記空乏層拡大抑制用の第１導電型領域
のピーク濃度位置よりも深く形成されていることを特微
とする半導体装置。1. A semiconductor device comprising a second conductivity type channel insulated gate field effect transistor on a first conductivity type semiconductor substrate, for suppressing depletion layer expansion to a predetermined depth from the surface of the field effect transistor substrate. First, the concentration is higher than that of the substrate
A bottom surface of the second conductivity type source diffusion layer formed on the surface of the substrate is provided near the peak concentration position of the first conductivity type area for suppressing depletion layer expansion, or on the surface side thereof. And the bottom surface of the second conductivity type drain diffusion layer formed on the surface of the substrate is formed deeper than the peak concentration position of the first conductivity type region for suppressing depletion layer expansion. Small semiconductor devices.【請求項２】 請求項１記載の半導体装置において、 前記ソース拡散層および前記ドレイン拡散層には、それ
ぞれチヤネル側に浅い第２導電型ソース拡張領域および
第２導電型ドレイン拡張領域が設けられていることを特
微とする半導体装置。2. The semiconductor device according to claim 1, wherein the source diffusion layer and the drain diffusion layer are respectively provided with a shallow second conductivity type source extension region and a second conductivity type drain extension region on the channel side. A semiconductor device characterized by being present.【請求項３】 請求項１記載の半導体装置において、 前記ソース拡散層にのみ、チャネル側に浅い第２導電型
ソース拡張領城が設けられていることを特徴とする半導
体装置。3. The semiconductor device according to claim 1, wherein a shallow second conductivity type source extension region is provided on the channel side only in the source diffusion layer.【請求項４】 第１導電型半導体基板上の第２導電型チ
ャネル絶縁ゲート電界効果トランジスタを備えた半導体
装置の製造方法において、 第１導電型半導体基板に前記基板の表面より所定の深さ
に空乏層拡大抑制用に前記基板より濃度の高い第１導電
型領域を形成する工程と、 ゲート電極を形成する工程と、 前記基板の表面に第２導電型であるソース拡散層および
ドレイン拡散層を形成する第１の拡散層形成工程と、 前記ソース拡散層をマスクして前記ドレイン拡散層にの
み第２導電型不純物を、前記第１の拡散層形成工程より
高いエネルギーでイオン注入する第２の拡散層形成工程
と、 熱処理により不純物を活性化する工程とを有することを
特徴とする半導体装置の製造方法。4. A method of manufacturing a semiconductor device comprising a second conductivity type channel insulated gate field effect transistor on a first conductivity type semiconductor substrate, comprising: a first conductivity type semiconductor substrate having a predetermined depth from a surface of the substrate. A step of forming a first conductivity type region having a higher concentration than that of the substrate for suppressing depletion layer expansion, a step of forming a gate electrode, and a source diffusion layer and a drain diffusion layer of the second conductivity type on the surface of the substrate. A first diffusion layer forming step of forming the second diffusion layer, and a second conductivity type impurity ion-implanted into the drain diffusion layer only at a higher energy than the first diffusion layer forming step by masking the source diffusion layer. A method of manufacturing a semiconductor device, comprising: a diffusion layer forming step; and a step of activating impurities by heat treatment.【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 ゲート電極形成後に全面に第２導電型不純物を低エネル
ギーでイオン注入する工程と、ゲート電極側壁に絶縁膜
を形成する工程と、全面に第２導電型不純物をイオン注
入する工程とによって前記第１の拡散層形成工程を行う
ことを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein a step of ion-implanting a second conductivity type impurity at low energy after forming the gate electrode, and a step of forming an insulating film on a side wall of the gate electrode. A method of manufacturing a semiconductor device, wherein the first diffusion layer forming step is performed by a step of ion-implanting a second conductivity type impurity over the entire surface.【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 ゲート電極形成後に前記ドレイン領域をマスクして前記
ソース領域にのみ第２導電型不純物を低エネルギーでイ
オン注入する工程と、ゲート電極側壁に絶縁膜を形成す
る工程と、全面に第２導電型不純物をイオン注入する工
程とによって前記第１の拡散層形成工程を行うことを特
徴とする半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 4, wherein after the gate electrode is formed, the drain region is masked to ion-implant the second conductivity type impurity into the source region only with low energy, and the gate electrode. A method of manufacturing a semiconductor device, characterized in that the first diffusion layer forming step is performed by a step of forming an insulating film on a sidewall and a step of ion-implanting a second conductivity type impurity on the entire surface.