【０００１】[0001]
【発明の属する技術分野】この発明はメモリ装置の基準
メモリセルの閾値電圧をセットする方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of setting a threshold voltage of a reference memory cell of a memory device.
【０００２】[0002]
【従来の技術】半導体メモリの分野では、与えられたメ
モリセルに記憶された情報を感知する共通の技術は、あ
らかじめ規定された状態でメモリセルをバイアスし、そ
のメモリセルを流れる電流を基準電流と比較することを
用意する。2. Description of the Related Art In the field of semiconductor memory, a common technique for sensing information stored in a given memory cell is to bias the memory cell in a predetermined state, and use a current flowing in the memory cell as a reference current. Prepare to compare with.
【０００３】基準電流は基準メモリセルにより正常に発
生され、それはバイアスされる時あらかじめ規定された
電流を流すようなあらかじめ規定された状態にプログラ
ムされるメモリセルである。The reference current is normally generated by a reference memory cell, which is a memory cell that is programmed to a pre-defined state so as to deliver a pre-defined current when biased.
【０００４】通常メモリ装置のメモリマトリックスにお
けるメモリセルのあるものは基準メモリセルとして使用
される。より特別には、メモリセルが列状に配置される
（ビットライン）メモリマトリックスの内部で、メモリ
セルの１つまたは複数の列が基準メモリセル列として使
用される。基準メモリセルはかくてメモリセルとともに
メモリマトリックス中にとりこまれる。Some of the memory cells in a memory matrix of a conventional memory device are used as reference memory cells. More particularly, one or more columns of memory cells are used as reference memory cell columns within a memory matrix in which the memory cells are arranged in columns (bit lines). The reference memory cell is thus incorporated into the memory matrix together with the memory cell.
【０００５】この結果はメモリセルと基準メモリセル間
の幾何学的および電気的特性の差異が最小化されるとい
う利点を有し、それはその電流が感知されるべきメモリ
セルの電流と比較される基準メモリセルが、感知される
べきメモリセルと場所的に近くにあることができるから
である。This result has the advantage that the difference in geometrical and electrical properties between the memory cell and the reference memory cell is minimized, which current is compared with the current of the memory cell to be sensed. This is because the reference memory cell can be close in location to the memory cell to be sensed.
【０００６】前述の配置は一方で例えばＲＯＭ，ＥＰＲ
ＯＭおよびＥＥＰＲＯＭに適切であるとすれば、他方で
はそれはフラッシュＥＥＰＲＯＭに適切ではない。もし
フラッシュＥＥＰＲＯＭで基準メモリセル（フローティ
ング・ゲート(floating-gate) ＭＯＳトランジスタによ
り表される）がメモリマトリックスにとりこまれると、
電気的消去がメモリマトリックスのメモリセルすべて
（または少なくともその扇形部分）を含んだバルク（bu
lk) 動作をするから、各時間毎にメモリマトリックスの
メモリセルは電気的に消去され、基準メモリセルもまた
消去されるだろうし、それでそれらのプログラム状態が
変化するのみならず、それらはまもなく空乏モードトラ
ンジスタになるであろう。On the other hand, the above-mentioned arrangement is, for example, ROM, EPR.
If it is suitable for OM and EEPROM, then it is not suitable for flash EEPROM. If a reference memory cell (represented by a floating-gate MOS transistor) is incorporated in the memory matrix in a flash EEPROM,
The electrical erase includes a bulk (bu) containing all (or at least a fan portion of) the memory cells of the memory matrix.
lk) operation, each time the memory cells of the memory matrix will be electrically erased and the reference memory cells will also be erased, not only will their program states change, but they will soon be depleted. Will be a mode transistor.
【０００７】[0007]
【発明が解決しようとする課題】これらの理由で、フラ
ッシュＥＥＰＲＯＭでの基準メモリセルはメモリマトリ
ックスにとりこまれず、場所的にその外側に位置する。For these reasons, the reference memory cell in a flash EEPROM is not incorporated in the memory matrix, but is located outside it spatially.
【０００８】基準メモリセルがメモリマトリックスの外
側にある時は、閾値電圧をあらかじめ規定された値にセ
ットすることが必要である。この動作はメモリ装置の製
造工程のテスト中に実行され、これは一般に２つの段階
の繰り返しを含んでおり：“ソフト・プログラミング
（soft-programming) ”と呼ばれる第１の段階では与え
られた基準メモリセルの閾値電圧を一歩一歩変えること
を用意し；“検証する(verify)”と呼ばれ、各ソフト・
プログラミングステップ後に実行される第２の段階は、
基準メモリセルの閾値を検出し、その検出された値をあ
らかじめ規定された所望の値と比較することを用意して
いる。When the reference memory cell is outside the memory matrix, it is necessary to set the threshold voltage to a predefined value. This operation is performed during the testing of the manufacturing process of the memory device, which generally involves repeating two stages: In the first stage, called "soft-programming", a given reference memory is provided. Prepare to change the threshold voltage of the cell step by step; called "verify", each software
The second stage, which is performed after the programming step, is
There is provision for detecting the threshold value of the reference memory cell and comparing the detected value with a predetermined desired value.
【０００９】検証段階を実行する通常の技術は、“直接
メモリアクセス(Direct Memory Access,DMA)”と呼ばれ
るメモリ装置の特定のテストモードの利用を用意し：こ
の動作の特定のモードでは、基準メモリセルはメモリ装
置の外部端子の１つに直接接続され、それで基準メモリ
セルがあらかじめ規定された状態にバイアスされる時基
準メモリセルを流れる電流を測定することができ；その
測定された電流は次に基準として用いられるあらかじめ
定められた電流と比較される（メモリ装置に対し外部
で）。The usual technique for performing the verification phase provides for the use of a specific test mode of the memory device called "Direct Memory Access (DMA)": In this specific mode of operation, the reference memory The cell is directly connected to one of the external terminals of the memory device, so that the current flowing through the reference memory cell can be measured when the reference memory cell is biased in a predefined state; Is compared with a predetermined current used as a reference (external to the memory device).
【００１０】各ソフト・プログラミングステップ後基準
メモリセルの現在の閾値電圧を検証するためメモリ装置
の動作としてＤＭＡモードを使用すると、これは基準メ
モリセルの閾値電圧のセッティング動作をむしろ長いも
のとする。いくつかの基準メモリセルが通常１つのメモ
リ装置に備えられるから、メモリ装置をテストするに必
要とする全時間はかくて大幅に増大する。Using DMA mode as the operation of the memory device to verify the current threshold voltage of the reference memory cell after each soft programming step, this makes the threshold voltage setting operation of the reference memory cell rather long. Since several reference memory cells are usually provided in one memory device, the total time required to test the memory device is thus greatly increased.
【００１１】開示された従来技術の観点から、本発明の
目的は、従来技術による方法よりより速く基準メモリセ
ルの閾値電圧のセッティングの可能な方法を提供せんと
するものである。In view of the disclosed prior art, it is an object of the present invention to provide a method capable of setting the threshold voltage of a reference memory cell faster than prior art methods.
【００１２】[0012]
【課題を解決するための手段】上述の目的は、その基準
メモリセルがメモリ装置の感知回路で感知されるべき複
数のメモリセルを流れる電流と比較される基準電流を発
生する基準電流発生器として使用され、前記複数のメモ
リセルがメモリ装置のメモリマトリックスに属し、基準
メモリセルがその閾値電圧で変化を受ける第１のステッ
プと、基準メモリセルの閾値電圧が検証される第２のス
テップとを含む、メモリ装置の基準メモリセルの閾値電
圧をセットする方法において、感知回路で基準メモリセ
ルを流れる電流と比較される電流を発生するため、基準
電流発生器としてメモリマトリックスに属する既知の閾
値電圧を備えた１個のメモリセルを使用する基準メモリ
セルの感知実行を前記第２のステップが用意することを
特徴とするメモリ装置の基準メモリセルの閾値電圧をセ
ットする方法によって達成される。SUMMARY OF THE INVENTION An object of the above is as a reference current generator for generating a reference current whose reference memory cell is compared with a current flowing through a plurality of memory cells to be sensed in a sensing circuit of a memory device. A first step of being used, wherein the plurality of memory cells belong to a memory matrix of a memory device, the reference memory cell undergoes a change at its threshold voltage, and a second step of verifying the threshold voltage of the reference memory cell. In a method of setting a threshold voltage of a reference memory cell of a memory device, including a known threshold voltage belonging to a memory matrix as a reference current generator for generating a current that is compared with a current flowing through the reference memory cell in a sensing circuit. A memory, wherein the second step provides for sensing execution of a reference memory cell using one memory cell provided It is achieved by a method for setting the threshold voltage of the reference memory cell of the location.
【００１３】公知の方法とは異なって、本発明に係る方
法は、よく知られたメモリ装置の最も速い動作である感
知動作を実行することにより、基準メモリセルの閾値電
圧を検証する用意があり；かかる感知動作はメモリ装置
の感知回路用基準電流としてメモリマトリックスのメモ
リセルを流れる電流を使用して実行される。このように
して、メモリ装置のテストを実行するに必要な時間は大
幅に削減される。明らかに、基準メモリセルの閾値電圧
を検証するため基準電流発生器として選択されたメモリ
セルは既知の閾値電圧を有するであろうし、それでそれ
により流れる電流は既知の値を有し；このことは通常テ
スト前に、すべてのメモリセルを消去するためメモリ装
置が紫外（ＵＶ）光に露出されるという事実によって可
能となり、それでメモリセルの閾値電圧は知られる。Unlike known methods, the method of the present invention is prepared to verify the threshold voltage of a reference memory cell by performing a sensing operation, which is the fastest operation of well known memory devices. The sensing operation is performed using the current flowing through the memory cells of the memory matrix as the reference current for the sensing circuit of the memory device. In this way, the time required to perform the memory device test is significantly reduced. Obviously, the memory cell selected as the reference current generator for verifying the threshold voltage of the reference memory cell will have a known threshold voltage, so that the current it carries has a known value; This is usually made possible by the fact that the memory device is exposed to ultraviolet (UV) light to erase all memory cells before testing, so that the threshold voltage of the memory cell is known.
【００１４】[0014]
【発明の実施の形態】本発明の上述のおよび他の特徴
は、添付図面のこれに限定されない例として示される２
つの特定の実施態様の詳細な説明により明らかにされよ
う。The above and other features of the invention are shown by way of non-limiting example in the accompanying drawings.
It will be made clear by the detailed description of one particular embodiment.
【００１５】図１はメモリ装置の通常の差動モード感知
回路を略図的に示している。感知回路はメモリマトリッ
クスＭＭのメモリセルＭＣ（フローティング・ゲートＭ
ＯＳトランジスタで表されている）を含む“マトリック
スブランチ（matrix branch)”とも呼ばれる第１のブラ
ンチ１と電圧源ＶＣＣへ接続される第１の端子を備えた
第１の負荷インピーダンスＬ１、および基準メモリセル
ＲＭＣ（またフローティング・ゲートＭＯＳトランジス
タにより表されている）を含む“基準ブランチ”とも呼
ばれる第２のブランチ２と電圧源ＶＣＣへ接続される第
１の端子を備えた第２の負荷インピーダンスＬ２を具え
ている。Ｌ１およびＬ２の第２の端子は比較器３の反転
および非反転入力ＭおよびＲへ夫々接続され、比較器３
の出力は出力バッファ回路４（それ自体は公知である故
詳細は図示されていない）へ供給されている。出力バッ
ファ回路４の出力はメモリ装置の出力データ信号Ｏを形
成し、メモリ装置の外部端子へ典型的に供給されてい
る。FIG. 1 schematically shows a conventional differential mode sensing circuit of a memory device. The sensing circuit is a memory cell MC of the memory matrix MM (floating gate M
A first branch 1 also referred to as a "matrix branch" including an OS transistor) and a first load impedance L1 with a first terminal connected to a voltage source VCC, and a reference memory A second load impedance L2 with a second branch 2 also called the "reference branch" containing the cell RMC (also represented by a floating gate MOS transistor) and a first terminal connected to the voltage source VCC. It has. The second terminals of L1 and L2 are connected to the inverting and non-inverting inputs M and R of comparator 3, respectively,
Is supplied to an output buffer circuit 4 (not shown in detail because it is known per se). The output of the output buffer circuit 4 forms the output data signal O of the memory device and is typically supplied to the external terminals of the memory device.
【００１６】基準ブランチ２では、スイッチＳ１が略図
的に示されており、それは基準メモリセルＲＭＣを比較
器３の非反転入力Ｒかプログラム負荷回路５（これもま
た公知でその詳細は図示されていない）へ選択的に接続
する。第２のスイッチＳ２もまた図示され、それは基準
メモリセルＲＭＣの制御ゲート電極を読み取りゲート電
圧ＶREFかプログラミングゲート電圧ＶPROGかに選択的
に接続する。In the reference branch 2, a switch S1 is shown diagrammatically, which is either the reference memory cell RMC or the non-inverting input R of the comparator 3 or the program load circuit 5 (also known and the details of which are shown). Selectively connect to). A second switch S2 is also shown, which selectively connects the control gate electrode of the reference memory cell RMC to the read gate voltage VREF or the programming gate voltage VPROG .
【００１７】メモリ装置の正規の読み取りでは、基準メ
モリセルＲＭＣはＬ２をよぎる電圧降下を引き起こす基
準電流ＩＲを提供し；比較器３の非反転入力Ｒ上の電圧
は比較器３用の基準電圧を形成する。あらかじめ定めら
れた状態にバイアスされた読み取られるべきメモリセル
ＭＣはＬ１をよぎる電圧降下を引き起こす電流ＩＣを流
す。電流ＩＣが基準電流ＩＲより低ければ、Ｌ１をよぎ
る電圧降下はＬ２をよぎるそれより低くなり、比較器３
の入力Ｍ上の電圧は基準電圧より高くなる。メモリセル
ＭＣはかくてプログラムされたメモリセルとして読み取
られる。電流ＩＣが基準電流ＩＲより高ければ、Ｌ１を
よぎる電圧降下はＬ２をよぎる電圧降下より高く、それ
で入力Ｍ上の電圧は基準電圧より低くなる。メモリセル
ＭＣはかくてプログラムされないメモリセルとして読み
取られる。In a normal read of the memory device, the reference memory cell RMC provides a reference current IR which causes a voltage drop across L2; the voltage on the non-inverting input R of the comparator 3 is the reference voltage for the comparator 3. Form. The memory cell MC to be read biased to a predetermined state carries a current IC which causes a voltage drop across L1. If the current IC is lower than the reference current IR, the voltage drop across L1 is lower than that across L2, and the comparator 3
The voltage on the input M of M is higher than the reference voltage. The memory cell MC is thus read as a programmed memory cell. If the current IC is higher than the reference current IR, the voltage drop across L1 is higher than the voltage drop across L2, so that the voltage on the input M is lower than the reference voltage. The memory cell MC is thus read as an unprogrammed memory cell.
【００１８】以下本発明方法は２つの具体例によりさら
に詳細に説明される。通常、メモリ装置の製造工程の最
後に、それは紫外（ＵＶ）光に露出され、それで基準メ
モリセル同様メモリマトリックスＭＭのメモリセルすべ
てが閾値電圧ＶTUVにより特徴付けられる共通のプログ
ラム状態にもたらされる。The method of the present invention will be described in more detail below with reference to two specific examples. Normally, at the end of the manufacturing process of a memory device, it is exposed to ultraviolet (UV) light, so that all memory cells of the memory matrix MM as well as the reference memory cells are brought to a common programmed state characterized by a threshold voltage VTUV .
【００１９】メモリ装置のテスト中、基準メモリセルの
閾値電圧はあらかじめ規定された値（ＶTUVより高い）
にセットされ、それで正規の読み取り動作中基準メモリ
セルがあらかじめ規定された状態にバイアスされる時、
それらはあらかじめ規定された電流ＩＲを流す。During the testing of the memory device, the threshold voltage of the reference memory cell has a predetermined value (higher than VTUV ).
, So that during a normal read operation when the reference memory cell is biased to a predefined state,
They carry a predefined current IR.
【００２０】基準メモリセルの閾値電圧をセットするた
め、それらは短時間のプログラムパルスを受ける（図１
を参照するに、スイッチＳ１とＳ２は破線でしめされる
位置にスイッチされ、それで基準メモリセルＲＭＣはプ
ログラム負荷回路５へ接続されるドレイン電極とプログ
ラム電圧ＶPROGへ接続されるゲート電極を有することに
なる。各プログラムパルス後、基準メモリセルの感知動
作は、基準メモリセルの閾値電圧が所望の値に到達した
かどうかを検証することで実行される。基準メモリセル
の閾値電圧がなお所望の値より低いと、他のプログラム
パルスがそれに印加される。基準メモリセルの閾値電圧
が所望の値に到達すると、セッティング動作は終了す
る。To set the threshold voltage of the reference memory cells, they receive a short program pulse (see FIG. 1).
, The switches S1 and S2 are switched to the positions indicated by broken lines, so that the reference memory cell RMC has a drain electrode connected to the program load circuit 5 and a gate electrode connected to the program voltage VPROG . become. After each program pulse, the sensing operation of the reference memory cell is performed by verifying whether the threshold voltage of the reference memory cell has reached a desired value. If the threshold voltage of the reference memory cell is still below the desired value, another program pulse is applied to it. When the threshold voltage of the reference memory cell reaches the desired value, the setting operation ends.
【００２１】本発明方法の具体的実施例の第１の例とし
て、感知回路はいわゆる“不平衡な負荷（unbalanced l
oad)”形であると仮定される。As a first example of a specific embodiment of the method of the present invention, the sensing circuit is a so-called "unbalanced load".
oad) ”form is assumed.
【００２２】半導体メモリの分野における当業者なら誰
でも知っているように、不平衡な負荷の感知回路では、
基準ブランチの負荷インピーダンスは感知されるべきメ
モリセルを含むブランチの負荷インピーダンスより低い
値を有する。As one of ordinary skill in the art of semiconductor memory knows, in unbalanced load sensing circuits,
The load impedance of the reference branch has a lower value than the load impedance of the branch containing the memory cell to be sensed.
【００２３】本発明の方法によれば、ＵＶ消去されたメ
モリセルＭＣを流れる電流ＩＣは、基準メモリセルＲＭ
Ｃのプログラム状態を検証するための基準電流として使
用されるから、基準メモリセルＲＭＣのプログラム状態
の検証ステップでは第１のブランチ１が基準ブランチと
して作用し、負荷インピーダンスＬ１はＬ２より低い値
を有しなければならない。以下Ｌ２＝ｋ×Ｌ１（ｋ＞
１）と仮定しよう。According to the method of the present invention, the current IC flowing through the UV erased memory cell MC is equal to the reference memory cell RM.
Since it is used as a reference current for verifying the programmed state of C, the first branch 1 acts as a reference branch in the step of verifying the programmed state of the reference memory cell RMC, and the load impedance L1 has a value lower than L2. Must. Hereinafter, L2 = k × L1 (k>
Let's assume 1).
【００２４】図２でラインＡはメモリセルＭＣの制御ゲ
ート電極に印加された電圧ＶPCXの関数としてのＬ１を
よぎる電圧降下Ｖ１を表し；すでに述べたようにＶTUV
はＵＶ光に露光後のメモリセルＭＣの閾値電圧である。The line A in FIG. 2 represents the voltage drop V1 to crosses the L1 as a function of the applied voltage VPCX to the control gate electrode of the memory cell MC; already VTUV as described
Is a threshold voltage of the memory cell MC after being exposed to UV light.
【００２５】同様に、ラインＢ，ＣおよびＤは基準メモ
リセルＲＭＣの制御ゲートへ印加された電圧ＶREFの関
数としてのＬ２をよぎる電圧降下Ｖ２を、ＶREFがＶ
PCXと一致すると仮定し、メモリ装置をＵＶ光に露出し
た後、第１のプログラムパルスが基準メモリセルＲＭＣ
に印加された後、およびセッティング処理時についてそ
れぞれ表しており；ここでＶT1は第1 のプログラムパル
ス後のRMC の閾値電圧値であり、ＶTRは基準メモリセル
ＲＭＣ用の所望の閾値電圧値である。ラインＡはライン
Ｂ，ＣおよびＤの傾斜より低い傾斜を有している。Similarly, lines B, C and D have a voltage drop V2 across L2 as a function of the voltage VREF applied to the control gate of the reference memory cell RMC, where VREF is V
After exposing the memory device to UV light, assuming that it matchesPCX , the first program pulse is applied to the reference memory cell RMC.
After being applied to, and the time setting process represents respectively; where VT1 is the threshold voltage value of RMC after the first program pulse, VTR the desired threshold voltage value for the reference memory cell RMC Is. Line A has a lower slope than the slopes of lines B, C and D.
【００２６】図２からわかるように、制御ゲート電圧Ｖ
REF＝ＶPCX＝ＶSを備えた基準メモリセルの感知を実
行するように選択すると、ここでＶSはラインＡがライ
ンＤとの交差に対応する電圧であるが、基準メモリセル
ＲＭＣの閾値電圧がＶTRより低い限りは、Ｌ１をよぎる
電圧降下Ｖ１はＬ２をよぎる電圧降下Ｖ２より低く、比
較器３の出力は低論理レベルにある。基準メモリセルＲ
ＭＣの閾値電圧が所望値ＶTRに到達すると、Ｌ２をよぎ
る電圧降下Ｖ２はＬ１をよぎる電圧降下Ｖ１に等しく、
比較器３の出力は論理状態が変わる。値ＶSは以下に与
えられる。As can be seen from FIG. 2, the control gate voltage V
Choosing to perform the sensing of the reference memory cell withREF = VPCX = VS , where VS is the voltage corresponding to the intersection of line A with line D, but the threshold of the reference memory cell RMC. As long as the voltage is below VTR, the voltage drop V1 across L1 is below the voltage drop V2 across L2 and the output of comparator 3 is at a low logic level. Reference memory cell R
When the threshold voltage of MC reaches the desired value VTR , the voltage drop V2 across L2 is equal to the voltage drop V1 across L1 and
The logic state of the output of the comparator 3 changes. The value VS is given below.
【００２７】 ＶS＝（ｋ／（ｋ＋１））×（ＶTR−ＶTUV）＋ＶTUV それで、電圧ＶSで感知を実施すれば、比較器３の出力
の状態が変わる時には、基準メモリセルＲＭＣの閾値電
圧は所望の値ＶTRに到達させることができ、セッティン
グ処理は停止することができる。VS = (k / (k + 1)) × (VTR −VTUV ) + VTUV Then, if sensing is performed at the voltage VS , when the state of the output of the comparator 3 changes, the reference memory cell RMC The threshold voltage of can reach the desired value VTR and the setting process can be stopped.
【００２８】本発明方法の具体的実施例の第２の例とし
て、基準メモリセルＲＭＣの制御ゲート電圧ＶREFはメ
モリセルＭＣの制御ゲート電圧ＶPCXとは独立であると
仮定される。また、簡単のためｋは１に等しいと仮定さ
れる。As a second example of a specific embodiment of the method of the present invention, it is assumed that the control gate voltage VREF of the reference memory cell RMC is independent of the control gate voltage VPCX of the memory cell MC. Also, for simplicity, k is assumed to be equal to 1.
【００２９】図３より明らかなごとく、この場合、まさ
に必然的に、ＶREFは ＶREF＝ＶPCX＋（ＶTR−ＶTUV） のように選択され、比較器３の出力が低論理状態にある
限り基準メモリセルＲＭＣの閾値電圧はＶTRより低くな
り、一方比較器３の出力が論理状態を変える時には基準
メモリセルの閾値電圧は所望の値ＶTRに到達し、セッテ
ィング処理は停止するということが実現される。As is apparent from FIG. 3, in this case, just inevitably, VREF is selected such that VREF = VPCX + (VTR −VTUV ) and the output of the comparator 3 goes to a low logic state. As long as the threshold voltage of the reference memory cell RMC becomes lower than VTR , on the other hand, when the output of the comparator 3 changes the logic state, the threshold voltage of the reference memory cell reaches the desired value VTR and the setting process is stopped. Will be realized.
【００３０】本発明の方法に関して、基準メモリセルの
現実の最終プログラム状態が、基準メモリセルの感知を
実行するのに基準として選択されるメモリセルＭＣを流
れる電流、すなわちメモリセルＭＣの閾値電圧と幾何学
的特徴とに依存するということに注目するのは重要であ
る。With respect to the method of the present invention, the actual final programmed state of the reference memory cell is the current through the memory cell MC selected as the reference for performing the sensing of the reference memory cell, ie the threshold voltage of the memory cell MC. It is important to note that it depends on geometric features and.
【００３１】例えば、メモリ装置ではＵＶ光を受けると
いう事実を考慮せねばならず、複数メモリセルの閾値電
圧の統計学的分布は４００−６００ｍＶの振幅を有す。
かくて基準メモリセルＲＭＣを感知するため、基準とし
て使用されるべきメモリセルＭＣに直接メモリアクセス
を実行することは好ましい。このようにして現実の電流
電圧特性を決定することは可能で、それでメモリセルの
ＵＶ閾値電圧と幾何学的特性との統計的分布は考慮され
ることができる。この直接メモリアクセスは、基準メモ
リセルのセッティング処理が開始される前にたった一度
だけ実行されねばならない。For example, the fact that a memory device receives UV light must be taken into account, and the statistical distribution of the threshold voltages of the memory cells has an amplitude of 400-600 mV.
Thus, to sense the reference memory cell RMC, it is preferable to perform a direct memory access to the memory cell MC to be used as a reference. In this way it is possible to determine the actual current-voltage characteristic, so that the statistical distribution of the UV threshold voltage of the memory cell and the geometrical characteristic can be taken into account. This direct memory access must be performed only once before the reference memory cell setting process is started.
【００３２】図４はメモリセルＭＣへかかる直接メモリ
アクセスがいかにして実行され得るかを略図的に示すも
のである。メモリセルＭＣのドレイン電極はメモリ装置
の外部端子６へ直接接続され、可変電圧発生器Ｇは端子
６へ外部で接続されている。メモリセルＭＣのドレイン
電極へ印加される電圧の異なった値におけるメモリセル
電流ＩＣの値を測定するため、アンペアメータ７が電圧
発生器Ｇと外部端子６の間に直列に接続されている。FIG. 4 shows diagrammatically how such a direct memory access to the memory cell MC can be carried out. The drain electrode of the memory cell MC is directly connected to the external terminal 6 of the memory device, and the variable voltage generator G is externally connected to the terminal 6. An ampere meter 7 is connected in series between the voltage generator G and the external terminal 6 in order to measure the value of the memory cell current IC at different values of the voltage applied to the drain electrode of the memory cell MC.
【００３３】メモリセルＭＣへのこの直接メモリアクセ
スを考慮してさえ、本発明は基準メモリセルＲＭＣの閾
値電圧をすみやかにセットする方法を提供している。Even considering this direct memory access to the memory cell MC, the present invention provides a method for quickly setting the threshold voltage of the reference memory cell RMC.
【図面の簡単な説明】[Brief description of the drawings]
【図１】メモリマトリックスのメモリセル、基準メモリ
セルと感知回路を示す半導体メモリ装置の略線図。FIG. 1 is a schematic diagram of a semiconductor memory device showing a memory cell of a memory matrix, a reference memory cell and a sensing circuit.
【図２】本発明方法の第１の実施態様を示す線図。FIG. 2 is a diagram showing a first embodiment of the method of the present invention.
【図３】本発明方法の第２の実施態様を示す線図。FIG. 3 is a diagram showing a second embodiment of the method of the present invention.
【図４】メモリマトリックスのメモリセルへの直接メモ
リアクセス（ＤＭＡ）を実行するための回路配置の略線
図。FIG. 4 is a schematic diagram of a circuit arrangement for performing direct memory access (DMA) to memory cells of a memory matrix.
【符号の説明】 １ 第１のブランチ ２ 第２のブランチ ３ 比較器 ４ 出力バッファ回路 ５ プログラム負荷回路 ６ 外部端子 ７ アンペアメータ[Description of Reference Signs] 1 first branch 2 second branch 3 comparator 4 output buffer circuit 5 program load circuit 6 external terminal 7 ampere meter
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ ダラボラ イタリア国 ミラノ 20080 カルピアー ノ ヴィア ローマ ７ (72)発明者 マルセーロ カレーラ イタリア国 ベルガモ 24069 トレスコ ーレ バルネアリオ ヴィア レオパルデ ィ 12 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Marco D'Alabola Milan 2008 Italy Carpiano Novia Rome 7 (72) Inventor Marcelo Carrera Bergamo Italy 24069 Trescore Balneario Via Leopardi 12
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| JPH09128983Atrue JPH09128983A (en) | 1997-05-16 |
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