【０００１】[0001]
【産業上の利用分野】本発明は、マイクロプロセッサ
（以下ＭＰＵ）とＬＳＩ間、またはＬＳＩ同士間でデー
タを送受するためのシリアルインタフェイス回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial interface circuit for transmitting and receiving data between a microprocessor (hereinafter referred to as MPU) and LSI, or between LSIs.
【０００２】近時の通信装置等においては、ＭＰＵが搭
載され、該ＭＰＵが装置内の各部（通常ＬＳＩで構成さ
れている）と情報をやり取りしながら、プログラムに従
って種々の制御を行うことによって所定の通信機能を実
現している。この場合、通信装置の高機能化に伴い、装
置内で処理される情報量は大幅に増加している一方、小
型化、低コスト化のため高密度実装が必要とされる。In recent communication devices and the like, an MPU is mounted, and while the MPU exchanges information with each unit in the device (usually composed of an LSI), various controls are performed in accordance with a program. It realizes the communication function of. In this case, the amount of information processed in the device has increased significantly as the functionality of the communication device has increased, while high-density mounting is required for downsizing and cost reduction.
【０００３】ＭＰＵとＬＳＩ、ＬＳＩ間の情報のやり取
りするには、データをパラレルに送受するバス方式とシ
リアルに送受するシリアルインタフェイス方式とがあ
る。バス方式ではバス幅だけの配線が必要であり、一枚
のプリント板上に複数個のＬＳＩを実装すると、配線量
が多くなるので、ＬＳＩ個数に限界がある。また配線量
が多くなると配線の引回しが長くなるので、浮遊容量が
増加し、波形劣化やノイズより伝送データが悪影響を受
け、またノイズ源になったりする。この解決のため配線
量の少ないシリアルインタフェイスが適用されるが、従
来のシリアルインタフェイス方式ではデータ送受の処理
能力ではバス方式が優れている。そこで、バス方式と同
程度の処理能力を備えたシリアルインタフェイス回路が
切望されている。There are a bus system for transmitting and receiving data in parallel and a serial interface system for serially transmitting and receiving data in order to exchange information between the MPU and the LSI. In the bus method, wiring of only the bus width is necessary, and when a plurality of LSIs are mounted on a single printed board, the wiring amount increases, so the number of LSIs is limited. Further, as the amount of wiring increases, the wiring length increases, which increases stray capacitance, which adversely affects the transmission data due to waveform deterioration and noise, and also serves as a noise source. To solve this problem, a serial interface with a small amount of wiring is applied, but in the conventional serial interface method, the bus method is superior in data transmission / reception processing capacity. Therefore, a serial interface circuit having a processing capability similar to that of the bus system is desired.
【０００４】[0004]
【従来の技術】従来のシリアルインタフェイス回路を図
6 に、その動作タイムチャートを図7に示す。１はコン
トロールＬＳＩで、図示せぬＭＰＵからパラレルバス１
１を介して受け取ったサブＬＳＩ2-1,2-2,・・・・2-n
を制御するための制御データをパラレルデータとして受
取り、所定のフォーマットに変換してサブＬＳＩに送る
というインタフェイス機能を有する。即ち、サブＬＳＩ
を制御するための制御用信号をシリアルデータに変換
し、宛先が異なるものをシリアルに多重化して一本のデ
ータ線12を介して、また送出されたシリアルデータの各
ビットを送信先で取り込むためのタイミングを与えるク
ロック信号CLK をクロック線13を介して、また送出先の
サブＬＳＩのそれぞれが、自分あてのデータを識別でき
るようにイネーブル信号ENA1〜ENAnを宛先別に設けたイ
ネーブル線14-1〜14-nを介して送出するようになってい
る。動作は、図4 に示すように各サブＬＳＩは、自分向
けのイネーブル信号が"L" の間は、データ線から受信し
ているデータＤＡＴＡが自分向けのみと判定してクロッ
クＣＬＫにより取込み、所定に用いる。2. Description of the Related Art A conventional serial interface circuit is shown.
Figure 6 shows the operation time chart. 1 is a control LSI, which is a parallel bus from an MPU (not shown)
Sub LSIs 2-1, 2-2, ... 2-n received via 1
It has an interface function of receiving control data for controlling the data as parallel data, converting it into a predetermined format, and sending it to the sub LSI. That is, sub LSI
To convert the control signal for controlling the serial data into serial data, serially multiplex those with different destinations, and capture each bit of the serial data sent out via the single data line 12 and at the destination. Of the enable signal ENA1 to ENAn for each destination so that each of the destination sub-LSIs can identify the data addressed to itself via the clock line 13 and the enable signal 14-1 to It is designed to be sent via 14-n. As shown in FIG. 4, each sub LSI determines that the data DATA received from the data line is only for itself while the enable signal for itself is "L", fetches it with the clock CLK, Used for.
【０００５】[0005]
【発明が解決しようとする課題】上記、従来のシリアル
インタフェイス回路では、送信先のサブＬＳＩ毎にイネ
ーブル線を設けていたので、送信先のサブＬＳＩの数が
増加すると比例してイネーブル線が増し、配線数が多く
なって相互に悪影響を及ぼす。また、イネーブル線の
"H" "L" のみでデータ取込みが指定されるので、イネー
ブル線にノイズがのるとデータの誤取込みが生じ、デー
タ送信の信頼性が劣化するという問題があった。これ
は、データ送信速度が高速化するほど顕著となるので、
転送速度を上げることができない。一方送信先ＬＳＩの
数が増すとシリアルデータのデータ長は長くなるので、
１連のデータの送信完了まで時間がかかり、ＭＰＵの制
御能力が制限されるという問題が生じる。In the above-mentioned conventional serial interface circuit, since the enable line is provided for each sub LSI of the transmission destination, the enable line is proportionally increased as the number of sub LSIs of the transmission destination increases. And the number of wirings increases, which adversely affects each other. Also, the enable line
Since data acquisition is specified only by "H" and "L", if there is noise on the enable line, erroneous data acquisition occurs and the reliability of data transmission deteriorates. This becomes more noticeable as the data transmission speed increases, so
I cannot increase the transfer rate. On the other hand, since the data length of serial data increases as the number of destination LSIs increases,
There is a problem that it takes time to complete the transmission of a series of data and the control capability of the MPU is limited.
【０００６】本発明はこのような問題に鑑みて創出され
たもで、送信先ＬＳＩの数に無関係に、高速、大容量処
理が可能なシリアルインタフェイス回路を実現すること
を目的とする。The present invention was created in view of the above problems, and an object thereof is to realize a serial interface circuit capable of high-speed and large-capacity processing regardless of the number of destination LSIs.
【０００７】[0007]
【課題を解決するための手段】図１は、本発明のシリア
ルインタフェイス回路の原理構成図である。上記課題を
解決するため、本発明のシリアルインタフェイス回路
は、図１に示すように、送信側に、フレームの先頭を示
すフレームパターンと、送信データのデータ構成を示す
アドレスデータと該送信データとからなる複数組のデー
タとからなるビットシリアルデータを送出するととも
に、該フレームパターンの期間中アクティブとなるフレ
ームパルスを送出するシリアルインタフェイス送信手段
３を有し、複数の受信側のそれぞれに、受信したフレー
ムパルスＦＰがアクティブの間に受信したビットシリア
ル信号からフレームパターンを検出してフレームの先頭
タイミングＦＴを生成するフレーム同期検出部４と、該
フレームタイミングをもとに該ビットシリアル信号から
アドレスデータを取り込むアドレス取込み部７と、取り
込んだアドレスで示されるデータ構成の受信データ内に
自分宛のデータビットが含まれている場合に前記フレー
ム先頭タイミングをもとにビットシリアルデータから該
自分宛のデータビットを取り込むデータ取込み部６とを
有して構成される。FIG. 1 is a principle block diagram of a serial interface circuit of the present invention. In order to solve the above-mentioned problems, the serial interface circuit of the present invention, as shown in FIG. 1, provides a transmission side with a frame pattern indicating the beginning of a frame, address data indicating the data structure of transmission data, and the transmission data. A serial interface transmitting means 3 for transmitting bit serial data composed of a plurality of sets of data composed of a plurality of sets of data and a frame pulse which is active during the period of the frame pattern. The frame synchronization detection unit 4 that detects the frame pattern from the bit serial signal received while the frame pulse FP is active and generates the frame start timing FT, and the address data from the bit serial signal based on the frame timing. Address capture unit 7 that captures the If the received data having the data structure indicated by a line includes a data bit destined for itself, a data capturing unit 6 for capturing the data bit destined for itself from the bit serial data based on the frame start timing is provided. Configured.
【０００８】[0008]
【作用】上記の如く、本発明ではデータ線を介して送ら
れるシリアルデータ中にフレームパターンとアドレスデ
ータとを付加されており、さらにフレームパルスが別送
されてくるので、各受信側はフレームパルスとフレーム
パターンとからフレームの先頭を検出する（同期検
出）。このため、ノイズ等でフレームタイミングを誤検
出することが無くなる。そして該検出したフレームの先
頭タイミングに基づいて、データ構成を示すアドレスデ
ータを取込む。アドレスデータは引き続く受信データの
データ構造を示しているので、その受信データ中に自分
あてのデータビっトが含まれているかどうか分かり、含
む場合には前記フレームタイミングを時間基準として該
自分宛のデータビットを取り込む。イネーブル線を用い
ずにフレーム先頭タイミングを検出し、該検出したタイ
ミングを基にシリアル信号から自分宛のデータビットを
取り込むので、イネーブル信号で自分宛のデータを識別
する従来技術に比べてノイズの影響を受けにくく、デー
タ送信の高速化が可能となる。As described above, according to the present invention, the frame pattern and the address data are added to the serial data sent through the data line, and the frame pulse is sent separately, so that each receiving side receives the frame pulse. The beginning of the frame is detected from the frame pattern (synchronization detection). Therefore, frame timing is not erroneously detected due to noise or the like. Then, based on the detected start timing of the frame, address data indicating the data structure is fetched. Since the address data indicates the data structure of the succeeding received data, it is possible to know whether or not the received data includes a data bit addressed to itself. If it is included, the data addressed to the self is based on the frame timing as a time reference. Take in a bit. Since the frame head timing is detected without using the enable line and the data bit addressed to itself is taken in from the serial signal based on the detected timing, the influence of noise is greater than that in the conventional technology for identifying the data addressed to itself by the enable signal. It is difficult to receive the data, and the speed of data transmission can be increased.
【０００９】[0009]
【実施例】以下添付図面により本発明の実施例を説明す
る。図２は本発明のシリアルインタフェイス回路の構成
図、図３は受信側となる各サブＬＳＩに設けられた受信
部の詳細構成図、図４、図５はその動作タイムチャート
である。なお全図を通じて同一符号は同一対象物を表
す。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 2 is a block diagram of the serial interface circuit of the present invention, FIG. 3 is a detailed block diagram of the receiving section provided in each sub-LSI on the receiving side, and FIGS. 4 and 5 are operation time charts thereof. Note that the same reference numeral represents the same object throughout the drawings.
【００１０】図２において、１はコントロールＬＳＩ、
２はサブＬＳＩである。サブＬＳＩは複数( 図では三
つ）あり、例えば、主信号のタイムスロットを入れ換え
る処理を行うＴＳＳ−ＬＳＩ、回線を監視して障害発生
時にアラームを出すＡＬＭ−ＬＳＩ、主信号のチャネル
を交換するＳＳＷ−ＬＳＩ等であり、それぞれＭＰＵか
ら制御される。ＭＰＵはこれらのサブＬＳＩを所定に機
能させるためのコマンド、データ等の制御信号をパラレ
ルバス１１を介して、随時インタフェイスＬＳＩ２に送
出する。In FIG. 2, reference numeral 1 is a control LSI,
2 is a sub LSI. There are a plurality of sub-LSIs (three in the figure). For example, TSS-LSI that performs the process of swapping the time slots of the main signal, ALM-LSI that monitors the line and issues an alarm when a failure occurs, and exchanges the main signal channel It is an SSW-LSI or the like, and each is controlled by the MPU. The MPU sends control signals such as commands and data for causing these sub-LSIs to function in a predetermined manner to the interface LSI 2 via the parallel bus 11 as needed.
【００１１】本発明のコントロールＬＳＩ 1はこの制御
信号からなるパラレルデータを、図４に示すシリアルデ
ータＤＡＴＡに変換し、シリアルデータのビットタイミ
ングを示すクロックＣＬＫと、フレームパターンの位置
を示すフレームパルスＦＰとともに、それぞれの専用の
信号線（図２参照）を介して、全てのサブＬＳＩ２に送
出する。図４におけるＤＡＴＡは、所定のビットパター
ンからなるフレームパターンが先頭にあり、その後にデ
ータ構成を示すアドレス成分、該アドレスで指定された
データ構成の送信データ、次のアドレス成分、該次のア
ドレスで示されるデータ構成の送信データ・・・・の如
くアドレスと送信データとの組が所定に繰り返されるフ
レーム構成を有するビットシリアル信号である。The control LSI 1 of the present invention converts the parallel data composed of this control signal into the serial data DATA shown in FIG. 4, and the clock CLK indicating the bit timing of the serial data and the frame pulse FP indicating the position of the frame pattern. At the same time, the signal is sent to all the sub LSIs 2 via their respective dedicated signal lines (see FIG. 2). The DATA in FIG. 4 has a frame pattern consisting of a predetermined bit pattern at the head, and then an address component indicating the data structure, transmission data of the data structure designated by the address, the next address component, and the next address. It is a bit serial signal having a frame structure in which a set of an address and transmission data, such as transmission data of the data structure shown, is repeated in a predetermined manner.
【００１２】各アドレスに続く制御データは、複数のLS
I 向けの制御データが混在しているが、予めアドレス毎
にデータ構成が決まっており、各ビットがどのサブLSI
向けの制御データかが予め決められている。例えば、図
１の８ビットからなる第一データはアドレス「１」で指
定されるデータで、最初の３ビットＤ１〜Ｄ３はＴＳＷ
ＬＳＩ宛て、次の２ビットＤ４〜Ｄ５はＡＬＭＬＳＩ宛
て、最後の３ビットＤ６〜Ｄ８はＳＳＷＬＳＩ宛てのデ
ータビットである。The control data following each address is a plurality of LS
Control data for I is mixed, but the data structure is determined in advance for each address, and each bit is a sub LSI.
It is predetermined whether or not the control data for. For example, the first data consisting of 8 bits in FIG. 1 is the data specified by the address "1", and the first 3 bits D1 to D3 are TSW.
The next 2 bits D4 to D5 to the LSI are data bits to the ALMLSI, and the last 3 bits D6 to D8 are data bits to the SSWLSI.
【００１３】図３は各サブＬＳＩに設けられるシリアル
データ受信部の詳細を示す図である。図４、５の動作タ
イムチャートを共に用いて、構成と動作を説明する。図
３において、21はフレーム同期検出部、22はアドレスラ
ッチパルス生成部、23はアドレスラッチ部、24はデータ
ラッチパルス発生部、25はアドレス生成部、26はデータ
ラッチパルスインヒビット部、27はデータラッチ部であ
る。なお図１におけるデータ取込み部６は図３において
は、データラッチパルス発生部24、アドレス生成部25、
データラッチパルスインヒビット部26とに、アドレス取
込み部７はアドレスラッチパルス発生部22、アドレスラ
ッチ部23とにそれぞれ対応する。FIG. 3 is a diagram showing the details of the serial data receiving section provided in each sub-LSI. The configuration and the operation will be described using the operation time charts of FIGS. In FIG. 3, 21 is a frame synchronization detection unit, 22 is an address latch pulse generation unit, 23 is an address latch unit, 24 is a data latch pulse generation unit, 25 is an address generation unit, 26 is a data latch pulse inhibit unit, and 27 is data. It is a latch part. The data fetching unit 6 in FIG. 1 is the same as the data latch pulse generating unit 24, the address generating unit 25 in FIG.
The data latch pulse inhibit unit 26 corresponds to the address fetch unit 7, and the address latch unit 7 corresponds to the address latch pulse generator 22 and the address latch unit 23, respectively.
【００１４】フレーム同期検出部21には、シリアルデー
タDATA, フレームパルスFP、クロックCLK が常時入力し
ており、フレームパルスがアクティブの期間中の、ＤＡ
ＴＡ入力を調べて、順次入力する例えば８ビットの値
が、予め設定されているフレームパターンと一致するか
どうかを調べ、一致したら同期検出とし、フレームパタ
ーン部の最後のビットタイミングで同期検出パルスをア
ドレスラッチパルス生成部22とデータラッチパルス発生
部24に出力する。アドレスラッチパルス生成部22はクロ
ックCLK を用いて、同期検出パルスの次のビットタイミ
ングから所定のビット( 図は６ビット）分の期間にわた
って１ビットずつ順次アクティブ( "L" )となるアドレ
スラッチパルスALP を６本の出力線を介して、アドレス
ラッチ部23に出力する。 アドレスラッチ部23は例えば
２段の６ビット幅のＤＦＦからなり、初段のＤＦＦは６
本のアドレスラッチパルスにより順次ＤＡＴＡの内のア
ドレスビットをラッチし、アドレスデータの最後のビッ
トタイミングで次段のＤＦＦに再ラッチして、受信シリ
アルデータ中のアドレスデータを取込み、６ビットパラ
レルのアドレスデータとしてアドレス生成部25に次のア
ドレスデータを取り込むまで出力し続ける。The serial data DATA, the frame pulse FP, and the clock CLK are constantly input to the frame synchronization detection section 21, and DA during the active period of the frame pulse is detected.
The TA input is checked to see if, for example, an 8-bit value that is sequentially input matches a preset frame pattern, and if they match, synchronization detection is performed, and a synchronization detection pulse is generated at the last bit timing of the frame pattern portion. The data is output to the address latch pulse generator 22 and the data latch pulse generator 24. The address latch pulse generator 22 uses the clock CLK to sequentially activate ("L") one bit at a time from the next bit timing of the sync detection pulse over a period of a predetermined bit (6 bits in the figure). The ALP is output to the address latch unit 23 via the six output lines. The address latch unit 23 is composed of, for example, two stages of 6-bit width DFFs, and the first stage DFF has 6 stages.
The address bit in DATA is sequentially latched by the address latch pulse of the book, re-latched to the DFF of the next stage at the last bit timing of the address data, the address data in the received serial data is taken in, and the 6-bit parallel address The data is continuously output until the next address data is fetched into the address generator 25 as data.
【００１５】アドレス生成部25はアドレスデータをデコ
ードして最大２6本のうちの所定の線をアクティブとす
る。データラッチパルス発生部24は、フレーム同期検出
部21からのフレームタイミングを基準にクロックCKを数
え、データビットのタイミングで順次アクティブ("L" )
になるデータビット数( 図では８ビット）に等しい本
数のデータラッチパルスDLP を発生する。The address generator 25 decodes the address data and activates a predetermined line out of a maximum of 26 . The data latch pulse generator 24 counts the clock CK based on the frame timing from the frame synchronization detector 21, and sequentially activates ("L") at the data bit timing.
The number of data latch pulses DLP is equal to the number of data bits (8 bits in the figure).
【００１６】データラッチパスルインヒビット部26は、
データラッチパスルDLP のうち、デコード信号で指定さ
れるデータ構成に含まれる自ＬＳＩ宛てのデータビット
に対応するものだけをデータラッチ部27に供給するもの
で、デコード信号で制御されるゲート回路であり、予め
サブLSI の種別毎にハードウエアで設定されている。The data latch pulse inhibit section 26 is
Of the data latch pulse DLPs, only those corresponding to the data bits destined for the own LSI included in the data structure specified by the decode signal are supplied to the data latch unit 27, and are gate circuits controlled by the decode signal. , Is preset by hardware for each sub-LSI type.
【００１７】例えば、図５に示すように、ＡＬＭ−ＬＳ
Ｉの場合には、アドレスデコード結果が「１」の時にデ
ータ部の第４ビット、第５ビットを取り込むためのデー
タラッチパルス４、５のみをデータラッチ部27に供給す
るように構成されている。For example, as shown in FIG. 5, ALM-LS
In the case of I, when the address decoding result is "1", only the data latch pulses 4 and 5 for fetching the fourth bit and the fifth bit of the data section are supplied to the data latch section 27. .
【００１８】データラッチ部27は、データラッチインヒ
ビット部26からのデータラッチパルスのタイミングでデ
ータビットを取り込み、パラレルデータとして出力す
る。このようにして取り込まれたデータは当該サブＬＳ
Ｉ宛てのものである。The data latch unit 27 takes in the data bit at the timing of the data latch pulse from the data latch inhibit unit 26 and outputs it as parallel data. The data acquired in this way is the sub LS concerned.
It is for I.
【００１９】[0019]
【発明の効果】上記の説明した如く、本発明によれば、
フレームパターンとフレームパルスとを用いてデータの
先頭を検出するので、シリアルデータを高速で送信して
も、ノイズに影響されることなく正しくデータを取り込
むことができる。従って、送信先LSI 数が多くなって
も、処理能力が低下しないため、パラレルバス方式に置
き換え可能となる。またイネーブル信号線を用いないた
め、信号線の数が送信先LSI 数に依存しないので実装効
率が向上する。As described above, according to the present invention,
Since the head of the data is detected by using the frame pattern and the frame pulse, even if the serial data is transmitted at high speed, the data can be correctly captured without being affected by noise. Therefore, even if the number of destination LSIs increases, the processing capacity does not decrease, and it is possible to replace with the parallel bus method. Further, since the enable signal line is not used, the number of signal lines does not depend on the number of destination LSIs, which improves the mounting efficiency.
【図１】 本発明のシリアルインタフェイス回路の原理
構成図FIG. 1 is a principle configuration diagram of a serial interface circuit of the present invention.
【図２】 本発明のシリアルインタフェイス回路の構成
図FIG. 2 is a configuration diagram of a serial interface circuit of the present invention.
【図３】 受信部の詳細構成図FIG. 3 is a detailed configuration diagram of a receiver.
【図４】 動作タイムチャート（その１）[Fig. 4] Operation time chart (No. 1)
【図５】 動作タイムチャート（その２）[Fig. 5] Operation time chart (No. 2)
【図６】 従来のシリアルインタフェイス回路FIG. 6 Conventional serial interface circuit
【図７】 図６の動作タイムチャート １…コントロールスＬＳＩ、11…パラレルバス、２…サ
ブＬＳＩ、21、4 …フレーム同期検出部、22…アドレス
ラッチパルス生成部、23…アドレスラッチ部、24…デー
タラッチパルス発生部、25…アドレス生成部、26…デー
タラッチパルスインヒビット部、27…データラッチ部、
６データ取込み部、７…アドレス取込み部[FIG. 7] Operation time chart of FIG. 6 1 ... Control LSI, 11 ... Parallel bus, 2 ... Sub LSI, 21, 4 ... Frame synchronization detection unit, 22 ... Address latch pulse generation unit, 23 ... Address latch unit, 24 ... data latch pulse generation section, 25 ... address generation section, 26 ... data latch pulse inhibit section, 27 ... data latch section,
6 data fetching section, 7 ... address fetching section
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134395AJPH088920A (en) | 1994-06-16 | 1994-06-16 | Serial interface circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134395AJPH088920A (en) | 1994-06-16 | 1994-06-16 | Serial interface circuit |
| Publication Number | Publication Date |
|---|---|
| JPH088920Atrue JPH088920A (en) | 1996-01-12 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6134395AWithdrawnJPH088920A (en) | 1994-06-16 | 1994-06-16 | Serial interface circuit |
| Country | Link |
|---|---|
| JP (1) | JPH088920A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1319355C (en)* | 2000-09-26 | 2007-05-30 | Eni技术公司 | Inner noise immunizing data communication scheme |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1319355C (en)* | 2000-09-26 | 2007-05-30 | Eni技术公司 | Inner noise immunizing data communication scheme |
| Publication | Publication Date | Title |
|---|---|---|
| US7328375B2 (en) | Pass through debug port on a high speed asynchronous link | |
| JPH088920A (en) | Serial interface circuit | |
| JP2000269988A (en) | Multiple address data transmission system | |
| JPH0591146A (en) | Serial data transfer device | |
| JP2698287B2 (en) | Receiver circuit for asynchronous communication | |
| JP3063291B2 (en) | Line monitoring circuit | |
| JP2973725B2 (en) | Subframe synchronization signal detection circuit | |
| JPS6294037A (en) | Token ring communication method | |
| JPH1174872A (en) | Serial communication system and image forming apparatus | |
| JPH065831B2 (en) | Signal frame transmission method | |
| JPH05191297A (en) | Serial/parallel conversion circuit | |
| JPS61131632A (en) | Data format system for multiplex transmission | |
| JP2008009520A (en) | Data transfer circuit | |
| JPH06164653A (en) | Data transfer device | |
| JP2008085740A (en) | Data receiving apparatus and receiving method thereof | |
| JPH05191421A (en) | Time division multiplexer | |
| JP2000196683A (en) | Method and device for communication between substrates in electronic appliance | |
| JPH10177547A (en) | Serial data communication circuit | |
| JPH11184672A (en) | Serial data holding circuit | |
| JP2000174739A (en) | Data transfer system and device therefor | |
| JPH04243333A (en) | multiplexer | |
| JPH07183882A (en) | Transmitter and receiver | |
| JPH0969074A (en) | Integrated circuit for serial communication | |
| JPH04156127A (en) | Trace control method in time division multiplexing equipment | |
| JPS59201555A (en) | Data detecting circuit |
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:20010904 |