【０００１】[0001]
【産業上の利用分野】本発明は、コンピュータシステム
等における２つの装置間のデータ転送に用いられるイン
ターフェース機構であり、中央演算処理装置（以下、Ｃ
ＰＵという）に代ってデータ転送のための入出力処理を
実行するダイレクトメモリアクセス（以下、ＤＭＡとい
う）装置を、改善するための転送制御回路に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface mechanism used for data transfer between two devices in a computer system, etc.
The present invention relates to a transfer control circuit for improving a direct memory access (hereinafter, referred to as DMA) device that executes input / output processing for data transfer instead of PU.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；特公平５−７７１０３号公報 文献２；特開平５−１９７６７７号公報 コンピュータシステムにおいては、システムの構成装置
間でデータ転送を実行するための通信路が必要である。
この通信路として一般に使用されるのがバスであり、バ
スには同期式のものと非同期式のものとがある。同期式
バスでは、バスの動作を順次定める回路が簡素化できる
という長所がある一方、クロック・スキューの問題やバ
ス上の全ての装置が同一のクロック周波数に基づいて動
作する必要がある等の短所を有している。例えば、上記
文献１には同期式バスで使用するインタフェース機構が
示されている。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Document 1; Japanese Patent Publication No. 5-77103 Document 2: Japanese Patent Application Laid-Open No. 5-197677 Computer systems require a communication path for executing data transfer between the constituent devices of the system.
A bus is generally used as this communication path, and there are a synchronous bus and an asynchronous bus. Synchronous buses have the advantage that the circuits that sequentially determine the operation of the bus can be simplified, but have the disadvantages of clock skew and the fact that all devices on the bus must operate based on the same clock frequency. have. For example, Document 1 above shows an interface mechanism used in a synchronous bus.
【０００３】非同期式バスでは、クロック線を用いる代
わりにバス上の送り手と受け手の間にハンドシェーク・
プロトコルに従ったデータ通信を行う。一般に非同期式
バスでは、クロック・スキューの問題を回避できる長所
がある一方、送り手と受け手の同期化にかかるトランザ
クション毎のオーバヘッドの問題が短所として存在す
る。しかしながら、非同期式バスは、技術の変化に対応
する柔軟性が同期式バスにくらべて優れているので、例
えば、バスの標準規格のひとつであるFuturebus+には、
非同期式バスが採用されている。上記文献２には、Futu
rebus+のためのインタフェースが記載されている。この
インタフェースには、非同期式バスとメモリとを接続す
る経路上に、複数段の記憶素子（ラッチ或いはフリップ
フロップ）をバス幅分だけ備え、非同期バス制御装置と
同期バス制御装置とを設けている。非同期バス制御装置
は、単純なメモリ・インタフェースに適合するメモリ制
御機能を有し、同期バス制御装置に、非同期バス制御装
置を１回の転送毎に同期化させて、転送を実行する。In an asynchronous bus, instead of using a clock line, a handshake between the sender and receiver on the bus.
Performs data communication according to the protocol. In general, the asynchronous bus has an advantage of avoiding the problem of clock skew, but has a disadvantage of the transaction-by-transaction overhead for synchronizing the sender and the receiver. However, since the asynchronous bus has greater flexibility in responding to technological changes than the synchronous bus, for example, Futurebus +, which is one of the bus standards,
Asynchronous bus is adopted. In the above-mentioned reference 2, Futu
The interface for rebus + is described. This interface is provided with a plurality of stages of storage elements (latch or flip-flop) corresponding to the bus width on the path connecting the asynchronous bus and the memory, and an asynchronous bus control device and a synchronous bus control device are provided. . The asynchronous bus controller has a memory control function adapted to a simple memory interface, and the synchronous bus controller synchronizes the asynchronous bus controller for each transfer to execute the transfer.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
コンピュータ・システムでは、次のような課題があっ
た。同期式バスでデータ転送を行う場合、クロック・ス
キューの問題やバス上の全ての装置が同一のクロック周
波数に基づいて動作する必要がある等の短所があり、非
同期式バスでデータ転送を行う場合、送り手と受け手の
同期化にかかるトランザクション毎のオーバヘッドの問
題が短所としてある。本発明は、上記課題を解決し、ト
ランザクションごとのオーバヘッドが最小限であり、装
置間のデータ転送に使用されるバスのスループットを改
善することを目的とし、さらに、非同期式バスとメモリ
とを接続する経路上の素子数が最小限のものであり、複
雑なメモリ・インタフェースにも無駄なく柔軟に適合す
るメモリ制御機能と、ハンドシェーク・プロトコルを高
速かつ確実に実行するバス制御機能を備えた転送制御回
路を提供することを目的としている。However, the conventional computer system has the following problems. When performing data transfer on a synchronous bus, there are drawbacks such as clock skew problems and it is necessary for all devices on the bus to operate based on the same clock frequency. When performing data transfer on an asynchronous bus However, there is a drawback of transaction-by-transaction overhead in synchronizing sender and receiver. An object of the present invention is to solve the above problems, to improve the throughput of a bus used for data transfer between devices with a minimum overhead for each transaction, and to connect an asynchronous bus and a memory. The transfer control has the minimum number of elements on the path to be used, and has a memory control function that flexibly adapts to a complicated memory interface without waste and a bus control function that executes the handshake protocol at high speed and reliably. It is intended to provide a circuit.
【０００５】[0005]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、記憶部に記憶されたデータを能動的
に読出して非同期バスを介して転送する転送制御回路に
おいて、次のような構成としている。即ち、本発明の転
送制御回路は、前記記憶部或いは非同期バスに対して制
御信号を送出し前記読出しに対する制御動作をそれぞれ
行うと共に該各制御動作の終了に伴う応答信号をそれぞ
れ出力する１つまたは複数の機能実行回路と、前記機能
実行回路からの応答信号の状態をそれぞれ検出し該機能
実行回路を選択して該読出しに対する制御動作の順序制
御を行うと共に該順序制御の終了に伴う応答信号をそれ
ぞれ出力する複数の順序制御回路を有し、該各機能実行
回路と該順序制御回路の動作の終了に伴う応答信号に基
づいて制御動作を進め一連の制御動作を循環して行うル
ープ制御手段と、前記ループ制御手段による一連の制御
動作の繰り返し回数をカウントし、該一連の制御動作の
繰り返し回数を制御するループ回数制御手段とを備えて
いる。そして、前記各機能実行回路とループ制御手段と
ループ回数制御手段とは、前記読出しに対して競争の条
件を回避したハザードフリーな非同期回路で構成し、前
記機能実行回路の内の１つ以上は遅延要素を有し、前記
記憶部を参照するための時間を保証する応答信号を発生
し、該機能実行回路の内の１つ以上は遅延要素を有し前
記ループ回数制御手段におけるカウント動作に必要な時
間を保証する応答信号を発生する構成としている。ま
た、前記複数の順序制御回路は所要時間の異なる独立し
た前記各応答信号を待ち合わせる構成とし、該順序制御
回路の内の１つ以上は前記各時間を保証した応答信号の
状態を検出する構成とし、該複数の順序制御回路の内の
１つ以上は前記機能実行回路の動作終了を検出した後に
該機能実行回路が発生する応答信号の状態に関わらず順
序制御を進める構成としている。In order to solve the above-mentioned problems, a first aspect of the present invention provides a transfer control circuit for actively reading out data stored in a storage section and transferring the data through an asynchronous bus. It has such a configuration. That is, the transfer control circuit of the present invention sends a control signal to the storage section or the asynchronous bus to perform the control operation for the read operation, and outputs a response signal associated with the end of each control operation. A plurality of function executing circuits and a state of a response signal from the function executing circuit are respectively detected, the function executing circuit is selected to perform order control of the control operation for the reading, and a response signal accompanying the end of the order control is output. A loop control means that has a plurality of sequence control circuits that respectively output, and that advances the control operation based on a response signal accompanying the end of the operation of each function execution circuit and the sequence control circuit, and that performs a series of control operations in a circulating manner A loop number control means for counting the number of repetitions of a series of control operations by the loop control means and controlling the number of repetitions of the series of control operations. That. Each of the function execution circuits, the loop control means, and the loop number control means is composed of a hazard-free asynchronous circuit that avoids the condition of competition for the reading, and one or more of the function execution circuits are A delay element is provided to generate a response signal that guarantees a time for referring to the storage unit, and at least one of the function execution circuits has a delay element and is required for the counting operation in the loop number control means. It is configured to generate a response signal that guarantees a long time. Further, the plurality of sequence control circuits are configured to wait for each of the independent response signals having different required times, and at least one of the sequence control circuits is configured to detect the state of the response signal that guarantees each time. One or more of the plurality of sequence control circuits are configured to advance sequence control regardless of the state of the response signal generated by the function execution circuit after detecting the end of operation of the function execution circuit.
【０００６】第２の発明は、非同期バスを介して記憶部
にデータを能動的に書込む転送制御回路において、次の
ような構成としている。即ち、本発明の転送制御回路
は、前記記憶部或いは非同期バスに対して制御信号を送
出し前記書込みに対する制御動作をそれぞれ行うと共に
該各制御動作の終了に伴う応答信号をそれぞれ出力する
１つまたは複数の機能実行回路と、前記機能実行回路か
らの応答信号の状態をそれぞれ検出し該機能実行回路を
選択して該書込みに対する制御動作の順序制御を行うと
共に該順序制御の終了に伴う応答信号をそれぞれ出力す
る複数の順序制御回路を有し、該各機能実行回路と該順
序制御回路の動作の終了に伴う応答信号に基づいて制御
動作を進め一連の制御動作を循環して行うループ制御手
段と、前記ループ制御手段による一連の制御動作の繰り
返し回数をカウントし、該一連の制御動作の繰り返し回
数を制御するループ回数制御手段とを備えている。そし
て、前記各機能実行回路とループ制御手段とループ回数
制御手段とは、前記書込みに対して競争の条件を回避し
たハザードフリーな非同期回路で構成し、前記機能実行
回路の内の１つ以上は遅延要素を有し、前記記憶部を参
照するための時間を保証する応答信号を発生しかつ前記
ループ回数制御手段におけるカウント動作に必要な時間
を保証する応答信号を発生する構成としている。また、
前記複数の順序制御回路は所要時間の異なる独立した前
記各応答信号を待ち合わせる構成とし、該順序制御回路
の内の１つ以上は前記各時間を保証した応答信号の状態
を検出する構成とし、該複数の順序制御回路の内の１つ
以上は前記機能実行回路の動作終了を検出した後に該機
能実行回路が発生する応答信号の状態に関わらず順序制
御を進める構成としている。According to a second aspect of the present invention, a transfer control circuit for actively writing data in a storage section via an asynchronous bus has the following configuration. That is, the transfer control circuit of the present invention sends a control signal to the storage unit or the asynchronous bus to perform the control operation for the writing, and outputs a response signal accompanying the end of each control operation. A plurality of function execution circuits and the state of the response signal from the function execution circuit are respectively detected, the function execution circuit is selected, sequence control of the control operation for the write is performed, and a response signal accompanying the end of the sequence control is output. A loop control means that has a plurality of sequence control circuits that respectively output, and that advances the control operation based on a response signal accompanying the end of the operation of each function execution circuit and the sequence control circuit, and that performs a series of control operations in a circulating manner. A loop number control means for counting the number of repetitions of a series of control operations by the loop control means and controlling the number of repetitions of the series of control operations. That. Each of the function executing circuits, the loop control means, and the loop number control means are constituted by a hazard-free asynchronous circuit that avoids the condition of competition for the writing, and one or more of the function executing circuits are A delay element is provided, and a response signal that guarantees the time for referring to the storage unit is generated, and a response signal that guarantees the time required for the counting operation in the loop number control means is generated. Also,
The plurality of sequence control circuits are configured to wait for each of the independent response signals having different required times, and one or more of the sequence control circuits are configured to detect the state of the response signal that guarantees each time, One or more of the plurality of sequence control circuits are configured to advance sequence control regardless of the state of the response signal generated by the function execution circuit after detecting the end of operation of the function execution circuit.
【０００７】[0007]
【作用】第１の発明によれば、以上のように転送制御回
路を構成したので、データを能動的に読出して非同期バ
スを介して転送する制御を行う転送制御回路において、
機能実行回路は記憶部或いは非同期バスに対して制御信
号を送出し、その制御信号によって読出しに対する制御
動作が行われる。機能実行回路は制御信号を送出すると
共に、各制御動作の終了に伴う応答信号をそれぞれ出力
する。順序制御回路は、各制御動作の終了に伴う応答信
号の状態をそれぞれ検出し、機能実行回路を選択して読
出しに対する制御動作の順序制御を行うと共に、順序制
御の終了に伴う応答信号をそれぞれ出力する。これらの
読出しに対する一連の制御動作がループ制御手段によっ
て循環して実行される。また、ループ回数制御手段が、
その一連の制御動作の繰り返し回数を制御する。ここ
で、機能実行回路の内の１つ以上は遅延要素を有し、前
記記憶部を参照するための時間を保証した応答信号とル
ープ回数制御手段におけるカウント動作を保証した応答
信号を発生する。順序制御回路は、所要時間の異なる独
立した応答信号を待ち合わせる。また、複数の順序制御
回路の内の１つ以上は時間を保証した制御動作の終了に
伴う応答信号の状態を検出して動作を確実なものにし、
複数の順序制御回路は前記機能実行回路の動作終了を検
出した後、機能実行回路が発生する応答信号の状態に関
わらず順序制御を進める。According to the first aspect of the invention, since the transfer control circuit is configured as described above, in the transfer control circuit for controlling the active reading of data and the transfer via the asynchronous bus,
The function execution circuit sends a control signal to the storage unit or the asynchronous bus, and the control operation for reading is performed by the control signal. The function execution circuit sends a control signal and outputs a response signal upon completion of each control operation. The sequence control circuit detects the state of the response signal associated with the end of each control operation, selects the function execution circuit to perform the sequence control of the control operation for reading, and outputs the response signal associated with the end of the sequence control. To do. A series of control operations for these readings are cyclically executed by the loop control means. In addition, the loop number control means,
The number of repetitions of the series of control operations is controlled. Here, at least one of the function execution circuits has a delay element, and generates a response signal that guarantees the time for referring to the storage unit and a response signal that guarantees the count operation in the loop number control means. The sequence control circuit waits for independent response signals having different required times. Further, one or more of the plurality of sequential control circuits ensure the operation by detecting the state of the response signal accompanying the end of the time-guaranteed control operation.
After detecting the end of the operation of the function execution circuit, the plurality of order control circuits advance the order control regardless of the state of the response signal generated by the function execution circuit.
【０００８】第２の発明によれば、非同期バスを介して
データを記憶部に能動的に書込む制御を行う転送制御回
路において、機能実行回路が記憶部或いは非同期バスに
対して制御信号を送出し、書込みに対する制御動作をそ
れぞれ行うと共に、各制御動作の終了に伴う応答信号を
それぞれ出力する。順序制御回路は、各制御動作の終了
に伴う応答信号の状態をそれぞれ検出し、機能実行回路
を選択して書込みに対する制御動作の順序制御を行うと
共に順序制御の終了に伴う応答信号をそれぞれ出力す
る。これらの書込みに対する一連の制御動作がループ制
御手段によって循環して実行される。また、ループ回数
制御手段が、その一連の制御動作の繰り返し回数を制御
する。ここで、機能実行回路の内の１つ以上は遅延要素
を有し、記憶部を参照するための時間を保証した応答信
号とループ回数制御手段におけるカウント動作を保証し
た応答信号を発生する。順序制御回路は、所要時間の異
なる独立した各応答信号を待ち合わせる構成とし、複数
の順序制御回路の内の１つ以上は時間を保証した制御動
作の終了に伴う応答信号の状態を検出し、該複数の順序
制御回路の内の１つ以上は機能実行回路の動作終了を検
出し、機能実行回路が発生する応答信号の状態に関わら
ず順序制御を進める。従って、前記課題を解決できるの
である。According to the second aspect of the invention, in the transfer control circuit for controlling the active writing of data to the storage unit via the asynchronous bus, the function execution circuit sends the control signal to the storage unit or the asynchronous bus. Then, each control operation for writing is performed, and a response signal is output when each control operation is completed. The sequence control circuit detects the state of the response signal associated with the end of each control operation, selects a function execution circuit to perform sequence control of the control operation for writing, and outputs each response signal associated with the end of the sequence control. . A series of control operations for these writings are cyclically executed by the loop control means. Further, the loop number control means controls the number of repetitions of the series of control operations. Here, at least one of the function execution circuits has a delay element, and generates a response signal that guarantees the time for referring to the storage unit and a response signal that guarantees the count operation in the loop number control means. The sequence control circuit is configured to wait for each independent response signal having a different required time, and one or more of the plurality of sequence control circuits detect the state of the response signal accompanying the end of the time-guaranteed control operation, One or more of the plurality of sequence control circuits detect the end of the operation of the function execution circuit and advance the sequence control regardless of the state of the response signal generated by the function execution circuit. Therefore, the above problem can be solved.
【０００９】[0009]
【実施例】図２は、コンピュータシステムを示す図であ
る。このコンピュータシステムでは、非同期式バス１を
介して接続されたマスタ側の情報処理装置２とスレーブ
側の情報処理装置３を備えている。情報処理装置２はＣ
ＰＵ４を有し、このＣＰＵ４がＤＭＡ装置（ＤＭＡ）５
及び記憶部であるメモリ６に接続されている。ＤＭＡ装
置５及びメモリ６が、非同期式バス１に接続されてい
る。同様に、情報処理装置３はＣＰＵ７を有し、このＣ
ＰＵ７がＤＭＡ装置（ＤＭＡ）８及びメモリ９に接続さ
れている。ＤＭＡ装置８及びメモリ９が、非同期式バス
１に接続されている。ＤＭＡ装置５は、メモリ６と情報
処理装置３との転送を能動的に制御する機能を備えてい
る。図３は、図２中のＤＭＡ装置の概略を説明する図で
ある。図２におけるＤＭＡ装置５は本発明の転送制御回
路を応用可能なマスタ側の装置であり、状態制御部１０
０とアドレス制御部２００とデータ制御部３００とを備
えている。状態制御部１００の出力側はメモリ６に接続
され、アドレス制御部２００はメモリ６と非同期式バス
１に接続されている。データ制御部３００は、メモリ６
と非同期式バス１に接続されている。ＤＭＡ装置５は、
アイドル・フェーズとアドレス・フェーズとデータフェ
ーズの３つの状態があり、状態制御部１００がこれらの
状態の遷移を制御する機能を果たし、かつメモリ６に対
して読出し或いは書込みを示す方向制御信号を与える機
能を有している。アドレス制御部２００はアドレスの転
送に関わるハンドシェーク・プロトコルに従ってバス制
御信号の状態を順次定めて、非同期式バス１を介してア
ドレスを転送するものである。また、アドレス制御部２
００は、メモリ６に対する記憶位置を示す選択信号を送
出する機能を有している。データ制御部３００はデータ
転送に関わるハンドシェーク・プロトコルに従ってバス
制御信号の状態を順次定めてバス１に送出すると共に、
メモリ６の交流特性に合わせて、メモリ制御信号を順次
定めて非同期式バスを介してメモリ６のデータを転送す
る機能を有している。本発明の転送制御回路は、予め定
めた順序に基づいて転送に対する制御を行う機能を有し
ているので、状態制御部１００、アドレス制御部２００
或いはデータ制御部３００のいずれにも適用可能であ
る。FIG. 2 is a diagram showing a computer system. This computer system includes an information processing device 2 on the master side and an information processing device 3 on the slave side, which are connected via an asynchronous bus 1. The information processing device 2 is C
It has a PU 4, and this CPU 4 is a DMA device (DMA) 5
And a memory 6, which is a storage unit. The DMA device 5 and the memory 6 are connected to the asynchronous bus 1. Similarly, the information processing device 3 has a CPU 7 and
The PU 7 is connected to the DMA device (DMA) 8 and the memory 9. The DMA device 8 and the memory 9 are connected to the asynchronous bus 1. The DMA device 5 has a function of actively controlling transfer between the memory 6 and the information processing device 3. FIG. 3 is a diagram for explaining the outline of the DMA device in FIG. The DMA device 5 in FIG. 2 is a device on the master side to which the transfer control circuit of the present invention can be applied.
0, an address control unit 200, and a data control unit 300. The output side of the state control unit 100 is connected to the memory 6, and the address control unit 200 is connected to the memory 6 and the asynchronous bus 1. The data control unit 300 includes the memory 6
Is connected to the asynchronous bus 1. The DMA device 5 is
There are three states of an idle phase, an address phase and a data phase, and the state control unit 100 has a function of controlling transition of these states and gives a direction control signal indicating read or write to the memory 6. It has a function. The address control unit 200 sequentially determines the states of bus control signals according to a handshake protocol related to address transfer, and transfers the addresses via the asynchronous bus 1. Also, the address control unit 2
00 has a function of transmitting a selection signal indicating a storage position for the memory 6. The data control unit 300 sequentially determines the states of the bus control signals according to the handshake protocol related to the data transfer and sends them to the bus 1.
It has a function of sequentially determining a memory control signal in accordance with the AC characteristics of the memory 6 and transferring the data of the memory 6 via the asynchronous bus. Since the transfer control circuit of the present invention has a function of controlling the transfer based on a predetermined order, the state control unit 100 and the address control unit 200.
Alternatively, it can be applied to any of the data control units 300.
【００１０】第１の実施例 図１は、本発明の第１の実施例の転送制御回路を示す図
である。本実施例の転送制御回路は、図３のデータ制御
部３００を構成し、この転送制御回路は出力制御回路を
設けている。このデータ制御部３００は、メモリ６から
データを読出して非同期にバス１に直接出力する制御を
予め定めた回数実行する部であり、必要に応じて設けら
れ非同期式バス１に接続されたレシーバ３１０とドライ
バ３２０とを有している。レシーバ３１０とドライバ３
２０の間に出力制御回路３３０が接続されている。出力
制御回路３３０には、状態制御部１００から出力開始要
求信号MORQが与えられ、出力制御回路３３０からは状態
制御部１００に対して出力終了応答信号MOAKを送出する
構成である。また、出力制御回路３３０は読出しストロ
ーブ信号MRSTB と出力データ有効信号MORDY とを送出す
る機能を有し、それらの信号MRSTB，MORDY を入力する
ドライバ３２０は、信号MRSTB に対応するストローブ信
号STB を例えばＦＩＦＯ（First in First out) 型のメ
モリ６に供給し、信号MORDYに対応するデータ転送許諾
信号DRDYを非同期式バス１を介して他の情報処理装置３
に供給する構成である。また、データ転送応答信号DACK
が情報処理装置３から非同期式バス１を介してレシーバ
３１０に与えられると、レシーバ３１０は信号DACKに対
応するデータ出力応答信号MOACK を出力制御回路３３０
に与える構成である。図４は、図１の出力制御回路を示
す構成ブロック図である。出力制御回路３３０には、ル
ープ回数制御手段３４０とループ制御手段３５０と２個
の機能実行回路（以下、ＦＥ回路という）３６０，３７
０とが設けられている。状態制御部１００がループ回数
制御手段３４０へ信号MORQを与え、そのループ回数制御
手段３４０が信号MOAKを状態制御部１００へ送出する。
また、ループ回数制御手段３４０は、出力制御回路３３
０の内部の出力開始要求信号MORQIをループ制御手段３
５０へ供給する構成である。ループ制御手段３５０は、
ループの先頭信号MORET と計数用パルス信号MOPLS をル
ープ回数制御手段３４０へ供給する構成である。ＦＥ回
路３６０，３７０はループ制御手段３５０に制御され、
ＦＥ回路３６０が信号MRSTB をドライバ３２０に送出
し、ＦＥ回路３７０が信号MORDY をドライバ３２０に送
出する構成となっている。First Embodiment FIG. 1 is a diagram showing a transfer control circuit according to a first embodiment of the present invention. The transfer control circuit of this embodiment constitutes the data control unit 300 of FIG. 3, and this transfer control circuit is provided with an output control circuit. The data control unit 300 is a unit that executes control of reading data from the memory 6 and asynchronously directly outputting it to the bus 1 a predetermined number of times, and is provided as needed and is provided with a receiver 310 connected to the asynchronous bus 1. And a driver 320. Receiver 310 and driver 3
The output control circuit 330 is connected between 20. The output control circuit 330 is provided with an output start request signal MORQ from the state control unit 100, and the output control circuit 330 sends an output end response signal MOAK to the state control unit 100. Further, the output control circuit 330 has a function of transmitting the read strobe signal MRSTB and the output data valid signal MORDY, and the driver 320 which inputs these signals MRSTB and MORDY outputs the strobe signal STB corresponding to the signal MRSTB to, for example, the FIFO. The data transfer permission signal DRDY corresponding to the signal MORDY is supplied to the (First in First out) type memory 6 and the other information processing device 3 via the asynchronous bus 1.
It is a configuration for supplying to. In addition, the data transfer response signal DACK
Is given from the information processing device 3 to the receiver 310 via the asynchronous bus 1, the receiver 310 outputs the data output response signal MOACK corresponding to the signal DACK to the output control circuit 330.
It is a configuration given to. FIG. 4 is a configuration block diagram showing the output control circuit of FIG. The output control circuit 330 includes a loop number control means 340, a loop control means 350, and two function execution circuits (hereinafter referred to as FE circuits) 360 and 37.
0 and are provided. The state control unit 100 gives the signal MORQ to the loop number control unit 340, and the loop number control unit 340 sends the signal MOAK to the state control unit 100.
Further, the loop number control means 340 includes the output control circuit 33.
The output start request signal MORQI inside 0 is set to the loop control means 3
It is a structure to supply to 50. The loop control means 350 is
The loop head signal MORET and the counting pulse signal MOPLS are supplied to the loop number control means 340. The FE circuits 360 and 370 are controlled by the loop control means 350,
The FE circuit 360 sends the signal MRSTB to the driver 320, and the FE circuit 370 sends the signal MORDY to the driver 320.
【００１１】図５は図４中のループ回数制御手段の構成
を示すブロック図である。ループ回数制御手段３４０
は、入力端子Ｃからの信号MOPLS を計数するカウンタ３
４１と２個の２入力ＡＮＤゲート３４２，３４３とイン
バータ３４４を備えている。ＡＮＤゲート３４２には、
信号MORET と出力線Ｓ３４１を介したカウンタ３４１の
出力が入力され、このＡＮＤゲート３４２は出力線Ｓ３
４２を介して信号MOAKを状態制御部１００へ送出する接
続である。また、ＡＮＤゲート３４３には、信号MORQと
インバータ３４４を介したカウンタ３４１の出力とが入
力され、ＡＮＤゲート３４３は出力線Ｓ３４３を介して
信号MORQI を出力する構成である。図６は、図４中のル
ープ制御手段とＦＥ回路を示す構成ブロック図である。
ループ制御手段３５０は、信号MORQI を一方の入力とす
る２入力のＡＮＤゲート３５１と、そのＡＮＤゲート３
５１の出力側に設けられた４段の順序制御回路（以下、
ＳＣ回路という）３５２〜３５５と、２個のインバータ
３５６，３５７とを、備えている。ＳＣ回路３５２には
４個の入力端子fki0，fki1，sqi ，ski と、３個の出力
端子sqo ，sko ，fqo とが備えられ、その入力端子sqi
にはＡＮＤゲート３５１の出力線Ｓ３５１が接続されて
いる。ＳＣ回路３５３には３個の入力端子fki ，sqi ，
ski と、３個の出力端子sqo ，sko ，fqo とが備えら
れ、その入力端子sqiにはＳＣ回路３５２の出力端子sqo
からの出力線Ｓ３５２ａが接続されている。ＳＣ回路
３５４には３個の入力端子fki ，sqi ，ski と、３個の
出力端子sqo ，sko ，fqo とが備えられ、その入力端子
sqi にはＳＣ回路３５３の出力端子sqoからの出力線Ｓ
３５３ａが接続されている。ＳＣ回路３５５には複数の
入力端子fki ，sqi ，ski0〜ski2と、出力端子sqo ，sk
o とが備えられ、その入力端子sqi にはＳＣ回路３５４
の出力端子sqo からの出力線Ｓ３５４ａが接続されてい
る。また、ＳＣ回路３５５の各入力端子ski0〜ski2に
は、各ＳＣ回路３５４〜３５２の出力端子sko からの出
力線Ｓ３５４ｂ〜Ｓ３５２ｂがそれぞれ接続され、ＳＣ
回路３５５の出力端子sqo からの出力線Ｓ３５５ａ上に
は信号MORET が示される構成であり、その線Ｓ３５５ａ
はＡＮＤゲート３５１の他方の入力端子に接続されてい
る。ＳＣ回路３５２の入力端子ski には出力線Ｓ３５３
ｂが接続され、ＳＣ回路３５３の入力端子ski には出力
線Ｓ３５４ｂが接続されている。また、ＳＣ回路Ｓ３５
４の入力端子ski にはＳＣ回路３５５の出力端子sko か
らの出力線Ｓ３５５ｂが接続されている。また、ＳＣ回
路３５２の出力端子fqo からの出力線Ｓ３５２ｃには信
号MOPLS が示される構成である。FIG. 5 is a block diagram showing the configuration of the loop number control means in FIG. Loop count control means 340
Is a counter 3 for counting the signal MOPLS from the input terminal C
41 and two 2-input AND gates 342 and 343 and an inverter 344. The AND gate 342 has
The signal MORET and the output of the counter 341 via the output line S341 are input, and the AND gate 342 outputs the output line S3.
A connection for sending the signal MOAK to the state control unit 100 via 42. The AND gate 343 receives the signal MORQ and the output of the counter 341 via the inverter 344, and the AND gate 343 outputs the signal MORQI via the output line S343. FIG. 6 is a configuration block diagram showing the loop control means and the FE circuit in FIG.
The loop control means 350 includes a 2-input AND gate 351 having the signal MORQI as one input, and an AND gate 3 thereof.
A four-stage sequence control circuit provided on the output side of 51 (hereinafter,
352 to 355 (referred to as SC circuit) and two inverters 356 and 357. The SC circuit 352 is provided with four input terminals fki0, fki1, sqi, and ski and three output terminals sqo, sko, and fqo. The input terminals sqi
Is connected to the output line S351 of the AND gate 351. The SC circuit 353 has three input terminals fki, sqi,
The ski and three output terminals sqo, sko, and fqo are provided, and the input terminal sqi thereof is the output terminal sqo of the SC circuit 352.
Is connected to the output line S352a. The SC circuit 354 is provided with three input terminals fki, sqi, and ski and three output terminals sqo, sko, and fqo.
The output line S from the output terminal sqo of the SC circuit 353 is connected to sqi.
353a is connected. The SC circuit 355 has a plurality of input terminals fki, sqi, ski0 to ski2 and output terminals sqo, sk.
o and are provided, and the SC circuit 354 is provided at the input terminal sqi.
Is connected to the output line S354a from the output terminal sqo. Further, output lines S354b to S352b from the output terminals sko of the SC circuits 354 to 352 are connected to the input terminals ski0 to ski2 of the SC circuit 355, respectively, and SC
The signal MORET is shown on the output line S355a from the output terminal sqo of the circuit 355.
Is connected to the other input terminal of the AND gate 351. The output line S353 is connected to the input terminal ski of the SC circuit 352.
b is connected, and the output line S354b is connected to the input terminal ski of the SC circuit 353. In addition, the SC circuit S35
The output line S355b from the output terminal sko of the SC circuit 355 is connected to the input terminal ski of No. 4. The signal MOPLS is shown on the output line S352c from the output terminal fqo of the SC circuit 352.
【００１２】ＦＥ回路３６０は２個の入力端子fqi0，fq
i1と３個の出力端子out ，fko0，fko1とを備え、その入
力端子fqi0にはＡＮＤゲート３５１の出力線Ｓ３５１が
接続されている。ＦＥ回路３６０の入力端子fqi1にはＳ
Ｃ回路３５４の出力端子fqoからの出力線Ｓ３５４ｃが
接続され、ＦＥ回路３６０は出力端子out から線Ｓ３６
０ａを介して信号MRSTB を送出する機能を有している。
また、ＦＥ回路３６０の出力端子fko0に接続された出力
線Ｓ３６０ｂは、ＳＣ回路３５２の入力端子fki0に接続
されると共に、インバータ３５６を介してＳＣ回路３５
３の入力端子fki に接続されている。ＦＥ回路３６０の
出力端子fko1に接続された出力線Ｓ３６０ｃは、インバ
ータ３５７を介してＳＣ回路３５２の入力端子fki1に接
続されると共に、ＳＣ回路３５５の入力端子fki に接続
されている。ＦＥ回路３７０は入力端子in，fqi と出力
端子out ，fko を有し、その入力端子inから信号MOACK
を入力すると共に出力端子out から信号MORDY を送出す
機能を有している。ＦＥ回路３７０における入力端子fq
i にはＳＣ回路３５３の出力端子fqo からの出力線Ｓ３
５３ｃが接続され、ＦＥ回路３７０の出力端子fko から
の出力線Ｓ３７０ｂは、ＳＣ回路３５４の入力端子fki
に接続されている。The FE circuit 360 has two input terminals fqi0 and fqi.
i1 and three output terminals out, fko0, fko1 are provided, and the output line S351 of the AND gate 351 is connected to its input terminal fqi0. S is connected to the input terminal fqi1 of the FE circuit 360.
The output line S354c from the output terminal fqo of the C circuit 354 is connected, and the FE circuit 360 is connected from the output terminal out to the line S36.
It has a function of transmitting the signal MRSTB via 0a.
Further, the output line S360b connected to the output terminal fko0 of the FE circuit 360 is connected to the input terminal fki0 of the SC circuit 352 and the SC circuit 35 via the inverter 356.
3 is connected to the input terminal fki. The output line S360c connected to the output terminal fko1 of the FE circuit 360 is connected to the input terminal fki1 of the SC circuit 352 via the inverter 357 and also to the input terminal fki of the SC circuit 355. The FE circuit 370 has input terminals in and fqi and output terminals out and fko, and a signal MOACK is output from the input terminal in.
And has the function of sending out the signal MORDY from the output terminal out. Input terminal fq in FE circuit 370
i is the output line S3 from the output terminal fqo of the SC circuit 353.
53c is connected, and the output line S370b from the output terminal fko of the FE circuit 370 is connected to the input terminal fki of the SC circuit 354.
It is connected to the.
【００１３】ＡＮＤゲート３５１と各インバータ３５
６，３５７とＳＣ回路３５２〜３５５とは、ＦＥ回路３
６０及び３７０の備える機能を逐次実行する制御を進
め、この一連の制御動作を循環して実行するするもので
ある。図７は、図６中のＳＣ回路の構成を説明する図で
ある。ＳＣ回路としては、順序制御のための開始要求が
それぞれ与えられる１つ以上の入力端子sqi （または、
sqi0，sqi1…）及び終了応答の与えられる１つ以上の入
力端子ski （または、ski0，ski1…）と、開始要求を示
す１つ以上の出力端子sqo （または、sqo0，sqo1…）
と、終了応答を示す１つ以上の出力端子sko （または、
sko0，sko1…）とを、備えるものである。また、各ＳＣ
回路には、制御する機能数つまりプロトコルに応じて、
終了応答が与えられる入力端子fki （またはfki0，fki1
…）と開始要求を示す出力端子fqo （またはfqo0，fqo1
…）を設けている。AND gate 351 and each inverter 35
6, 357 and the SC circuits 352-355 are the FE circuit 3
The control for sequentially executing the functions of 60 and 370 is advanced, and this series of control operations is cyclically executed. FIG. 7 is a diagram for explaining the configuration of the SC circuit in FIG. As the SC circuit, one or more input terminals sqi (or
sqi0, sqi1 ...) and one or more input terminals ski (or ski0, ski1 ...) to which end response is given, and one or more output terminals sqo (or sqo0, sqo1 ...) indicating start request
And one or more output terminals sko (or
sko0, sko1 ...). Also, each SC
Depending on the number of functions to control, that is, the protocol,
Input terminal fki (or fki0, fki1) to which end response is given
…) And the output terminal fqo (or fqo0, fqo1) that indicates the start request
…) Are provided.
【００１４】図６中の各ＳＣ回路３５２〜３５４におい
ては、機能制御のための終了応答が与えられる入力端子
fki （またはfki0，fki1）と開始要求を示す出力端子fq
o （またはfqo0，fqo1）の数が異なるだけであるので、
ここではＳＣ回路３５２を、例にとって構成例を説明す
る。ＳＣ回路３５２は、ＡＮＤゲート３５２−１とＮＯ
Ｒゲート３５２−２とラッチ３５２−３を有している。
ＡＮＤゲート３５２−１の入力側には、入力端子fki0，
fki1，sqi が接続され、ＡＮＤゲート３５２−１の出力
側はＮＯＲゲート３５２−２の入力側とラッチ３５２−
３のセット端子Ｓに接続されている。ラッチ３５２−３
のリセット端子Ｒには入力端子ski が接続され、ラッチ
の正相出力端子Ｑ及び逆相出力端子Ｑ／は、出力端子sk
o とＮＯＲゲート３５２−２の入力側にそれぞれ接続さ
れている。ＮＯＲゲート３５２−２の出力側が出力端子
sqo とfqo に接続されている。ＳＣ回路３５５はＡＮＤ
ゲート３５５−１とＮＯＲゲート３５５−２を備えてい
る。ＡＮＤゲート３５５−１の入力側には入力端子fki
，sqi が接続され、ＡＮＤゲート３５５−１の出力側
は、入力端子ski0，ski1，ski2と共にＮＯＲゲート３５
５−２の入力側に接続されている。また、ＡＮＤゲート
３５５−１の出力側は出力端子sko にも接続され、ＮＯ
Ｒゲート３５５−２の出力側が出力端子sqo に接続され
ている。図８は、図６中のＦＥ回路の構成を説明する図
である。ＦＥ回路は、機能実行のための開始要求が与え
られる１つ以上の入力端子fqi（またはfqi1，fqi1…）
と、終了応答を示す１つ以上の出力端子fko （またはfk
o0，fko1…）を備えている。また、ＦＥ回路は実行する
機能に応じた入力端子in（またはin0 ，in1 …）と出力
out （またはout0，out1…）を設けている。In each of the SC circuits 352 to 354 in FIG. 6, an input terminal to which an end response for function control is given.
fki (or fki0, fki1) and output terminal fq indicating start request
Only the number of o (or fqo0, fqo1) is different, so
Here, a configuration example will be described taking the SC circuit 352 as an example. The SC circuit 352 includes an AND gate 352-1 and NO.
It has an R gate 352-2 and a latch 352-3.
On the input side of the AND gate 352-1, the input terminals fki0,
fki1 and sqi are connected, and the output side of the AND gate 352-1 is connected to the input side of the NOR gate 352-2 and the latch 352-.
3 is connected to the set terminal S. Latch 352-3
The reset terminal R of the latch is connected to the input terminal ski, and the positive-phase output terminal Q and the negative-phase output terminal Q / of the latch are connected to the output terminal sk.
and the input side of the NOR gate 352-2. The output side of the NOR gate 352-2 is an output terminal
Connected to sqo and fqo. SC circuit 355 is AND
The gate 355-1 and the NOR gate 355-2 are provided. An input terminal fki is provided on the input side of the AND gate 355-1.
, Sqi are connected, and the output side of the AND gate 355-1 is connected to the NOR gate 35 together with the input terminals ski0, ski1 and ski2.
It is connected to the input side of 5-2. The output side of the AND gate 355-1 is also connected to the output terminal sko, and NO
The output side of the R gate 355-2 is connected to the output terminal sqo. FIG. 8 is a diagram illustrating a configuration of the FE circuit in FIG. The FE circuit has one or more input terminals fqi (or fqi1, fqi1 ...) To which a start request for function execution is given.
And one or more output terminals fko (or fk
o0, fko1 ...). In addition, the FE circuit outputs the input terminal in (or in0, in1 ...) According to the function to be executed
out (or out0, out1 ...) is provided.
【００１５】図６中のＦＥ回路３６０は図８のように、
ラッチ３６０−１と遅延要素３６０−２，３６０−３と
を備えている。ラッチ３６０−１のセット端子Ｓが入力
端子fqi0に、リセット端子Ｒが入力端子fqi1にそれぞれ
接続され、出力端子Ｑが端子out に接続されている。ま
た、例えば、遅延線で構成された各遅延要素３６０−
２，３６０−３の入力側は入力端子fqi0，fqi1にそれぞ
れ接続され、出力側は出力端子fko0，fko1に接続されて
いる。ここで、各遅延要素３６０−２，３６０−３は、
遅延線でなくても他の要素の、例えば記憶素子を用いた
論理で構成してもよい。ＦＥ回路３７０では、入力端子
inが出力端子fko に直接接続され、入力端子fqi が出力
端子out に直接接続されている。図９は、図１の動作を
説明するタイムチャートであり、この図を参照しつつ図
１の転送制御回路の動作を説明する。出力制御回路３３
０に備えられた全てのラッチのＱ端子がネゲート、Ｑ／
端子がアサートの定常状態にあるものとし、ループ回数
制御手段３４０中のカウンタ３４１の出力端子Ｑもネゲ
ートの定常状態にあるものとする。また、受動的にデー
タを送出し、受動的にハンドシェークプロトコルを実行
するスレーブ側の情報処理装置３が、非同期式バス１上
に任意の構成で存在することを想定する。状態制御回路
１００が「データ・フェーズの開始」を要求するために
アサート状態の信号MORQをループ回数制御手段３４０中
のＡＮＤゲート３４３に与えたとする。ここで、ループ
回数制御手段３４０における動作を説明する。カウンタ
３４１のＣ端子にはそのカウンタ３４１の内容を１つず
つ増加（あるいは減少）するために信号MOPLS が与えら
れる。カウンタ３４１は信号MOPLS を計数することによ
り、予め定められた回数を検出する。予め定められた回
数を検出した場合、カウンタ３４１は出力線Ｓ３４１を
アサート状態にする。ここでは、予め定められた回数を
例えば２とし、カウンタ３４１を２ビットのバイナリ・
アップカウンタとしている。そして、カウンタ３４１の
出力が、カウンタ３４１のカウント値の最上位ビットと
する。ＳＣ回路３５２の出力端子fqo からの信号MOPLS
はカウンタ３４１のカウント内容を１つずつ増加させる
ためのインクリメント信号としてＣ端子に入力される。The FE circuit 360 shown in FIG. 6 is as shown in FIG.
It includes a latch 360-1 and delay elements 360-2, 360-3. The set terminal S of the latch 360-1 is connected to the input terminal fqi0, the reset terminal R is connected to the input terminal fqi1, and the output terminal Q is connected to the terminal out. Also, for example, each delay element 360-which is composed of a delay line
The input sides of 2, 360-3 are connected to the input terminals fqi0 and fqi1, respectively, and the output sides are connected to the output terminals fko0 and fko1. Here, the delay elements 360-2 and 360-3 are
Instead of the delay line, another element, for example, a logic using a memory element may be used. In the FE circuit 370, the input terminal
in is directly connected to the output terminal fko, and the input terminal fqi is directly connected to the output terminal out. FIG. 9 is a time chart for explaining the operation of FIG. 1. The operation of the transfer control circuit of FIG. 1 will be described with reference to this figure. Output control circuit 33
The Q terminals of all latches provided in 0 are negated, and Q /
It is assumed that the terminal is in the asserted steady state, and the output terminal Q of the counter 341 in the loop number control means 340 is also in the negated steady state. Further, it is assumed that the slave side information processing device 3 that passively sends data and passively executes the handshake protocol exists on the asynchronous bus 1 in an arbitrary configuration. It is assumed that the state control circuit 100 gives the signal MORQ in the asserted state to the AND gate 343 in the loop number control means 340 in order to request "start of data phase". Here, the operation of the loop number control means 340 will be described. The signal MOPLS is applied to the C terminal of the counter 341 to increase (or decrease) the contents of the counter 341 one by one. The counter 341 detects a predetermined number of times by counting the signal MOPLS. When detecting the predetermined number of times, the counter 341 puts the output line S341 into the asserted state. Here, the predetermined number of times is set to 2, for example, and the counter 341 is set to a 2-bit binary
Up counter. The output of the counter 341 is the most significant bit of the count value of the counter 341. Signal MOPLS from output terminal fqo of SC circuit 352
Is input to the C terminal as an increment signal for incrementing the count content of the counter 341 one by one.
【００１６】カウンタ３４１の出力線Ｓ３４１が定常状
態のネゲート状態となっているので、信号MORQがアサー
ト状態になると、ＡＮＤゲート３４３の出力線Ｓ３４
３、即ち、信号MORQI がアサート状態になり、ループ制
御手段３５０に対して制御の開始が要求されたことな
る。ループ制御手段３５０では、一連の制御動作を循環
して行うが、その循環する度に出力線Ｓ３５２ｃをアサ
ート状態にする。ループ制御手段３５０は制御動作が循
環する度にカウンタ３４１のカウント動作のために必要
なパルス幅を保証したインクリメント信号をカウンタ３
４１に与える。カウンタ３４１は、信号MOPLS が２回目
にアサート状態となるのを検出すると線Ｓ３４１をアサ
ート状態にする。線Ｓ３４１がアサート状態となるとＡ
ＮＤゲート３４２の出力である信号MORQI がネゲート状
態となって、ルート制御手段３５０に対して制御の終了
が要求されたことになる。この場合、ループ制御手段３
５０は一連の制御動作を繰り返さない。また、ループ制
御手段３５０は一連の制御動作が１回終了するごとに、
つまりループの先頭毎に線Ｓ３５５ａ上の信号MORET を
アサート状態とする。ループ回数制御手段３４０では、
線Ｓ３４１と線Ｓ３５４上の信号MORET とがアサート状
態になると、「データ・フェーズの終了」を応答するた
めに、信号MOAKをアサート状態にする。信号MOAKがアサ
ート状態になると状態制御部１００は信号MORQをネゲー
ト状態にする。Since the output line S341 of the counter 341 is in the steady negate state, when the signal MORQ is asserted, the output line S34 of the AND gate 343 is output.
3, that is, the signal MORQI is in the asserted state, which means that the loop control means 350 is requested to start the control. The loop control means 350 circulates a series of control operations, and sets the output line S352c to the asserted state each time it circulates. The loop control means 350 outputs an increment signal that guarantees a pulse width necessary for the counting operation of the counter 341 every time the control operation circulates.
Give to 41. When the counter 341 detects that the signal MOPLS is in the asserted state for the second time, it sets the line S341 to the asserted state. A when line S341 is asserted
The signal MORQI, which is the output of the ND gate 342, becomes a negated state, which means that the route control means 350 is requested to end the control. In this case, the loop control means 3
50 does not repeat a series of control operations. Further, the loop control means 350, when a series of control operations is completed once,
That is, the signal MORET on the line S355a is asserted at each head of the loop. In the loop number control means 340,
When the signal MORET on lines S341 and S354 is asserted, signal MOAK is asserted to respond "end of data phase". When the signal MOAK is asserted, the state control unit 100 negates the signal MORQ.
【００１７】次に、ループ制御手段３５０及びＦＥ回路
３６０，３７０による制御動作を説明する。ＡＮＤゲー
ト３５１に入力される信号MORQI がアサート状態となる
と、線Ｓ３５５ａが定常状態のアサート状態であるの
で、ＡＮＤゲート３５１の出力線Ｓ３５１がアサート状
態になり、ＳＣ回路３５２に対する順序制御の開始と、
ＦＥ回路３６０に対する機能実行の開始が要求されたこ
とになる。線Ｓ３５１がアサート状態になると、ＦＥ回
路３６０は線Ｓ３６０ａをアサート状態にし、メモリ６
に対する読出しに対応した参照動作を開始する。また、
ＦＥ回路３６０は遅延要素３６０−２によって定まる時
間の経過後に、線Ｓ３６０ｂをアサート状態にする。線
Ｓ３６０ｂの状態遷移はメモリ６の参照に必要な交流特
性の１つであるアクセスタイムを保証するものとなる。
ＳＣ回路３５２は線Ｓ３５１がアサート状態となって
も、線Ｓ３６０ｂのアサート状態と、線Ｓ３６０ｃのネ
ゲート状態を共に検出するまで、次の動作の実行を待ち
合わせる。ＳＣ回路３５２は、線Ｓ３５１，Ｓ３６０
ｂ，Ｓ３６０ｃの各条件が揃うと、線Ｓ３５２ｂをアサ
ート状態として、順序制御の終了をＳＣ回路３５５へ応
答する。線Ｓ３５２ｂがアサート状態となると、ＳＣ回
路３５５の出力端子sqo の状態がネゲート状態とされ、
これにより線Ｓ３５１がネゲート状態となる。線Ｓ３５
１がネゲート状態となると、直ちにＳＣ回路３５２は線
Ｓ３５２ａ，Ｓ３５２ｃをアサート状態する。これによ
り、ＳＣ回路３５３に対して次の順序制御の開始とルー
プ回数制御手段３４０に対するカウント動作の開始を要
求する。また、線Ｓ３５１がネゲート状態になると、Ｆ
Ｅ回路３６０は定めた時間経過後に、線Ｓ３６０ｂをネ
ゲート状態にする。この時点で、メモリ６の読出しに必
要なアクセスタイムが保証され、ループ回数制御手段３
４０のカウント動作に必要なパルス幅も保証され、メモ
リ６から読み出されたデータが非同期式バス１上で確定
状態となる。Next, the control operation by the loop control means 350 and the FE circuits 360 and 370 will be described. When the signal MORQI input to the AND gate 351 is in the asserted state, the line S355a is in the asserted state in the steady state. Therefore, the output line S351 of the AND gate 351 is in the asserted state, and the sequence control for the SC circuit 352 is started.
It means that the FE circuit 360 is requested to start the function execution. When the line S351 becomes the asserted state, the FE circuit 360 sets the line S360a in the asserted state and the memory 6
The reference operation corresponding to the read for is started. Also,
The FE circuit 360 puts the line S360b into the asserted state after the elapse of the time determined by the delay element 360-2. The state transition of the line S360b guarantees the access time, which is one of the AC characteristics required for referring to the memory 6.
Even if the line S351 is asserted, the SC circuit 352 waits for the next operation to be executed until both the asserted state of the line S360b and the negated state of the line S360c are detected. The SC circuit 352 has lines S351 and S360.
When the conditions of b and S360c are met, the line S352b is asserted, and the SC circuit 355 is notified of the end of the sequence control. When the line S352b is asserted, the output terminal sqo of the SC circuit 355 is negated,
As a result, the line S351 is negated. Line S35
As soon as 1 becomes the negated state, the SC circuit 352 asserts the lines S352a and S352c. As a result, the SC circuit 353 is requested to start the next sequential control and the loop number control means 340 to start the counting operation. When the line S351 is negated, F
The E circuit 360 negates the line S360b after a lapse of a predetermined time. At this point, the access time required for reading the memory 6 is guaranteed, and the loop number control means 3
The pulse width required for the counting operation of 40 is also guaranteed, and the data read from the memory 6 becomes a definite state on the asynchronous bus 1.
【００１８】ＳＣ回路３５３は線Ｓ３５２ａがアサート
状態になっても、線Ｓ３６０ｂのネゲート状態を検出す
るまで、次の動作を待ち合わせる。この条件が揃うとＳ
Ｃ回路３５３は線Ｓ３５３ｂをアサート状態にし、順序
制御の終了の応答する。線Ｓ３５３ｂがアサート状態に
なることにより、ＳＣ回路３５２は定常状態に戻ると共
に、線Ｓ３３２ａ，Ｓ３３２ｂ，Ｓ３３２ｃをネゲート
状態にする。ＳＣ回路３５３は線Ｓ３５２ａがネゲート
状態になると直ちに、線Ｓ３５３ａ，Ｓ３５３ｃをアサ
ート状態にする。これにより、ＳＣ回路３５４に対する
順序制御の開始と、ＦＥ回路３７０に対する機能実行の
開始が要求される。ＦＥ回路３７０は線Ｓ３５３ｃがア
サート状態となると、「出力データ有効」を表すために
出力端子out からの信号MORDY をアサート状態にする。
信号MORDY がアサート状態になると、図１におけるドラ
イバ３２０は「データ転送許諾」を示すために信号DRDY
を活性化する。これに基づき非同期バス上の装置３か
ら、「データ転送応答」を示す信号DACKが活性化されて
レシーバ３１０に与えられたとすると、レシーバ３１０
から、「データ出力応答」を表すための信号MOACK が活
性されてＦＥ回路３７０の入力端子inに入力される。Ｆ
Ｅ回路３７０は活性した信号MOACKを入力することによ
り、線Ｓ３７０ｂのレベルをアサート状態にする。ＳＣ
回路３５４は線Ｓ３５３ａがアサート状態となっても、
線Ｓ３７０ｂのアサート状態を検出するまでは次の動作
を待ち合わせ、条件が揃うと線Ｓ３５４ｂをアサート状
態として順序制御の終了を応答する。線Ｓ３５４ｂの状
態からＳＣ回路３５４の順序制御の終了を検知したＳＣ
回路３５３は定常状態に戻ると共に、各線Ｓ３５３ａ，
Ｓ３５３ｂ，Ｓ３５３ｃをネゲート状態にする。線Ｓ３
５３ａがネゲート状態になると、ＳＣ回路３５４は直ち
に線Ｓ３５４ａ，Ｓ３５４ｃをアサート状態にする。こ
れにより、ＳＣ回路３５５に対する順序制御の開始とＦ
Ｅ回路３６０に対する機能実行の開始とが、要求され
る。線Ｓ３５４ｃがアサート状態になると、ＦＥ回路３
６０は線Ｓ３６０ａをネゲート状態にしてメモリ６に対
する参照を終了する。この時点から、非同期式バス１の
データ線が不定状態となる。また、ＦＥ回路３６０は定
めた時間経過後に線Ｓ３６０ｃをアサート状態とする。
線Ｓ３６０ｃの状態の遷移はメモリ６の参照に必要な交
流特性の１つであるリカバリ・タイムを保証するめため
に用いられる。線Ｓ３６０ｃがアサート状態に遷移した
時点で、メモリ６の参照に必要なリカバリ・タイムが保
証されることになる。Even if the line S352a is asserted, the SC circuit 353 waits for the next operation until it detects the negated state of the line S360b. If this condition is met, S
The C circuit 353 sets the line S353b to the asserted state and responds to the end of the sequence control. When the line S353b is asserted, the SC circuit 352 returns to the steady state and the lines S332a, S332b, and S332c are negated. The SC circuit 353 sets the lines S353a and S353c to the asserted state as soon as the line S352a becomes the negated state. This requires the start of sequence control for the SC circuit 354 and the start of function execution for the FE circuit 370. When the line S353c is asserted, the FE circuit 370 asserts the signal MORDY from the output terminal out to indicate "valid output data".
When the signal MORDY is asserted, the driver 320 in FIG. 1 outputs the signal DRDY to indicate "data transfer permission".
Activate. Based on this, if the signal DACK indicating “data transfer response” is activated and given to the receiver 310 from the device 3 on the asynchronous bus, the receiver 310
From this, the signal MOACK for indicating the "data output response" is activated and input to the input terminal in of the FE circuit 370. F
The E circuit 370 inputs the activated signal MOACK to set the level of the line S370b to the asserted state. SC
Even if the line S353a is asserted in the circuit 354,
The next operation is waited until the asserted state of the line S370b is detected, and when the conditions are satisfied, the line S354b is asserted and the end of the sequence control is responded. SC that detects the end of the sequence control of the SC circuit 354 from the state of the line S354b
The circuit 353 returns to the steady state, and each line S353a,
S353b and S353c are set to the negated state. Line S3
When 53a is negated, the SC circuit 354 immediately sets the lines S354a and S354c to the asserted state. This starts the sequence control for the SC circuit 355 and F
The start of function execution for the E circuit 360 is required. When the line S354c is asserted, the FE circuit 3
60 negates the line S360a and terminates the reference to the memory 6. From this point, the data line of the asynchronous bus 1 becomes indefinite. Further, the FE circuit 360 sets the line S360c to the asserted state after a lapse of a predetermined time.
The state transition of the line S360c is used to guarantee the recovery time, which is one of the AC characteristics required for referring to the memory 6. At the time when the line S360c transits to the asserted state, the recovery time required for referring to the memory 6 is guaranteed.
【００１９】ＳＣ回路３５５は線Ｓ３５４ａがアサート
となっても、線Ｓ３６０ｃがアサート状態となるのを検
出するまでは次の動作を待ち合わせ、条件が揃うとＳＣ
回路３５５は線Ｓ３５５ｂをアサート状態にして順序制
御の終了を応答する。線Ｓ３５５ｂがアサート状態とな
ることで、ＳＣ回路３５４は定常状態に戻り、線Ｓ３５
４ａ，Ｓ３５４ｂ，Ｓ３５４ｃをネゲート状態にする。
ＳＣ回路３５５は線Ｓ３５４ａがネゲート状態となると
直ちに定常状態に戻り、線Ｓ３５５ａをアサート状態に
して線Ｓ３５５ｂをネゲート状態とする。このとき、ル
ープ制御手段３５０は一連の制御動作を１回終了した状
態となっている。この状態において、信号MORQI がネゲ
ート状態であると、ループ制御手段３５０は次ぎの一連
の制御動作を新たに開始しない。ここで、各ＳＣ回路３
５２〜３５４の動作について、図７を参照しつつ、ＳＣ
回路Ｓ３５３を例にとって説明する。ＡＮＤゲート３５
３−１の出力は、入力端子sqi がアサート状態となって
も、入力端子fki がアサート状態となるまでネゲート状
態のままである。このとき、ＳＣ回路３５３は次の動作
を待ち合わせている状態にある。入力端子fki がアサー
ト状態となり、ＡＮＤゲート３５３−１の出力がアサー
ト状態になると、出力端子sko がアサート状態及びラッ
チのＱ／端子の状態がネゲート状態になる。このとき、
ＳＣ回路３５３は順序制御の終了を応答している状態と
なる。この状態で、入力端子sqi がネゲート状態になる
と、ＡＮＤゲート３５３−１の出力がネゲート状態にな
り、続いて出力端子sqo とfqo がアサート状態となる。
よって、ＳＣ回路３５３はＳＣ回路３５４に対する順序
制御の開始と、ＦＥ回路３７０に対する機能実行の開始
を供給することになる。Even if the line S354a is asserted, the SC circuit 355 waits for the next operation until it detects that the line S360c is asserted.
The circuit 355 sets the line S355b in the asserted state and responds to the end of the sequence control. When the line S355b becomes the asserted state, the SC circuit 354 returns to the steady state, and the line S35
4a, S354b, and S354c are set to the negated state.
The SC circuit 355 returns to the steady state immediately after the line S354a becomes the negated state, and sets the line S355a in the asserted state and the line S355b in the negated state. At this time, the loop control means 350 is in a state in which a series of control operations have been completed once. In this state, if the signal MORQI is in the negated state, the loop control means 350 does not newly start the next series of control operations. Here, each SC circuit 3
Regarding operations of 52 to 354, referring to FIG.
The circuit S353 will be described as an example. AND gate 35
Even if the input terminal sqi is asserted, the output of 3-1 remains in the negated state until the input terminal fki is asserted. At this time, the SC circuit 353 is in a state of waiting for the next operation. When the input terminal fki is asserted and the output of the AND gate 353-1 is asserted, the output terminal sko is asserted and the Q / terminal of the latch is negated. At this time,
The SC circuit 353 is in a state of responding the end of the sequence control. When the input terminal sqi is negated in this state, the output of the AND gate 353-1 is negated, and subsequently the output terminals sqo and fqo are asserted.
Therefore, the SC circuit 353 supplies the start of the sequence control for the SC circuit 354 and the start of the function execution for the FE circuit 370.
【００２０】次に、ＳＣ回路３５５の動作を説明する。
ＳＣ回路３５５における出力端子sqo の状態は、ＳＣ回
路３５２が順序制御の終了を応答してから全てのＳＣ回
路３５２，３５３，３５４，３５５が定常状態に戻るま
で、ネゲート状態になる。一方、出力端子sko の状態は
入力端子sqi がアサート状態になっても、入力端子fki
がアサート状態となるまで、ネゲート状態のままであ
る。このとき、ＳＣ回路３５５は次の動作を待ち合わせ
ている状態にある。入力端子fki がアサート状態に変化
すると、出力端子sko がアサート状態になり、ＳＣ回路
３５５は順序制御の終了を応答している状態となる。Ｆ
Ｅ回路３６０における動作は次のようになる。入力端子
fqi0がアサート状態になると、出力端子out がアサート
状態になる。このとき、ＦＥ回路３６０はメモリ６に対
する参照（アクセス）を開始した状態にある。入力端子
fqi0がアサート状態になってから、遅延要素３６０−２
により定まる時間経過後に、出力端子fko0がアサート状
態になる。入力端子fqi0がネゲート状態になると、遅延
要素３６０−２によって定まる時間経過後に、出力端子
fko0がネゲート状態になる。入力端子fqi1がアサート状
態になると出力端子out がネゲート状態となる。このと
き、ＦＥ回路３６０はメモリ６に対する参照（アクセ
ス）を終了した状態にある。入力端子fqi1がアサート状
態になってから、遅延要素３６０−３によって定まる時
間経過後に、出力端子fko1がアサート状態になる。入力
端子fqi1がネゲート状態になると、遅延要素３６０−３
によって定まる時間経過後に、出力端子fko1がネゲート
状態になる。以上のように、本実施例では、次のような
利点を有している。Next, the operation of the SC circuit 355 will be described.
The state of the output terminal sqo in the SC circuit 355 becomes a negated state until the SC circuit 352 responds to the end of the sequence control until all the SC circuits 352, 353, 354, 355 return to the steady state. On the other hand, the state of the output terminal sko is the same as that of the input terminal fki even if the input terminal sqi is asserted.
Remains negated until is asserted. At this time, the SC circuit 355 is in a state of waiting for the next operation. When the input terminal fki changes to the asserted state, the output terminal sko becomes the asserted state and the SC circuit 355 responds to the end of the sequence control. F
The operation of the E circuit 360 is as follows. Input terminal
When fqi0 is asserted, output pin out is asserted. At this time, the FE circuit 360 is in a state of starting the reference (access) to the memory 6. Input terminal
Delay element 360-2 after fqi0 becomes asserted
After a lapse of time determined by, the output terminal fko0 becomes asserted. When the input terminal fqi0 becomes the negate state, the output terminal is output after the time determined by the delay element 360-2 elapses.
fko0 is negated. When the input terminal fqi1 becomes asserted, the output terminal out becomes negated. At this time, the FE circuit 360 is in a state in which the reference (access) to the memory 6 is completed. The output terminal fko1 becomes the asserted state after the time determined by the delay element 360-3 has elapsed after the input terminal fqi1 became the asserted state. When the input terminal fqi1 is negated, the delay element 360-3
After a lapse of time determined by, the output terminal fko1 becomes the negate state. As described above, this embodiment has the following advantages.
【００２１】（１）ＤＭＡ装置５のデータ制御回路３０
０に、メモリ６あるいは非同期式バス１に対して制御信
号を送出するＦＥ回路３６０，３７０と、それらＦＥ回
路３６０，３７０の順序制御を行うループ制御手段３５
０と、ループ制御手段３５０における一連の制御動作を
所定の回数循環させるループ回数制御手段３４０とを、
非同期回路で構成しているので、ＦＥ回路３６０，３７
０における制御動作を定める過程において、バスに対す
る制御信号を同期化する必要がない。そのため、メモリ
６を参照するために他の回路に同調する必要がなくな
り、トランザクション毎のオーバヘッドが最小となり、
バスのスループットを改善できる。 （２）個々の動作終了にあたり応答信号を発生する構成
のＦＥ回路３６０，３７０とＳＣ回路３５２〜３５５と
で出力制御回路を構成し、それらの応答信号に基づいて
制御動作を順次進めるので次のような利点が得られる。
即ち、競争の条件を避けるための信号遅延素子等を別段
設けなくともハザード発生を防止した非同期回路で構成
できるので、読出し速度を低下させる事なく確実にメモ
リ６に対するデータ読出しの制御を行うことができる。
また、個々の回路の動作速度が変化しても、各ＳＣ回路
３５２〜３５５は所要の動作を確実に実行するので、各
ＦＥ回路３６０，３７０の動作に変動が生じた場合に
も、誤動作が発生しない。さらに、ＳＣ回路３５２〜３
５５は、応答信号を検出して制御動作をする構成なの
で、いずれかの回路で障害が発生しても、制御動作が停
止されるので誤動作が波及せず障害の検出が容易であ
る。 （３）各ＳＣ回路３５２〜３５５は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
っても、スレーブ側の装置３の動作速度あるいはメモリ
６の動作速度に関係なく順序制御を行え、使用される装
置の自由度が上がる。 （４）各ＳＣ回路３５２〜３５５はＦＥ回路３６０，３
７０の動作終了を検出した後、ＦＥ回路３６０，３７０
の発生する応答信号の状態にかかわらず順序制御動作を
進めるので、高速な制御動作が可能となる。(1) Data control circuit 30 of DMA device 5
0, FE circuits 360 and 370 for sending control signals to the memory 6 or the asynchronous bus 1, and a loop control means 35 for controlling the order of the FE circuits 360 and 370.
0 and a loop number control means 340 that circulates a series of control operations in the loop control means 350 a predetermined number of times.
Since it is composed of an asynchronous circuit, the FE circuits 360, 37
In the process of defining the control action at 0, it is not necessary to synchronize the control signals to the bus. Therefore, it is not necessary to tune to another circuit to refer to the memory 6, and the overhead for each transaction is minimized,
Bus throughput can be improved. (2) An output control circuit is configured by the FE circuits 360 and 370 and the SC circuits 352 to 355 configured to generate a response signal upon completion of each operation, and the control operation is sequentially advanced based on those response signals. Such advantages can be obtained.
That is, since the asynchronous circuit which prevents the occurrence of a hazard can be configured without separately providing a signal delay element or the like for avoiding the competition condition, it is possible to surely control the data reading from the memory 6 without lowering the reading speed. it can.
Further, since each SC circuit 352 to 355 surely executes the required operation even if the operation speed of each circuit changes, even if the operation of each FE circuit 360, 370 changes, a malfunction occurs. Does not occur. Furthermore, SC circuits 352-3
Since 55 is configured to perform a control operation by detecting a response signal, even if a failure occurs in any of the circuits, the control operation is stopped, so that the malfunction does not spread and the failure can be easily detected. (3) Each of the SC circuits 352 to 355 is configured to wait for an independent response having a different required time, and even if it is an asynchronous circuit, sequential control is performed regardless of the operating speed of the device 3 on the slave side or the operating speed of the memory 6. This can be done and the degree of freedom of the device used is increased. (4) The SC circuits 352 to 355 are FE circuits 360 and 3
After the end of operation of the FE circuit 70 is detected, the FE circuits 360, 370
Since the sequence control operation is performed regardless of the state of the response signal generated by, the control operation can be performed at high speed.
【００２２】（５）メモリ６を参照するためのアクセス
・タイムとリカバリ・タイムを保証するための遅延要素
３６０−２，３６０−３を設け、ＳＣ回路３５２〜３５
５は保証の動作を待ち合わせる構成としているので、複
雑なメモリ・インタフェースにも対応が可能となる。ま
た、各遅延要素３６０−２，３６０−３が定める遅延時
間を変更するだけで、様々なメモリの交流特性に対して
無駄なく適応できるデータ制御回路となる。 （６）出力制御回路３３０にループ回数制御手段３４０
を備えたので、このループ回数制御手段３４０に予め定
められる回数を変更するだけで様々なバースト長のバー
スト転送を実施できる。 （７）ループ回数制御手段３４０におけるカウント動作
において、ループ回数制御手段３４０から応答信号を取
り出し、それをループ制御手段３５０で検出して制御動
作を進めるのではなく、ループ制御手段３５０がループ
回数制御手段３４０のカウント動作に必要なパルス幅を
保証して信号MOPLS の状態を設定するので、ループ回数
制御手段３４０内の回路構成が簡素にできる。 （８）ループ回数制御手段３４０におけるカウント動作
とメモリ６の参照とに関する時間の保証を応答する回路
を共用するように出力制御回路３３０を構成しているの
で、出力制御回路３３０全体の構成を簡素なものにでき
る。(5) The SC circuits 352 to 35 are provided with delay elements 360-2 and 360-3 for guaranteeing the access time and the recovery time for referring to the memory 6.
Since No. 5 is configured to wait for the guaranteed operation, it is possible to support a complicated memory interface. Further, the data control circuit can be adapted to the AC characteristics of various memories without waste by simply changing the delay time determined by each of the delay elements 360-2 and 360-3. (6) Loop count control means 340 in the output control circuit 330
Since it is provided, burst transfer of various burst lengths can be carried out only by changing the predetermined number of times in the loop number control means 340. (7) In the count operation of the loop count control means 340, the loop control means 350 does not control the loop count by extracting a response signal from the loop count control means 340 and detecting the response signal by the loop control means 350. Since the pulse width required for the counting operation of the means 340 is guaranteed and the state of the signal MOPLS is set, the circuit configuration in the loop number control means 340 can be simplified. (8) Since the output control circuit 330 is configured to share the circuit that responds to the guarantee of the time regarding the counting operation in the loop number control means 340 and the reference of the memory 6, the entire configuration of the output control circuit 330 is simplified. It can be anything.
【００２３】第２の実施例 本実施例の転送制御回路は、図２におけるＤＭＡ装置５
中のデータ制御部３００中に出力制御回路の代わりに入
力制御回路を設け、非同期式バス１からデータを能動的
に直接メモリ６に書込む制御を行うものである。図１０
は、本発明の第２の実施例を示す転送制御回路の構成ブ
ロック図である。データ制御部３００は、メモリ６に対
して非同期式バス１から直接データ書込む制御を行うも
のであり、第１実施例と同様にレシーバ３８０とドライ
バ３９０とを有している。レシーバ３８０とドライバ３
９０の間に入力制御回路４００が接続されている。入力
制御回路４００には、状態制御部１００からデータ・フ
ェーズ開始要求信号MIRQが与えられ、入力制御回路４０
０からは状態制御部１００に対してデータ・フェーズ終
了応答信号MIAKを送出する構成である。また、入力制御
回路４００は書込みストローブ信号MWSTB とデータ入力
許諾信号MIRDY とを送出する機能を有し、それらの信号
MWSTB ，MIRDY を入力するドライバ３９０は、信号MWST
B に対応するストローブ信号STB をメモリ６に供給し、
信号MIRDY に対応するデータ転送許諾信号DRDYを非同期
式バス１へ出力する構成であり、また、データ転送応答
信号DACKが情報処理装置３から非同期式バス１を介して
レシーバ３８０に与えられると、レシーバ３８０は信号
DACKに対応する入力データ有効信号MIACK を入力制御回
路４００に与える構成である。Second Embodiment The transfer control circuit of this embodiment is the DMA device 5 shown in FIG.
An input control circuit is provided in place of the output control circuit in the data control unit 300 therein, and control is performed to actively write data from the asynchronous bus 1 directly to the memory 6. Figure 10
FIG. 6 is a configuration block diagram of a transfer control circuit showing a second embodiment of the present invention. The data control unit 300 controls data writing directly from the asynchronous bus 1 to the memory 6, and has a receiver 380 and a driver 390 as in the first embodiment. Receiver 380 and driver 3
The input control circuit 400 is connected between 90. To the input control circuit 400, the data phase start request signal MIRQ is given from the state control unit 100.
From 0, the data phase end response signal MIAK is sent to the state control unit 100. Further, the input control circuit 400 has a function of transmitting the write strobe signal MWSTB and the data input permission signal MIRDY.
The driver 390 that inputs MWSTB and MIRDY receives the signal MWST
The strobe signal STB corresponding to B is supplied to the memory 6,
The data transfer permission signal DRDY corresponding to the signal MIRDY is output to the asynchronous bus 1, and when the data transfer response signal DACK is given from the information processing device 3 to the receiver 380 via the asynchronous bus 1, the receiver 380 is a signal
The input data valid signal MIACK corresponding to DACK is provided to the input control circuit 400.
【００２４】図１１は、図１０中の入力制御回路を示す
構成ブロック図である。入力制御回路４００は、第１の
実施例における出力制御回路３３０に対して各種信号の
信号名が変わるだけで出力制御回路３３０と同様な構成
であり、ループ回数制御手段４１０とループ制御手段４
２０と２個のＦＥ回路４３０，４４０とが設けられてい
る。状態制御部１００がループ回数制御手段４１０へ信
号MIRQを与え、そのループ回数制御手段４１０が信号MI
AKを状態制御部１００へ送出する。また、ループ回数制
御手段４１０は、入力開始要求信号MIRQI をループ制御
手段４２０へ供給する構成である。ループ制御手段４２
０は、ループの先頭信号MIRET と計数用パルス信号MIPL
S をループ回数制御手段４１０へ供給する構成である。
ＦＥ回路４３０，４４０はループ制御手段４２０に制御
され、ＦＥ回路４４０が信号MWSTB をドライバ３９０に
送出し、ＦＥ回路４３０が信号MIACK を入力して信号MI
RDY をドライバ３９０に送出する構成となっている。図
１２は図１１中のループ回数制御手段の構成を示すブロ
ック図である。ループ回数制御手段４１０は、入力端子
Ｃからの信号MIPLS を計数するカウンタ４１１と２個の
２入力ＡＮＤゲート４１２，４１３とインバータ４１４
を備えている。ＡＮＤゲート４１２には、信号MIRET と
カウンタ４１１の出力線Ｓ４１１を介した出力とが入力
され、このＡＮＤゲート４１２は出力線Ｓ４１２を介し
て信号MIAKを状態制御部１００へ送出する接続である。
また、ＡＮＤゲート４１３には、信号MIRQとインバータ
４１４を介したカウンタ４１1 の出力とが入力され、Ａ
ＮＤゲート４１３は出力線Ｓ４１３を介して信号MIRQI
を出力する構成である。FIG. 11 is a block diagram showing the configuration of the input control circuit shown in FIG. The input control circuit 400 has the same configuration as the output control circuit 330 except that the signal names of various signals are different from those of the output control circuit 330 in the first embodiment, and the loop number control means 410 and the loop control means 4 are included.
20 and two FE circuits 430 and 440 are provided. The state control unit 100 gives a signal MIRQ to the loop number control means 410, and the loop number control means 410 gives a signal MIRQ.
AK is sent to the state control unit 100. Also, the loop number control means 410 is configured to supply the input start request signal MIRQI to the loop control means 420. Loop control means 42
0 is the loop start signal MIRET and counting pulse signal MIPL
This is a configuration in which S is supplied to the loop number control means 410.
The FE circuits 430 and 440 are controlled by the loop control means 420, the FE circuit 440 sends the signal MWSTB to the driver 390, and the FE circuit 430 inputs the signal MIACK and outputs the signal MIACK.
The configuration is such that RDY is sent to the driver 390. FIG. 12 is a block diagram showing the configuration of the loop number control means in FIG. The loop number control means 410 includes a counter 411 for counting the signal MIPLS from the input terminal C, two 2-input AND gates 412 and 413, and an inverter 414.
It has. The signal MIRET and the output of the counter 411 via the output line S411 are input to the AND gate 412. The AND gate 412 is a connection for sending the signal MIAK to the state control unit 100 via the output line S412.
Further, the signal MIRQ and the output of the counter 411 via the inverter 414 are input to the AND gate 413, and A
The ND gate 413 receives the signal MIRQI via the output line S413.
Is output.
【００２５】図１３は、図１１中のループ制御手段とＦ
Ｅ回路を示す構成ブロック図である。 ループ制御手段
４２０は信号MIRQI を一方の入力とする２入力のＡＮＤ
ゲート４２１と、そのＡＮＤゲート４２１の出力側に設
けられた４段のＳＣ回路４２２〜４２５と、４個のイン
バータ４２６〜４２８を備えている。ＳＣ回路４２２に
は３個の入力端子fki ，sqi ，ski と、３個の出力端子
sqo，sko ，fqo とが備えられ、その入力端子sqi には
ＡＮＤゲート４２１の出力線Ｓ４２１が接続されてい
る。ＳＣ回路４２３には４個の入力端子fki0，fki1，sq
i ，ski と、３個の出力端子sqo ，sko ，fqo とが備え
られ、その入力端子sqiにはＳＣ回路４２２の出力端子s
qo からの出力線Ｓ４２２ａが接続されている。ＳＣ回
路４２４には４個の入力端子fki0，fki1，sqi ，ski
と、３個の出力端子sqo ，sko ，fqo とが備えられ、そ
の入力端子sqi にはＳＣ回路４２３の出力端子sqo の出
力線Ｓ４２３ａが接続されている。ＳＣ回路４２５には
複数の入力端子fki0，fki1，sqi ，ski0〜ski2と、２個
の出力端子sqo ，sko とが備えられ、入力端子sqi には
ＳＣ回路４２４の出力端子sqo の出力線Ｓ４２４ａが接
続されている。また、ＳＣ回路４２５の各入力端子ski0
〜ski2には、ＳＣ回路４２４，４２３，４２２の出力端
子sko からの出力線Ｓ４２４ｂ，Ｓ４２３ｂ，Ｓ４２２
ｂがそれぞれ接続され、ＳＣ回路４２５の出力端子sqo
からの出力線Ｓ４２５ａはＡＮＤゲート４２１の他方の
入力端子に接続されている。ＳＣ回路４２２の入力端子
ski には出力線Ｓ４２３ｂが接続され、ＳＣ回路４２３
の入力端子ski には出力線Ｓ４２４ｂが接続されてい
る。また、ＳＣ回路Ｓ４２４の入力端子skiには出力線
Ｓ４２５ｂが接続されている。なお、線Ｓ４２５ａには
信号MIRET が示され、ＳＣ回路４２３の出力端子fqo か
らの出力線Ｓ４２３ｃには信号MIPLSが示される構成で
ある。FIG. 13 shows the loop control means and F in FIG.
It is a block diagram which shows an E circuit. The loop control means 420 is a two-input AND with the signal MIRQI as one input.
It includes a gate 421, four-stage SC circuits 422 to 425 provided on the output side of the AND gate 421, and four inverters 426 to 428. The SC circuit 422 has three input terminals fki, sqi, and ski and three output terminals.
sqo, sko, and fqo are provided, and the output line S421 of the AND gate 421 is connected to its input terminal sqi. The SC circuit 423 has four input terminals fki0, fki1, and sq.
i, ski and three output terminals sqo, sko, fqo are provided, and the input terminal sqi is the output terminal s of the SC circuit 422.
The output line S422a from qo is connected. The SC circuit 424 has four input terminals fki0, fki1, sqi, and ski.
And three output terminals sqo, sko and fqo are provided, and the output line S423a of the output terminal sqo of the SC circuit 423 is connected to its input terminal sqi. The SC circuit 425 is provided with a plurality of input terminals fki0, fki1, sqi, ski0 to ski2 and two output terminals sqo, sko. The input terminal sqi has an output line S424a of the output terminal sqo of the SC circuit 424. It is connected. Also, each input terminal ski0 of the SC circuit 425
~ Ski2 includes output lines S424b, S423b, S422 from the output terminals sko of the SC circuits 424, 423, 422.
b are connected to each other, and the output terminal sqo of the SC circuit 425
Is connected to the other input terminal of the AND gate 421. Input terminal of SC circuit 422
The output line S423b is connected to ski, and the SC circuit 423
The output line S424b is connected to the input terminal ski of. The output line S425b is connected to the input terminal ski of the SC circuit S424. The signal MIRET is shown on the line S425a, and the signal MIPLS is shown on the output line S423c from the output terminal fqo of the SC circuit 423.
【００２６】ＦＥ回路４３０は３個の入力端子in，fqi
0，fqi1と３個の出力端子out ，fko0，fko1とを備え、
その入力端子fqi0にはＡＮＤゲート４２１の出力線Ｓ４
２１が接続されて入力端子inには信号MIACK が入力され
る。ＦＥ回路４３０の入力端子fqi1にはＳＣ回路４２４
の出力端子fqo からの出力線Ｓ４２４ｃが接続され、出
力端子out から出力線Ｓ４３０ａを介して信号MIRDY を
送出する。また、ＦＥ回路４３０の出力端子fko0に接続
された出力線Ｓ４３０ｂはＳＣ回路４２２の入力端子fk
i に接続されると共に、インバータ４２６を介してＳＣ
回路４２５の入力端子fki1に接続されている。ＦＥ回路
４３０の出力端子fko1に接続された出力線Ｓ４３０ｃは
ＳＣ回路４２４の入力端子fki1に接続されている。ＦＥ
回路４４０は２個の入力端子fqi0，fqi1と３個の出力端
子out ，fko0，fko1を有し、その入力端子fqi0にはＳＣ
回路４２２の出力端子fqo からの出力線Ｓ４２２ｃが接
続され、入力端子fqi1にはＳＣ回路４２４の出力線Ｓ４
２４ｃが接続されている。また、ＦＥ回路４４０は出力
端子out から線Ｓ４４０ａを介して信号MWSTB を送出
し、ＦＥ回路４４０の出力端子fko0からの出力線Ｓ４４
０ｂはＳＣ回路４２３の入力端子fki0に接続されると共
にインバータ４２７を介してＳＣ回路４２４の入力端子
fki0に接続されている。また、ＦＥ回路４４０の出力端
子fko1の出力線Ｓ４４０ｃはインバータ４２８を介して
ＳＣ回路４２３の入力端子fki1に接続されるともに、Ｓ
Ｃ回路４２５の入力端子fki0に接続されている。図１４
は、図１３中のＳＣ回路とＦＥ回路の構成を説明する図
である。The FE circuit 430 has three input terminals in and fqi.
0, fqi1 and three output terminals out, fko0, fko1
The output line S4 of the AND gate 421 is connected to its input terminal fqi0.
21 is connected and the signal MIACK is input to the input terminal in. The SC circuit 424 is connected to the input terminal fqi1 of the FE circuit 430.
The output line S424c from the output terminal fqo is connected, and the signal MIRDY is sent from the output terminal out via the output line S430a. Further, the output line S430b connected to the output terminal fko0 of the FE circuit 430 has an input terminal fk of the SC circuit 422.
SC connected via inverter 426 while connected to i
It is connected to the input terminal fki1 of the circuit 425. The output line S430c connected to the output terminal fko1 of the FE circuit 430 is connected to the input terminal fki1 of the SC circuit 424. FE
The circuit 440 has two input terminals fqi0, fqi1 and three output terminals out, fko0, fko1, and the input terminal fqi0 is SC
The output line S422c from the output terminal fqo of the circuit 422 is connected, and the output line S4 of the SC circuit 424 is connected to the input terminal fqi1.
24c is connected. Further, the FE circuit 440 sends the signal MWSTB from the output terminal out via the line S440a, and the output line S44 from the output terminal fko0 of the FE circuit 440.
0b is connected to the input terminal fki0 of the SC circuit 423 and the input terminal of the SC circuit 424 via the inverter 427.
It is connected to fki0. Further, the output line S440c of the output terminal fko1 of the FE circuit 440 is connected to the input terminal fki1 of the SC circuit 423 via the inverter 428, and at the same time, S
It is connected to the input terminal fki0 of the C circuit 425. 14
FIG. 14 is a diagram illustrating the configurations of the SC circuit and the FE circuit in FIG. 13.
【００２７】図１１の入力制御回路は、実行する機能の
一部と順序が異なるだけで第１の実施例における出力制
御回路と大きな差異はない。図１３におけるＳＣ回路４
２２は第１の実施例のＳＣ回路３５３と同様の構成であ
り、ＳＣ回路４２３，４２４はＳＣ回路３５２と同様の
構成である。ＳＣ回路４２５はＡＮＤゲート４２５−１
とＮＯＲゲート４２５−２を備えている。ＡＮＤゲート
４２５−１の入力側には、入力端子fki0，fki1，sqi が
接続され、ＡＮＤゲート４２５−１の出力側は入力端子
ski0，ski1，ski2と共にＮＯＲゲート４２５−２の入力
側に接続されている。また、ＡＮＤゲート４２５−１の
出力側は出力端子sko にも接続され、ＮＯＲゲート４２
５−２の出力側が出力端子sqo に接続されている。ＦＥ
回路４４０はＦＥ回路３６０と同様であるが、ＦＥ回路
４３０はラッチ４３０−１と例えば遅延線で構成された
遅延要素４３０−２とを有している。ラッチ４３０−１
のセット端子Ｓには入力端子fqi0が接続され、リセット
端子Ｒには入力端子fqi1が接続されている。ラッチ４３
０−１の正相出力端子Ｑは出力端子out およびfko0に接
続されている。遅延要素４３０−２の入力側は入力端子
inが接続され、この遅延要素４３０−２出力側は出力端
子fko1に接続されている。図１５は図１１の動作を説明
するタイムチャートであり、入力制御回路４００を備え
たデータ制御回路の制御動作を示している。入力制御回
路４００中に備えられた全てのラッチのＱ端子がネゲー
ト、Ｑ／端子がアサートの定常状態にあるものとし、受
動的にデータを送出し受動的にハンドシェーク・プロト
コルを実行する他の情報処理装置３が、非同期式バス１
上に任意の構成で存在することを想定する。The input control circuit of FIG. 11 is different from the output control circuit of the first embodiment only in the order of part of the functions to be executed. SC circuit 4 in FIG.
22 has the same configuration as the SC circuit 353 of the first embodiment, and SC circuits 423 and 424 have the same configuration as the SC circuit 352. The SC circuit 425 is an AND gate 425-1
And NOR gate 425-2. Input terminals fki0, fki1, and sqi are connected to the input side of the AND gate 425-1, and the output side of the AND gate 425-1 is the input terminal.
It is connected to the input side of the NOR gate 425-2 together with ski0, ski1 and ski2. The output side of the AND gate 425-1 is also connected to the output terminal sko, and the NOR gate 42
The output side of 5-2 is connected to the output terminal sqo. FE
The circuit 440 is similar to the FE circuit 360, but the FE circuit 430 includes a latch 430-1 and a delay element 430-2 formed by a delay line, for example. Latch 430-1
The input terminal fqi0 is connected to the set terminal S and the input terminal fqi1 is connected to the reset terminal R. Latch 43
The positive phase output terminal Q of 0-1 is connected to the output terminals out and fko0. The input side of the delay element 430-2 is an input terminal
in is connected, and the output side of this delay element 430-2 is connected to the output terminal fko1. FIG. 15 is a time chart for explaining the operation of FIG. 11, showing the control operation of the data control circuit including the input control circuit 400. It is assumed that the Q terminals of all the latches provided in the input control circuit 400 are in the negated state and the Q / terminals are in the asserted steady state, and other information for passively transmitting data and passively executing the handshake protocol. The processor 3 is the asynchronous bus 1.
It is assumed to exist in any configuration above.
【００２８】状態制御回路１００が、「データ・フェー
ズの開始」を要求するために、信号MIRQを図１５のよう
に、活性化するものとする。図１１の入力制御回路にお
いては、ＦＥ回路４３０の実行する機能の一部と順序が
異なるだけで第１の実施例における出力制御回路と大き
な差異はない。ループ回数制御手段４１０のカウンタ４
１１のＣ端子にはそのカウンタ４１１の内容を１つずつ
増加（あるいは減少）するために信号MIPLS が与えられ
る。信号MIRQがアサート状態になると、ＡＮＤゲート４
１３の出力線Ｓ４１３、即ち、信号MIRQI がアサート状
態になり、ループ制御手段４２０に対して制御の開始が
要求されたことなる。ループ制御手段４２０では、一連
の制御動作を循環して行うが、その循環する度に出力線
Ｓ４２３ｃ上の信号MIPLS をアサート状態にする。ルー
プ制御手段４２０は一連の制御動作の循環の度に、カウ
ンタ４１１のカウント動作のために必要なパルス幅を保
証したインクリメント信号をカウンタ４１１に与える。
カウンタ４１１は、信号ＭＩPLS が２回目にアサート状
態となるのを検出すると、線Ｓ４１１をアサート状態に
する。線Ｓ４１１がアサート状態となるとＡＮＤゲート
４１３の出力である信号MIRQI がネゲート状態となっ
て、ループ制御手段４２０に対して制御の終了が要求さ
れたことになる。この場合、ループ制御手段４２０は一
連の制御動作を繰り返さない。また、ループ制御手段４
２０は一連の制御動作が１回終了するごとに、つまりル
ープの先頭毎に線Ｓ４２５ａ上の信号MIRET の状態をア
サート状態とする。ループ回数制御手段４１０では、
「データ・フェーズの終了」を応答するために、信号MI
AKをアサート状態にする。信号MIAKがアサート状態にな
ると状態制御部１００は信号MIRQをネゲート状態にす
る。即ち、ループ回数制御手段４１０は、第１の実施例
と同様に、ループ制御手段４２０における一連の制御動
作のループ回数を制御する。以下、ＦＥ回路４３０の実
行する機能とその順序が異なるだけで、第１の実施例で
説明したものと、ループ制御手段４２０の動作に大きな
差異はない。It is assumed that the state control circuit 100 activates the signal MIRQ as shown in FIG. 15 in order to request "start of data phase". The input control circuit of FIG. 11 is different from the output control circuit of the first embodiment only in the order of part of the functions executed by the FE circuit 430. Counter 4 of loop number control means 410
A signal MIPLS is applied to the C terminal 11 to increase (or decrease) the contents of the counter 411 by one. When signal MIRQ becomes asserted, AND gate 4
The output line S413 of 13 (that is, the signal MIRQI) is in an asserted state, which means that the loop control means 420 is requested to start control. The loop control means 420 circulates a series of control operations, and sets the signal MIPLS on the output line S423c to the asserted state each time it circulates. The loop control means 420 gives the counter 411 an increment signal that guarantees the pulse width required for the counting operation of the counter 411, every time a series of control operations circulate.
When the counter 411 detects that the signal MIPLS is asserted for the second time, it sets the line S411 to the asserted state. When the line S411 is asserted, the signal MIRQI, which is the output of the AND gate 413, is negated, and the loop control means 420 is requested to end the control. In this case, the loop control means 420 does not repeat a series of control operations. Also, the loop control means 4
20 asserts the state of the signal MIRET on the line S425a each time a series of control operations is completed, that is, every loop head. In the loop number control means 410,
Signal MI to respond "end of data phase"
Put AK in asserted state. When the signal MIAK becomes the asserted state, the state control unit 100 makes the signal MIRQ negate. That is, the loop number control means 410 controls the number of loops of a series of control operations in the loop control means 420, as in the first embodiment. Hereinafter, only the function executed by the FE circuit 430 and the order thereof are different, and there is no great difference in the operation of the loop control means 420 from that described in the first embodiment.
【００２９】ＦＥ回路４３０では、線Ｓ４２１がアサー
ト状態になると、「データ入力許諾」を表すため線Ｓ４
３０ａをアサート状態にする、即ち、信号MIRDY をアサ
ート状態にする。信号MIRDY がアサート状態になるとド
ライバ３９０は「データ転送許諾」を表すために信号DR
DYをアサート状態にする。続いて、メモリ６に対する書
込みのための参照の開始に制御が進む。順序制御の進行
過程で、信号DRDYがアサート状態となったことに基づ
き、装置３から「データ転送応答」を表すために信号DA
CKがアサート状態となる。信号DACKに対応して信号MIAC
K がアサート状態となると、ＦＥ回路４３０は、遅延要
素によって定まる時間経過後に、線Ｓ４３０ｃをアサー
ト状態にする。この線Ｓ４３０ｃの状態遷移はメモリ６
に参照に必要な交流特性の１つであるセットアップ・タ
イムを保証するために用いられる。線Ｓ４３０ｃがアサ
ート状態に遷移した時点で、メモリ６の参照に必要なセ
ットアップ・タイムが保証される。ＳＣ回路４２４はメ
モリ６を参照するためのパルス幅を保証する応答と、セ
ットアップ・タイムを保証する応答を待ち合わせ、加え
てループ回数制御手段４１０のカウント動作に必要なパ
ルス幅を保証する応答も待ち合わせた上で、次ぎのメモ
リ参照の終了へと制御を進める。以上のように、本実施
例では、次のような利点を有している。In the FE circuit 430, when the line S421 is asserted, the line S4 indicates "data input permission".
30a is asserted, that is, the signal MIRDY is asserted. When the signal MIRDY becomes asserted, the driver 390 sends the signal DR to indicate "data transfer permission".
DY is asserted. Then, the control advances to the start of reference for writing to the memory 6. Based on the assertion of the signal DRDY during the progress of the sequence control, the device 3 sends the signal DA to indicate the “data transfer response”.
CK becomes asserted. Signal MIAC corresponding to signal DACK
When K is asserted, the FE circuit 430 puts the line S430c into the asserted state after a lapse of time determined by the delay element. The state transition of this line S430c is stored in the memory 6
It is used to guarantee the setup time, which is one of the AC characteristics required for reference. When the line S430c transitions to the asserted state, the setup time required to refer to the memory 6 is guaranteed. The SC circuit 424 waits for a response that guarantees the pulse width for referring to the memory 6 and a response that guarantees the setup time, and also waits for a response that guarantees the pulse width required for the counting operation of the loop number control means 410. Then, the control is advanced to the end of the next memory reference. As described above, this embodiment has the following advantages.
【００３０】（１）ＤＭＡ装置５のデータ制御回路３０
０に、メモリ６あるいは非同期式バス１に対して制御信
号を送出するＦＥ回路４３０，４４０と、それらＦＥ回
路４３０，４４０の順序制御を行うループ制御手段４２
０と、ループ制御手段４２０における一連の制御動作を
所定の回数循環させるループ回数制御手段４１０とを、
非同期回路で構成しているので、ＦＥ回路４３０，４４
０における制御動作を定める過程において、バスに対す
る制御信号を同期化する必要がない。そのため、メモリ
６を参照するために他の回路に同調する必要がなくな
り、トランザクション毎のオーバヘッドが最小となり、
バスのスループットを改善できる。 （２）個々の動作終了にあたり応答信号を発生する構成
のＦＥ回路４３０，４４０とＳＣ回路４２２〜４２５と
で、入力制御回路を構成し、それらの応答信号に基づい
て制御動作を順次進めるので、次のような利点が得られ
る。即ち、競争の条件を避けるための信号遅延素子等を
別段設けなくともハザード発生を防止した非同期回路で
構成できるので、書込み速度を低下させる事なく確実に
メモリ６に対するデータ書込み制御を行うことができ
る。また、個々の回路の動作速度が変化しても、各ＳＣ
回路３７２〜３７５は、所要の動作を確実に実行するの
で、各ＦＥ回路４３０，４４０の動作に変動が生じた場
合にも、誤動作が発生しない。さらに、ＳＣ回路４２２
〜４２５は、応答信号を検出して制御動作をする構成な
ので、いずれかの回路で障害が発生しても、制御動作が
停止されるので誤動作が波及せず障害の検出が容易であ
る。 （３）各ＳＣ回路４２２〜４２５は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
ってもスレーブ側の装置３の動作速度、あるいはメモリ
６の動作速度に関係なく順序制御を行え、使用される装
置の自由度が上がる。 （４）各ＳＣ回路４２２〜４２５はＦＥ回路４３０，４
４０の動作終了を検出した後、ＦＥ回路４３０，４４０
の発生する応答信号の状態にかかわらず順序制御動作を
進めるので、高速な制御動作が可能となる。(1) Data control circuit 30 of DMA device 5
0, FE circuits 430 and 440 for sending control signals to the memory 6 or the asynchronous bus 1, and loop control means 42 for controlling the order of the FE circuits 430 and 440
0 and a loop number control means 410 for circulating a series of control operations in the loop control means 420 a predetermined number of times,
Since it is composed of an asynchronous circuit, the FE circuits 430, 44
In the process of defining the control action at 0, it is not necessary to synchronize the control signals to the bus. Therefore, it is not necessary to tune to another circuit to refer to the memory 6, and the overhead for each transaction is minimized,
Bus throughput can be improved. (2) Since the input control circuit is configured by the FE circuits 430 and 440 and the SC circuits 422 to 425 which are configured to generate a response signal at the end of each operation, the control operation is sequentially advanced based on those response signals. The following advantages are obtained. That is, since it is possible to configure an asynchronous circuit that prevents a hazard from occurring without separately providing a signal delay element or the like for avoiding a competition condition, it is possible to reliably perform data writing control to the memory 6 without lowering the writing speed. . Even if the operating speed of each circuit changes, each SC
Since the circuits 372 to 375 surely execute the required operations, malfunction does not occur even when the operations of the FE circuits 430 and 440 change. Furthermore, the SC circuit 422
Nos. 425 to 425 are configured to detect the response signal and perform the control operation. Therefore, even if a failure occurs in any of the circuits, the control operation is stopped, so that the malfunction does not spread and the failure can be easily detected. (3) Each of the SC circuits 422 to 425 is configured to wait for an independent response having a different required time, and even if it is an asynchronous circuit, the sequence control is performed regardless of the operating speed of the slave side device 3 or the operating speed of the memory 6. This can be done and the degree of freedom of the device used is increased. (4) The SC circuits 422 to 425 are FE circuits 430 and 4
40 after detecting the end of the operation of the FE circuits 430 and 440.
Since the sequence control operation is performed regardless of the state of the response signal generated by, the control operation can be performed at high speed.
【００３１】（５）メモリ６を参照するためのパルス幅
とセットアップ・タイムとリカバリ・タイムを保証する
ための遅延要素を設け、ＳＣ回路４２２〜４２５は保証
の動作を待ち合わせる構成としているので、複雑なメモ
リ・インタフェースにも対応が可能となる。また、各遅
延要素が定める遅延時間を変更するだけで、様々なメモ
リの交流特性に対して無駄なく適応できるデータ制御回
路となる。 （６）入力制御回路４００にループ回数制御手段４１０
を備えたので、このループ回数制御手段４１０に予め定
められる回数を、変更するだけで様々なバースト長のバ
ースト転送を実施できる。 （７）ループ回数制御手段４１０におけるカウント動作
において、ループ回数制御手段４１０から応答信号を取
り出し、それをループ制御手段４２０で検出して制御動
作を進めるのではなく、ループ制御手段４２０がループ
回数制御手段４１０のカウント動作に必要なパルス幅を
保証して信号MIPLS の状態を設定するので、ループ回数
制御手段４１０内の回路構成が簡素にできる。 （８）ループ回数制御手段４１０におけるカウント動作
とメモリ６の参照とに関する時間の保証を応答する回路
を共用するように入力制御回路４００を構成しているの
で、入力制御回路４００全体の構成を簡素なものにでき
る。なお、本発明は、上記実施例に限定されず種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。(5) Since a delay element for guaranteeing the pulse width, the setup time and the recovery time for referring to the memory 6 is provided, and the SC circuits 422 to 425 are arranged to wait for the guarantee operation, it is complicated. It is also possible to support various memory interfaces. Further, the data control circuit can be adapted to the AC characteristics of various memories without waste by simply changing the delay time determined by each delay element. (6) Loop count control means 410 in the input control circuit 400
Since it is provided, burst transfer of various burst lengths can be carried out only by changing the predetermined number of times in the loop number control means 410. (7) In the counting operation of the loop count control means 410, the loop control means 420 controls the loop count instead of extracting the response signal from the loop count control means 410 and detecting it by the loop control means 420 to proceed with the control operation. Since the pulse width required for the counting operation of the means 410 is guaranteed and the state of the signal MIPLS is set, the circuit configuration in the loop number control means 410 can be simplified. (8) Since the input control circuit 400 is configured to share the circuit that responds to the guarantee of the time regarding the counting operation in the loop number control means 410 and the reference of the memory 6, the entire configuration of the input control circuit 400 is simplified. It can be anything. The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications.
【００３２】（ｉ） 第１，第２の実施例では、データ
制御部３００に対応する実施例であるが、メモリ６をア
ドレスを格納したレジスタとすれば、アドレス制御部２
００に対応する転送制御回路とすることもできる。ま
た、アドレス制御部とデータ制御部を適宜組み合わせ、
アドレスとデータの制御を連続して実行する転送制御回
路とすることも可能であり、状態制御機能を含むＤＭＡ
装置全体に、利用を広げることができる。 （ii） 第１，第２の実施例における入力制御回路及び
出力制御回路の構成は、ハンドシェーク・プロトコルに
応じて変更することができ、ハンドシェーク・プロトコ
ルをFuturebus+とすることもできるし、他のプロトコル
を用いるシステムに応用することもできる。 （iii) 第１，第２の実施例では、メモリ６，９をＦＩ
ＦＯ型のメモリとしているが、種々のメモリでも対応が
可能であり、例えばＲＡＭ、レジスタファイル等が考え
られ、入力制御回路及び出力制御回路の構成をそれぞれ
の交流特性に対応して構成すれば、上記実施例と同様の
効果を得ることができる。 （iV) 第１，第２の実施例では、一連の制御動作のル
ープを２回に想定しているが、この回数に限定されるも
のではない。既知の技術、例えばロード機能付きのにｍ
ビットのバイナリカウンタをカウンタ３４１，４１１に
用いることで、任意の数をループ回数とすることができ
る。(I) Although the first and second embodiments are embodiments corresponding to the data control unit 300, if the memory 6 is a register storing an address, the address control unit 2
The transfer control circuit corresponding to 00 can also be used. In addition, combining the address control unit and the data control unit as appropriate,
It is also possible to use a transfer control circuit that continuously executes address and data control, and includes a DMA including a state control function.
The use can be extended to the entire device. (Ii) The configurations of the input control circuit and the output control circuit in the first and second embodiments can be changed according to the handshake protocol, and the handshake protocol can be Futurebus +, or another protocol. Can also be applied to a system using. (Iii) In the first and second embodiments, the memories 6 and 9 are set to FI.
Although the FO type memory is used, various memories are also applicable, for example, RAM, register file, etc. are conceivable. If the configurations of the input control circuit and the output control circuit are configured to correspond to respective AC characteristics, It is possible to obtain the same effect as that of the above embodiment. (IV) In the first and second embodiments, the loop of the series of control operations is assumed to be twice, but the number of times is not limited to this. Known technology, eg with load function
By using a binary counter of bits for the counters 341 and 411, an arbitrary number can be set as the number of loops.
【００３３】[0033]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、記憶部から能動的に読出して非同期バスに出
力する制御を行う転送制御回路において、記憶部あるい
は非同期バスに対して制御信号を送出するＦＥ回路と、
制御動作を進めて一連の制御動作を循環して行うループ
制御手段と、一連の制御動作の繰り返し回数を制御する
ループ回数制御手段とを備えているので、データを記憶
部から能動的に読出してバースト転送を実施することが
でき、さらに、下記の効果を得ることができる。 （ａ）ＦＥ回路と順序制御を行うループ制御手段とルー
プ回数制御手段とを非同期回路で構成しているので、各
ＦＥ回路における制御動作を定める過程において、バス
に対する制御信号を同期化する必要がない。そのため、
記憶部を参照するために他の回路に同調する必要がなく
なり、トランザクション毎のオーバヘッドが最小とな
り、転送におけるスループットを改善できる。 （ｂ）ＦＥ回路とＳＣ回路とで、出力制御回路を構成
し、それらの応答信号に基づいて制御動作を順次進める
ので、次のような利点が得られる。即ち、競争の条件を
避けるための信号遅延素子等を別段設けなくともハザー
ド発生を防止した非同期回路で構成できるので、読出し
速度を低下させる事なく確実に出力制御を行うことがで
きる。また、個々の回路の動作速度が変化しても、ＳＣ
回路は所要の動作を確実に実行するので、ＦＥ回路の動
作に変動が生じた場合にも、誤動作が発生しない。さら
に、ＳＣ回路は、応答信号を検出して制御動作をする構
成なので、いずれかの回路で障害が発生しても、制御動
作が停止されるので誤動作が波及せず障害の検出が容易
となる。As described in detail above, according to the first aspect of the present invention, in the transfer control circuit for controlling the active reading from the storage unit and the output to the asynchronous bus, the transfer control circuit can be used for the storage unit or the asynchronous bus. An FE circuit for transmitting a control signal,
Since a loop control means for advancing the control operation to circulate a series of control operations and a loop number control means for controlling the number of repetitions of the series of control operations are provided, data is actively read from the storage section. Burst transfer can be performed, and the following effects can be obtained. (A) Since the FE circuit, the loop control means for performing order control, and the loop number control means are composed of asynchronous circuits, it is necessary to synchronize the control signals for the buses in the process of determining the control operation in each FE circuit. Absent. for that reason,
It is not necessary to tune to other circuits to refer to the storage unit, the overhead for each transaction is minimized, and the throughput in transfer can be improved. (B) The FE circuit and the SC circuit form an output control circuit, and the control operation is sequentially advanced based on their response signals, so that the following advantages are obtained. That is, since the asynchronous circuit which prevents the occurrence of a hazard can be configured without separately providing a signal delay element or the like for avoiding the competition condition, the output control can be reliably performed without lowering the reading speed. Even if the operating speed of each circuit changes, SC
Since the circuit surely performs the required operation, malfunction does not occur even when the operation of the FE circuit fluctuates. Further, since the SC circuit is configured to detect the response signal and perform the control operation, even if a failure occurs in any of the circuits, the control operation is stopped so that the malfunction does not spread and the failure can be easily detected. .
【００３４】（ｃ）ＳＣ回路は所要時間の異なる独立し
た応答を待ち合わせるので、非同期回路であっても順序
制御を行え、使用される装置の自由度が上がる。 （ｄ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず、順序制御動作を進めるので、高速な制御動作が可能
となる。 （ｅ）記憶部を参照するための保証時間を確保する遅延
要素を設け、ＳＣ回路は保証の動作を待ち合わせる構成
としているので、動作時間の保証ができ、複雑なインタ
フェースにも対応が可能となる。このことにより、様々
な記憶部の交流特性に対して無駄なく適応できる転送制
御回路を構成できるようになる。第２の発明によれば、
非同期バスを介して能動的に記憶部に対する書込みの制
御を行う転送制御回路において、書込みに対する制御動
作をそれぞれ行うＦＥ回路と、制御動作を進めて一連の
制御動作を循環して行うループ制御手段と、一連の制御
動作の繰り返し回数を制御するループ回数制御手段とを
備えているので、記憶部に対してデータをバースト転送
して能動的に書込むことができ、さらに、下記の効果を
得ることができる。 （ｆ）記憶部あるいは非同期バスに対して制御信号を送
出するＦＥ回路とループ制御手段とループ回数制御手段
とを非同期回路で構成しているので、各ＦＥ回路におけ
る制御動作を定める過程において、バスに対する制御信
号を同期化する必要がない。そのため、記憶部を参照す
るために他の回路に同調する必要がなくなり、トランザ
クション毎のオーバヘッドが最小となり、転送における
スループットを改善できる。(C) Since the SC circuit waits for independent responses having different required times, sequence control can be performed even with an asynchronous circuit, and the degree of freedom of the device used is increased. (D) Since at least one of the SC circuits advances the sequence control operation regardless of the state of the response signal generated by the FE circuit after detecting the operation end of the FE circuit, a high speed control operation is possible. (E) Since the delay element for ensuring the guaranteed time for referring to the storage unit is provided and the SC circuit is configured to wait for the guaranteed operation, the operating time can be guaranteed and a complicated interface can be supported. . As a result, it becomes possible to configure a transfer control circuit that can adapt to the AC characteristics of various storage units without waste. According to the second invention,
In a transfer control circuit that actively controls writing to a storage unit via an asynchronous bus, an FE circuit that performs a control operation for writing, and a loop control unit that advances the control operation and circulates a series of control operations. Since a loop number control means for controlling the number of times of repeating a series of control operations is provided, data can be burst-transferred to the storage section and actively written, and the following effects can be obtained. You can (F) Since the FE circuit for sending the control signal to the storage section or the asynchronous bus, the loop control means, and the loop number control means are composed of an asynchronous circuit, the bus is used in the process of determining the control operation in each FE circuit. There is no need to synchronize the control signal for. Therefore, it is not necessary to tune to another circuit to refer to the storage unit, the overhead for each transaction is minimized, and the throughput in transfer can be improved.
【００３５】（ｇ）ＦＥ回路とＳＣ回路とで、入力制御
回路を構成し、それらの応答信号に基づいて制御動作を
順次進めるので、次のような利点が得られる。即ち、競
争の条件を避けるための信号遅延素子等を別段設けなく
ともハザード発生を防止した非同期回路で構成できるの
で、書込み速度を低下させる事なく確実に入力制御を行
うことができる。また、個々の回路の動作速度が変化し
ても、ＳＣ回路は所要の動作を確実に実行するので、Ｆ
Ｅ回路の動作に変動が生じた場合にも、誤動作が発生し
ない。さらに、ＳＣ回路は応答信号を検出して制御動作
をする構成なので、いずれかの回路で障害が発生して
も、制御動作が停止されるので誤動作が波及せず障害の
検出が容易である。 （ｈ）ＳＣ回路は所要時間の異なる独立した応答を待ち
合わせるので、非同期回路であっても順序制御を行え、
使用される装置の自由度が上がる。 （ｉ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず順序制御動作を進めるので、高速な制御動作が可能と
なる。 （ｊ）記憶部を参照するための保証時間を確保する遅延
要素を設け、ＳＣ回路は保証の動作を待ち合わせる構成
としているので、複雑なインタフェースにも対応が可能
となる。このことにより、様々な記憶部の交流特性に対
して無駄なく適応できる転送制御回路を構成できるよう
になる。(G) Since the FE circuit and the SC circuit form an input control circuit, and the control operation is sequentially advanced based on the response signals thereof, the following advantages are obtained. That is, since it is possible to configure an asynchronous circuit that prevents the occurrence of hazards without separately providing a signal delay element or the like for avoiding the competition condition, it is possible to reliably perform input control without lowering the writing speed. Further, even if the operating speed of each circuit changes, the SC circuit surely executes the required operation.
Even if the operation of the E circuit changes, no malfunction occurs. Further, since the SC circuit is configured to detect the response signal and perform the control operation, even if a failure occurs in any of the circuits, the control operation is stopped, so that the malfunction does not spread and the failure can be easily detected. (H) Since the SC circuit waits for independent responses with different required times, sequence control can be performed even with an asynchronous circuit.
The degree of freedom of the equipment used increases. (I) Since at least one of the SC circuits advances the sequence control operation regardless of the state of the response signal generated by the FE circuit after detecting the end of operation of the FE circuit, high speed control operation is possible. (J) Since the delay element for ensuring the guaranteed time for referring to the storage unit is provided and the SC circuit waits for the guaranteed operation, it is possible to cope with a complicated interface. As a result, it becomes possible to configure a transfer control circuit that can adapt to the AC characteristics of various storage units without waste.
【図１】本発明の第１の実施例の転送制御回路を示す図
である。FIG. 1 is a diagram showing a transfer control circuit according to a first embodiment of the present invention.
【図２】コンピュータシステムを示す図である。FIG. 2 is a diagram showing a computer system.
【図３】図２中のＤＭＡ装置の概略を説明する図であ
る。FIG. 3 is a diagram illustrating an outline of a DMA device in FIG.
【図４】図１の出力制御回路を示す構成ブロック図であ
る。4 is a configuration block diagram showing an output control circuit of FIG. 1. FIG.
【図５】図４中のループ回数制御手段の構成を示すブロ
ック図である。5 is a block diagram showing a configuration of a loop number control means in FIG.
【図６】図４中のループ制御手段とＦＥ回路を示す構成
ブロック図である。6 is a configuration block diagram showing a loop control means and an FE circuit in FIG.
【図７】図６中のＳＣ回路の構成を説明する図である。7 is a diagram illustrating a configuration of an SC circuit in FIG.
【図８】図６中のＦＥ回路の構成を説明する図である。8 is a diagram illustrating a configuration of an FE circuit in FIG.
【図９】図１の動作を説明するタイムチャートである。FIG. 9 is a time chart explaining the operation of FIG. 1.
【図１０】本発明の第２の実施例を示す転送制御回路の
構成ブロック図である。FIG. 10 is a configuration block diagram of a transfer control circuit showing a second embodiment of the present invention.
【図１１】図１０中の入力制御回路を示す構成ブロック
図である。11 is a configuration block diagram showing an input control circuit in FIG.
【図１２】図１１中のループ回数制御手段の構成を示す
ブロック図である。12 is a block diagram showing a configuration of a loop number control means in FIG.
【図１３】図１１中のループ制御手段とＦＥ回路を示す
構成ブロック図である。13 is a configuration block diagram showing a loop control means and an FE circuit in FIG.
【図１４】図１３中のＳＣ回路とＦＥ回路の構成を説明
する図である。FIG. 14 is a diagram illustrating a configuration of an SC circuit and an FE circuit in FIG.
【図１５】図１１の動作を説明するタイムチャートであ
る。15 is a time chart explaining the operation of FIG.
１ 非同期式バス ６，９ メモリ ３３０ 出力制御回路 ３４０ ループ回数制御
手段 ３５０ ループ制御手段 ３５２〜３５５，４２２〜４２５ ＳＣ回路 ３６０，３７０，４３０，４４０ ＦＥ回路 ３６０−２，３６０−３，４４０−２ 遅延要素 ４００ 入力制御回路1 Asynchronous bus 6,9 Memory 330 Output control circuit 340 Loop number control means 350 Loop control means 352-355, 422-425 SC circuit 360, 370, 430, 440 FE circuit 360-2, 360-3, 440-2 Delay element 400 Input control circuit
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20512794AJPH0869434A (en) | 1994-08-30 | 1994-08-30 | Transfer control circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20512794AJPH0869434A (en) | 1994-08-30 | 1994-08-30 | Transfer control circuit |
| Publication Number | Publication Date |
|---|---|
| JPH0869434Atrue JPH0869434A (en) | 1996-03-12 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20512794AWithdrawnJPH0869434A (en) | 1994-08-30 | 1994-08-30 | Transfer control circuit |
| Country | Link |
|---|---|
| JP (1) | JPH0869434A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531957A (en)* | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | Asynchronous static random access memory |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531957A (en)* | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | Asynchronous static random access memory |
| Publication | Publication Date | Title |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:20011106 |