JPH0864838A - Thin film transistor - Google Patents

Abstract

PURPOSE: To provide a thin film transistor which can reduce an off-current without increase of the area of transistor. CONSTITUTION: In a thin film transistor comprising a thin film semiconductor region 10 formed on a substrate 1 and a plurality of electrodes for applying voltages to this thin film semiconductor region, the thin film semiconductor region has at least two high concentration impurity regions 4, a plurality of channel regions 3 between high concentration impurity regions and a low concentration impurity region 5 between the high concentration impurity region and channel region are provided and moreover a gate electrode 7 is also provided at the position corresponding to each channel region via the insulating layer 6.

Description

Translated fromJapanese

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、液晶表示装置その他
の電子機器装置に用いる薄膜トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor used in a liquid crystal display device and other electronic equipment.

【０００２】[0002]

【従来の技術】液晶表示装置は表示装置の薄型化を図る
に有効であり、近年、その研究開発が盛んに行なわれて
いる。液晶表示装置は、その表示形態によってセグメン
ト方式とマトリックス方式とに分けることができるが、
マトリックス方式のものは画像を表示する用途として液
晶テレビ、パソコン、ワープロ等の表示装置に用いられ
ている。このマトリックス方式には単純マトリックス方
式とアクティブマトリックス方式とがあるが、高画質で
ある上、クロストークの現象がないアクティブマトリッ
クス方式が注目されている。アクティブマトリックス方
式の液晶表示装置は、１画素ごとに設けた液晶駆動素子
によりその画素の液晶部分に電圧を印加することにより
画像を表示するものである。この液晶駆動素子として近
年急速に普及しつつあるのが薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）である。薄膜トランジスタ
は、以前のシリコン単結晶基板上に作られたＭＯＳトラ
ンジスタのもつ欠点、すなわち表示画面の寸法の制限が
あること、透過型にできないこと等を克服する液晶駆動
素子として開発されたものである。薄膜トランジスタ
は、ガラス等の透明絶縁基板上に形成された半導体薄膜
の所定の領域に不純物を注入してトランジスタを形成す
る。特に、液晶表示装置用の半導体薄膜の素材として
は、セレン化カドミウム、多結晶シリコン、アモルファ
スシリコン等が用いられている。液晶表示装置に使用さ
れる薄膜トランジスタに要求される性能は、液晶を駆動
するに十分なオン電流が得られること、及びオフ状態に
おける保持特性を良くするためにオフ電流が極力少ない
ことである。ところが十分なオン電流を得るために、チ
ャネル長を短くチャネル幅を大きくすると、ＰＮ接合部
分の電界強度が大きくなるため、オフ電流が増加すると
いう二律背反の現象が発生する。そこで従来より、半導
体薄膜に直列接続した複数の薄膜トランジスタを形成し
てチャネル長を分割し、各チャネルごとにゲート電極を
設けたマルチゲート構造の薄膜トランジスタが用いられ
てきた。図５は従来のマルチゲート構造の薄膜トランジ
スタの等価回路図である。図５において、トランジスタ
１１，１２，１３は直列接続され、一方の端のトランジ
スタ１１のソース領域がソース端子Ｓに接続され、他の
一方のトランジスタ１３のドレイン領域がドレイン端子
Ｄに接続されている。また、各トランジスタのゲート電
極はすべて共通のゲート端子Ｇに接続されている。すな
わち、この直列接続された複数のトランジスタにより単
一の薄膜トランジスタとして機能すると同時に、全体の
チャネル長は短く分割された構造となっている。このよ
うなマルチゲート構造の薄膜トランジスタは、チャネル
長を短く分割することにより、個々のトランジスタにお
けるＰＮ接合部分の電界強度を分散することとなり、そ
の結果オフ電流を減少させることができる。2. Description of the Related Art A liquid crystal display device is effective for making a display device thinner, and in recent years, research and development have been actively conducted. The liquid crystal display device can be divided into a segment system and a matrix system depending on its display form.
The matrix type is used for display devices such as liquid crystal televisions, personal computers and word processors for displaying images. The matrix system includes a simple matrix system and an active matrix system, but an active matrix system which has high image quality and does not have a crosstalk phenomenon is attracting attention. The active matrix type liquid crystal display device displays an image by applying a voltage to a liquid crystal portion of a pixel by a liquid crystal driving element provided for each pixel. A thin film transistor (TF) is rapidly becoming popular as a liquid crystal driving element in recent years.
T: Thin Film Transistor). The thin film transistor has been developed as a liquid crystal driving element that overcomes the drawbacks of the MOS transistor formed on the previous silicon single crystal substrate, that is, the limitation of the size of the display screen, the inability to use the transmissive type, and the like. . A thin film transistor forms a transistor by injecting impurities into a predetermined region of a semiconductor thin film formed on a transparent insulating substrate such as glass. In particular, cadmium selenide, polycrystalline silicon, amorphous silicon and the like are used as materials for semiconductor thin films for liquid crystal display devices. The performance required for a thin film transistor used in a liquid crystal display device is that an on-current sufficient to drive a liquid crystal can be obtained, and an off-current is as small as possible in order to improve retention characteristics in an off state. However, if the channel length is made short and the channel width is made large in order to obtain a sufficient on-current, the electric field strength at the PN junction portion becomes large, and thus the off-current increases, which is a trade-off phenomenon. Therefore, conventionally, a thin film transistor having a multi-gate structure has been used in which a plurality of thin film transistors connected in series to a semiconductor thin film are formed to divide a channel length and a gate electrode is provided for each channel. FIG. 5 is an equivalent circuit diagram of a conventional multi-gate thin film transistor. In FIG. 5, the transistors 11, 12, and 13 are connected in series, the source region of the transistor 11 at one end is connected to the source terminal S, and the drain region of the other one transistor 13 is connected to the drain terminal D. . The gate electrodes of all the transistors are connected to the common gate terminal G. That is, the plurality of transistors connected in series function as a single thin film transistor, and at the same time, the entire channel length is divided into short structures. In such a multi-gate thin film transistor, by dividing the channel length into short parts, the electric field strength of the PN junction part of each transistor is dispersed, and as a result, the off current can be reduced.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら上記従来
のマルチゲート構造の薄膜トランジスタは、オフ電流を
少なくしようとすればそれだけゲート数を増加させねば
ならず、ゲート数の増加に伴いトランジスタの面積も増
大するという問題があった。この発明はかかる従来の問
題の問題を解決するものであり、トランジスタの面積増
大を伴うことなくオフ電流を減少させることのできる薄
膜トランジスタを提供することを目的とする。However, in the above-mentioned conventional multi-gate thin film transistor, the number of gates must be increased to reduce the off current, and the area of the transistor is increased as the number of gates is increased. There was a problem. The present invention solves the problem of the conventional problems, and an object thereof is to provide a thin film transistor capable of reducing the off current without increasing the area of the transistor.

【０００４】[0004]

【課題を解決するための手段】この発明は上記目的を達
成するために、基板上に形成された薄膜半導体領域及び
この薄膜半導体領域に電圧を印加する複数の電極を備え
た薄膜トランジスタにおいて、前記薄膜半導体領域は、
少なくとも２つの高濃度不純物領域と、この高濃度不純
物領域の間に存在する複数のチャネル領域と、前記高濃
度不純物領域と前記チャネル領域との間に低濃度不純物
領域とを有し、各チャネル領域に対応する位置に絶縁層
を介してゲート電極を有することを特徴とする。In order to achieve the above object, the present invention provides a thin film transistor comprising a thin film semiconductor region formed on a substrate and a plurality of electrodes for applying a voltage to the thin film semiconductor region. The semiconductor area is
Each of the channel regions has at least two high-concentration impurity regions, a plurality of channel regions existing between the high-concentration impurity regions, and a low-concentration impurity region between the high-concentration impurity regions and the channel regions. The gate electrode is provided through the insulating layer at a position corresponding to.

【０００５】[0005]

【作用】上記手段によるこの発明の作用は、薄膜トラン
ジスタのＰＮ接合部分、すなわち電極が接続された高濃
度不純物領域と複数のチャネル領域との間に低濃度不純
物領域を有し、ＰＮ接合部分の電界強度を小さくするこ
とにより、ゲート増加によるトランジスタの面積増大を
伴うことなくオフ電流を減少させることが可能となる。The operation of the present invention by the above means has the PN junction portion of the thin film transistor, that is, the low concentration impurity region is provided between the high concentration impurity region to which the electrodes are connected and the plurality of channel regions. By reducing the strength, the off-state current can be reduced without increasing the area of the transistor due to the increase in the gate.

【０００６】[0006]

【実施例】以下、図１〜図４を参照してこの発明の実施
例を説明する。図１はこの発明の薄膜トランジスタの第
１の実施例の構造を示す断面図である。ガラス基板１の
表面の全面にわたって、下地透明絶縁膜２が形成されて
いる。この下地透明絶縁膜２の表面に形成された薄膜半
導体領域１０は、異なる複数の領域で構成されている。
すなわち、不純物の注入のない複数のチャネル領域３、
高い不純物濃度のイオンが注入された高濃度不純物領域
４、低い不純物濃度のイオンが注入された低濃度不純物
領域５で構成されている。さらに、薄膜半導体領域はゲ
ート絶縁膜６で覆われ、このゲート絶縁膜６の表面の各
チャネル領域３に対応する位置にそれぞれゲート電極７
が形成されている。そしてゲート絶縁膜６及びゲート電
極７は層間絶縁膜８で覆われている。薄膜半導体領域１
０の両端の高濃度不純物領域４の上部のゲート絶縁膜７
及び層間絶縁膜８にはエッチングにより孔が開けられて
いて、２つの高濃度不純物領域４の一方はドレイン電極
９ａに他方はソース電極９ｂに接続されている。ドレイ
ン電極９ａに接続された高濃度不純物領域４はドレイン
領域であり、またソース電極９ｂに接続された高濃度不
純物領域４はソース領域である。すなわち、図１の薄膜
トランジスタの構造は、マルチゲート構造でかつ低濃度
イオン注入ドレイン（ＬＤＤ）構造となっている。もっ
とも図１の構造ではレジストパターンの工程が容易であ
ることから、ソース領域もＬＤＤ構造を採っている。な
お、図１の如き薄膜トランジスタにおいて、ゲート電極
７が２個の場合をデュアルゲート、３個の場合をトリプ
ルゲートという。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a sectional view showing the structure of the first embodiment of the thin film transistor of the present invention. A base transparent insulating film 2 is formed on the entire surface of the glass substrate 1. The thin film semiconductor region 10 formed on the surface of the underlying transparent insulating film 2 is composed of a plurality of different regions.
That is, a plurality of channel regions 3 without impurity implantation,
It is composed of a high concentration impurity region 4 into which ions of high impurity concentration are implanted and a low concentration impurity region 5 into which ions of low impurity concentration are implanted. Further, the thin film semiconductor region is covered with the gate insulating film 6, and the gate electrode 7 is provided at a position corresponding to each channel region 3 on the surface of the gate insulating film 6.
Are formed. The gate insulating film 6 and the gate electrode 7 are covered with the interlayer insulating film 8. Thin film semiconductor region 1
Gate insulating film 7 on the high-concentration impurity regions 4 at both ends of 0
A hole is formed in the interlayer insulating film 8 by etching, and one of the two high-concentration impurity regions 4 is connected to the drain electrode 9a and the other is connected to the source electrode 9b. The high-concentration impurity region 4 connected to the drain electrode 9a is a drain region, and the high-concentration impurity region 4 connected to the source electrode 9b is a source region. That is, the thin film transistor of FIG. 1 has a multi-gate structure and a low-concentration ion implantation drain (LDD) structure. However, in the structure of FIG. 1, since the process of forming the resist pattern is easy, the source region also has the LDD structure. In the thin film transistor as shown in FIG. 1, the case where the number of gate electrodes 7 is two is called a dual gate, and the case where the number of gate electrodes 7 is three is called a triple gate.

【０００７】図３は、従来例及び第１実施例におけるｎ
−ＭＯＳ型のデュアルゲート薄膜トランジスタのゲート
電圧に対するドレイン電流の特性を示す図である。図３
（ａ）は従来例のゲート電極を２つもつＬＤＤ構造でな
いデュアルゲート薄膜トランジスタのドレイン電流特性
を示し、図３（ｂ）は第１実施例のゲート電極を２つも
つと同時にＬＤＤ構造のデュアルゲート薄膜トランジス
タのドレイン電流を示している。図３において、特性曲
線Ａはドレイン電極に印加される電圧（ドレイン・ソー
ス間電圧）Ｖd が５ｖ、特性曲線Ｂはドレイン電極に印
加される電圧Ｖd が１０ｖの場合である。FIG. 3 shows n in the conventional example and the first example.
It is a figure which shows the characteristic of the drain current with respect to the gate voltage of a MOS type dual gate thin film transistor. FIG.
FIG. 3A shows a drain current characteristic of a dual gate thin film transistor which is not the LDD structure having two gate electrodes of the conventional example, and FIG. 3B is a dual gate having the LDD structure at the same time as having the two gate electrodes of the first embodiment. The drain current of the thin film transistor is shown. In FIG. 3, the characteristic curve A is the case where the voltage (drain-source voltage) Vd applied to the drain electrode is 5v, and the characteristic curve B is the case where the voltage Vd applied to the drain electrode is 10v.

【０００８】図４は、従来例及び第１実施例におけるト
リプルゲート薄膜トランジスタのゲート電圧に対するド
レイン電流の特性を示す図である。図４（ａ）は従来例
のゲート電極を３つもつＬＤＤ構造でないトリプルゲー
ト薄膜トランジスタのドレイン電流特性を示し、図４
（ｂ）は第１実施例のゲート電極を３つもつと同時にＬ
ＤＤ構造のトリプルゲート薄膜トランジスタのドレイン
電流を示している。図４においても、特性曲線Ａはドレ
イン電極に印加される電圧Ｖd が５ｖ、特性曲線Ｂはド
レイン電極に印加される電圧Ｖd が１０ｖの場合であ
る。FIG. 4 is a diagram showing the characteristics of the drain current with respect to the gate voltage of the triple gate thin film transistor in the conventional example and the first example. FIG. 4A shows a drain current characteristic of a triple-gate thin film transistor which does not have an LDD structure having three gate electrodes in the conventional example.
(B) has three gate electrodes of the first embodiment and at the same time L
The drain current of the triple gate thin film transistor of DD structure is shown. Also in FIG. 4, the characteristic curve A shows the case where the voltage Vd applied to the drain electrode is 5v, and the characteristic curve B shows the case where the voltage Vd applied to the drain electrode is 10v.

【０００９】図３（ａ），（ｂ）及び図４（ａ），
（ｂ）から明らかなように、デュアルゲート薄膜トラン
ジスタもトリプルゲート薄膜トランジスタも、ＬＤＤ構
造のものはゲート電圧が負の範囲における電流すなわち
無電界時及び逆バイアス時にドレインに流れるオフ電流
が、ＬＤＤ構造でないものよりも一層減少しているのが
判る。さらに、デュアルゲートのものよりもトリプルゲ
ートのものの方がオフ電流の減少が顕著である。従っ
て、マルチゲート構造の薄膜トランジスタにおいても、
オフ電流の減少を図るために、単にゲート数を増加させ
るだけでなく、ＬＤＤ構造と組み合わせることにより、
トランジスタの面積増大を伴うことなくオフ電流を減少
させることができる。3 (a) and 3 (b) and FIG. 4 (a),
As is clear from (b), both the dual-gate thin film transistor and the triple-gate thin film transistor having the LDD structure have a current in the negative range of the gate voltage, that is, the off current flowing to the drain at the time of no electric field and reverse bias is not the LDD structure. It can be seen that it is decreasing more than that. Further, the off-current of the triple gate is more remarkable than that of the dual gate. Therefore, even in a thin film transistor having a multi-gate structure,
In order to reduce the off-state current, by combining not only the number of gates but also the LDD structure,
The off-state current can be reduced without increasing the area of the transistor.

【００１０】図２はこの発明の薄膜トランジスタの第２
の実施例の構造を示す断面図である。図２の薄膜トラン
ジスタの構成は、基本的には図１の薄膜トランジスタの
構成と同一であり、以下図１の構成と異なる点について
説明する。この場合の構成の特徴は、各チャネル領域３
間は低濃度不純物領域５のみで形成され、高濃度不純物
領域が存在しないことである。しかしながら、マルチゲ
ート構造の薄膜トランジスタの場合には、各チャネル領
域３間の高濃度不純物領域から電極を引き出す必要がな
いので、各チャネル領域３間は低濃度不純物領域５のみ
で形成しても第１の実施例と同様の効果が得られる。FIG. 2 shows a second thin film transistor of the present invention.
3 is a cross-sectional view showing the structure of the embodiment of FIG. The configuration of the thin film transistor of FIG. 2 is basically the same as the configuration of the thin film transistor of FIG. 1, and the difference from the configuration of FIG. 1 will be described below. The characteristic of the configuration in this case is that each channel region 3
That is, the space is formed only by the low-concentration impurity region 5 and there is no high-concentration impurity region. However, in the case of a thin film transistor having a multi-gate structure, it is not necessary to draw an electrode from the high-concentration impurity regions between the channel regions 3, so that even if only the low-concentration impurity regions 5 are formed between the channel regions 3, it is possible to obtain the first electrode. The same effect as that of the embodiment can be obtained.

【００１１】[0011]

【発明の効果】この発明によれば、基板上に形成された
薄膜半導体領域及びこの薄膜半導体領域に電圧を印加す
る複数の電極を備えた薄膜トランジスタにおいて、前記
薄膜半導体領域は、少なくとも２つの高濃度不純物領域
と、この高濃度不純物領域の間に存在する複数のチャネ
ル領域と、前記高濃度不純物領域と前記チャネル領域と
の間に低濃度不純物領域とを有し、各チャネル領域に対
応する位置に絶縁層を介してゲート電極を有することに
より、ＰＮ接合部分の電界強度を小さくできるので、マ
ルチゲート構造のみの薄膜トランジスタの場合と比較し
て、トランジスタの面積増大を伴うことなくオフ電流を
減少させることが可能となる。According to the present invention, in a thin film transistor having a thin film semiconductor region formed on a substrate and a plurality of electrodes for applying a voltage to the thin film semiconductor region, the thin film semiconductor region has at least two high concentration regions. An impurity region, a plurality of channel regions existing between the high-concentration impurity regions, and a low-concentration impurity region between the high-concentration impurity region and the channel region are provided at positions corresponding to the respective channel regions. By having the gate electrode through the insulating layer, the electric field strength at the PN junction can be reduced, so that the off-current can be reduced without increasing the area of the transistor as compared with the case of a thin film transistor having only a multi-gate structure. Is possible.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の薄膜トランジスタの第１の実施例の
構造を示す断面図。FIG. 1 is a sectional view showing a structure of a first embodiment of a thin film transistor of the invention.

【図２】この発明の薄膜トランジスタの第２の実施例の
構造を示す断面図。FIG. 2 is a sectional view showing the structure of a second embodiment of the thin film transistor of the invention.

【図３】従来例及び第１実施例におけるデュアルゲート
薄膜トランジスタのゲート電圧に対するドレイン電流の
特性を示す図。FIG. 3 is a diagram showing characteristics of drain current with respect to gate voltage of the dual gate thin film transistor in the conventional example and the first example.

【図４】従来例及び第１実施例におけるトリプルゲート
薄膜トランジスタのゲート電圧に対するドレイン電流の
特性を示す図。FIG. 4 is a diagram showing characteristics of drain current with respect to gate voltage of triple-gate thin film transistors in the conventional example and the first example.

【図５】従来のマルチゲート構造の薄膜トランジスタの
等価回路図。FIG. 5 is an equivalent circuit diagram of a conventional thin film transistor having a multi-gate structure.

【符号の説明】[Explanation of symbols]

１ ガラス基板 ３ チャネル領域 ４ 高濃度不純物領域 ５ 低濃度不純物領域 ７ ゲート電極 １０ 薄膜半導体領域 1 glass substrate 3 channel region 4 high concentration impurity region 5 low concentration impurity region 7 gate electrode 10 thin film semiconductor region

Claims (3)

Translated fromJapanese

【特許請求の範囲】[Claims]【請求項１】基板上に形成された薄膜半導体領域及びこ
の薄膜半導体領域に電圧を印加する複数の電極を備えた
薄膜トランジスタにおいて、 前記薄膜半導体領域は、少なくとも２つの高濃度不純物
領域と、この高濃度不純物領域の間に存在する複数のチ
ャネル領域と、前記高濃度不純物領域と前記チャネル領
域との間に低濃度不純物領域とを有し、各チャネル領域
に対応する位置に絶縁層を介してそれぞれゲート電極を
有することを特徴とする薄膜トランジスタ。1. A thin film transistor comprising a thin film semiconductor region formed on a substrate and a plurality of electrodes for applying a voltage to the thin film semiconductor region, wherein the thin film semiconductor region comprises at least two high-concentration impurity regions and the high concentration impurity region. A plurality of channel regions existing between the high-concentration impurity regions and a low-concentration impurity region between the high-concentration impurity region and the channel region, each of which has an insulating layer at a position corresponding to each channel region. A thin film transistor having a gate electrode.【請求項２】請求項１において、各チャネル領域間に低
濃度不純物領域を有することを特徴とする薄膜トランジ
スタ。2. A thin film transistor according to claim 1, wherein a low concentration impurity region is provided between each channel region.【請求項３】請求項１において、各チャネル領域間に一
対の低濃度不純物領域と該低濃度不純物領域間に配され
た高濃度不純物領域を有することを特徴とする薄膜トラ
ンジスタ。3. A thin film transistor according to claim 1, further comprising a pair of low-concentration impurity regions between each channel region and a high-concentration impurity region disposed between the low-concentration impurity regions.