【０００１】[0001]
【産業上の利用分野】本発明は一般的に電子デバイスの
分野に関し、特に同期ダイナミックランダムアクセスメ
モリをテストのために再構成する方法及び装置に関す
る。FIELD OF THE INVENTION This invention relates generally to the field of electronic devices, and more particularly to a method and apparatus for reconfiguring a synchronous dynamic random access memory for testing.
【０００２】[0002]
【従来の技術】大概のデータ処理システムの基本的アー
キテクチュアには今日デジタルプロセッサやランダムア
クセスメモリが含まれている。経済的理由から、ランダ
ムアクセスメモリ（“ＲＡＭ”）はダイナミックランダ
ムアクセスメモリ（“ＤＲＡＭ”）である場合が多い。2. Description of the Related Art The basic architecture of most data processing systems today includes digital processors and random access memories. For economic reasons, random access memory (“RAM”) is often dynamic random access memory (“DRAM”).
【０００３】非同期ＤＲＡＭの代表的な作動周波数は３
３Ｍｈｚの範囲内である。システムクロックレートがこ
の範囲を越えると、ＤＲＡＭがボトルネックとなってプ
ロセッサや他の部品はメモリアクセスに対する待機を強
制される。スタティックランダムアクセスメモリ（“Ｓ
ＲＡＭ”）、電気的イレーザブルプログラマブルリード
オンリーメモリ（“ＥＥＰＲＯＭ”）、他のプログラマ
ブルリードオンリーメモリ（“ＰＲＯＭ”）、及びリー
ドオンリーメモリ（“ＲＯＭ”）等のより高価なメモリ
にもこのような問題が存在する。A typical operating frequency of an asynchronous DRAM is 3
It is within the range of 3 Mhz. If the system clock rate exceeds this range, the DRAM becomes a bottleneck, forcing the processor and other components to wait for memory access. Static random access memory ("S
More expensive memory such as RAM "), electrically erasable programmable read only memory (" EEPROM "), other programmable read only memory (" PROM "), and read only memory (" ROM ") also suffers from such problems. Exists.
【０００４】最近、固有のＤＲＡＭの帯域幅をうまく利
用するために同期ダイナミックアクセスメモリ（“ＳＤ
ＲＡＭ”）が提案されている。同期ＤＲＡＭの場合に
は、メモリデバイスに対して比較的高速でデータがクロ
ックされる。例えば、パイプラインアーキテクチュアを
使用する同期ＤＲＡＭは１００Ｍｈｚの速度で作動する
ことができる。Recently, synchronous dynamic access memory ("SD
RAM ") has been proposed. In the case of synchronous DRAM, data is clocked relatively fast to the memory device. For example, synchronous DRAM using a pipeline architecture may operate at a speed of 100 Mhz. it can.
【０００５】同期ＤＲＡＭは比較的新しいデバイスであ
り、かつ高速で作動するため、同期ＤＲＡＭのテストは
高くつく。例えば同期ＤＲＡＭの動作は標準非同期ＤＲ
ＡＭとは異なるため、さまざまな同期ＤＲＡＭ動作モー
ドのテストを実施するのに新しいソフトウェアが必要で
ある。この新しいソフトウェアの開発には費用及び時間
がかかる。さらに、例えば１００Ｍｈｚ等の高速で同期
ＤＲＡＭを作動することができるテスターも高くつく。
しかしながら、大概の集積回路と同様に、市場に出す前
に同期ＤＲＡＭの動作テストを行わなければならない。Synchronous DRAM is a relatively new device and operates at high speed, so synchronous DRAM testing is expensive. For example, the operation of synchronous DRAM is standard asynchronous DR
Since it is different from AM, new software is required to carry out tests of various synchronous DRAM operating modes. Developing this new software is expensive and time consuming. Furthermore, a tester that can operate a synchronous DRAM at a high speed such as 100 Mhz is expensive.
However, as with most integrated circuits, synchronous DRAMs must be tested for operation before being placed on the market.
【０００６】[0006]
【発明が解決しようとする課題】したがって、同期ＤＲ
ＡＭのテストを費用をかけずに行うことができる方法及
び装置に対するニーズが生じている。Therefore, the synchronous DR
There is a need for a method and apparatus that allows AM testing to be done inexpensively.
【０００７】[0007]
【課題を解決するための手段】本発明の教示に従って、
テスト中に同期メモリを非同期メモリとして再構成する
方法及び装置が提供されそれにより従来の同期メモリに
関連する欠点や問題点が実質的に解消もしくは低減され
る。SUMMARY OF THE INVENTION In accordance with the teachings of the present invention,
A method and apparatus is provided for reconfiguring a synchronous memory as an asynchronous memory during testing, thereby substantially eliminating or reducing the disadvantages and problems associated with conventional synchronous memories.
【０００８】特に、再構成コントロール回路が再構成コ
ントロール信号を発生するように作動することができる
同期メモリデバイスを非同期メモリデバイスとして再構
成する回路が提供される。ローアドレスマルチプレクサ
は再構成コントロール信号に基づいて、外部ローアドレ
スストローブもしくは同期ローロード信号に応答してロ
ーアドレスが受信されるかどうかをセレクトするように
作動することができる。コラムアドレスマルチプレクサ
は再構成コントロール信号に基づいて、外部コラムアド
レスストローブもしくは同期コラムロード信号に応答し
てコラムアドレスが受信されるかどうかをセレクトする
ように作動することができる。ローイネーブルマルチプ
レクサは再構成コントロール信号に基づいて、外部ロー
アドレスストローブもしくは同期ローイネーブル信号に
応答してローアドレスがデコードされるかどうかをセレ
クトするように作動することができる。さらに、コラム
イネーブルマルチプレクサは再構成コントロール信号に
基づいて、外部コラムアドレスストローブもしくは同期
コラムイネーブル信号に応答してコラムアドレスがデコ
ードされるかどうかをセレクトするように作動すること
ができる。再構成コントロール信号が活性化されると、
同期クロック信号を参照することなく、外部ロー及びコ
ラムアドレスストローブに応答してアドレスが受信され
デコードされる。In particular, a circuit is provided for reconfiguring a synchronous memory device as an asynchronous memory device, the reconfiguration control circuit being operable to generate a reconfiguration control signal. The row address multiplexer is operable to select whether a row address is received in response to an external row address strobe or a synchronous row load signal based on the reconfiguration control signal. The column address multiplexer is operable to select whether a column address is received in response to an external column address strobe or a synchronous column load signal based on the reconfiguration control signal. The row enable multiplexer is operable to select whether the row address is decoded in response to an external row address strobe or a synchronous row enable signal based on the reconfiguration control signal. Further, the column enable multiplexer can operate to select whether the column address is decoded in response to the external column address strobe or the synchronous column enable signal based on the reconfiguration control signal. When the reconstruction control signal is activated,
Addresses are received and decoded in response to external row and column address strobes without reference to a synchronous clock signal.
【０００９】さらに、再構成コントロール信号が発生さ
れる同期メモリデバイスを非同期メモリデバイスとして
再構成する方法が提供される。次に、再構成コントロー
ル信号に基づいて、外部ローアドレスストローブもしく
は同期ローロード信号に応答してローアドレスが受信さ
れる。さらに、再構成コントロール信号に基づいて、外
部コラムアドレスストローブもしくは同期コラムロード
信号に応答してコラムアドレスが受信される。再構成コ
ントロール信号に基づいて、外部ローアドレスストロー
ブもしくは同期ローイネーブル信号に応答してローアド
レスがデコードされる。再構成コントロール信号に基づ
いて、外部コラムアドレスストローブもしくは同期コラ
ムイネーブル信号に応答してコラムアドレスがデコード
される。このようにして、再構成コントロール信号が活
性化されると同期クロック信号を参照することなく、外
部ロー及びコラムアドレスに応答してアドレスが受信さ
れデコードされる。Further provided is a method of reconfiguring a synchronous memory device in which a reconfiguration control signal is generated as an asynchronous memory device. Then, a row address is received in response to an external row address strobe or a synchronous row load signal based on the reconfiguration control signal. Further, the column address is received in response to the external column address strobe or the synchronous column load signal based on the reconfiguration control signal. The row address is decoded in response to the external row address strobe or the synchronous row enable signal based on the reconfiguration control signal. Based on the reconfiguration control signal, the column address is decoded in response to the external column address strobe or the synchronous column enable signal. In this way, when the reconfiguration control signal is activated, the address is received and decoded in response to the external row and column address without referring to the synchronous clock signal.
【００１０】本発明の重要な技術的利点は同期メモリデ
バイスを非同期メモリデバイスとして再構成して、既設
の装置や手順によりデバイスのテストを行って、著しい
コスト削減を図れるという事実である。An important technical advantage of the present invention is the fact that the synchronous memory device can be reconfigured as an asynchronous memory device and the device can be tested with existing equipment and procedures to achieve significant cost savings.
【００１１】[0011]
【実施例】ＤＲＡＭセルを使用するメモリデバイスに関
して本発明の説明を行う。しかしながら、ここで検討さ
れる概念はＳＤＲＡＭ、ＥＥＰＲＯＭ，ＰＲＯＭ，ＲＯ
Ｍ及び他のメモリデバイスにも適用される。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described with respect to memory devices using DRAM cells. However, the concepts considered here are SDRAM, EEPROM, PROM, RO
It also applies to M and other memory devices.
【００１２】図１にデータ処理システム１０のブロック
図を示す。データ処理システム１０はアドレスバス１
６、データバス１８、及びコントロールバス２０を介し
て同期ＤＲＡＭ１４にも接続されたデジタルプロセッサ
１２を含んでいる。システムクロック２２がリード２４
を介してデジタルプロセッサ１２及び同期ＤＲＡＭ１４
に接続されている。入出力（“Ｉ／Ｏ”）装置２６もバ
ス１６，１８，２０を介してデジタルプロセッサ１２に
接続されている。Ｉ／Ｏデバイス２６はリード２４を介
してシステムクロック２２にも接続されている。Ｉ／Ｏ
デバイス２６は、例えば、ディスクコントローラ等の周
辺装置もしくはこのような周辺装置と通信することがで
きるデバイスを含むことができる。FIG. 1 is a block diagram of the data processing system 10. Data processing system 10 is address bus 1
6, includes a digital processor 12 also connected to the synchronous DRAM 14 via a data bus 18, and a control bus 20. System clock 22 leads 24
Via the digital processor 12 and the synchronous DRAM 14
It is connected to the. Input / output (“I / O”) device 26 is also connected to digital processor 12 via buses 16, 18, and 20. I / O device 26 is also connected to system clock 22 via lead 24. I / O
The device 26 may include, for example, a peripheral device such as a disk controller or a device capable of communicating with such a peripheral device.
【００１３】同期ＤＲＡＭ１４に対して読み取りもしく
は書き込みされるデータはデータバス１８を介して送信
される。データのリード及びライトはコントロールバス
２０を介して送られるコントロール信号及びアドレスバ
ス１６を介して送られるアドレス位置によりコントロー
ルされる。代表的には、アドレスにはローアドレス及び
コラムアドレスが含まれている。アドレス及びコントロ
ール信号はデジタルプロセッサ１２もしくはメモリコン
トローラから発生することができる。システムクロック
２２は同期ＤＲＡＭ１４だけでなくデジタルプロセッサ
１２の動作をクロックする。それぞれ、バス１６，１
８，及び２０を介して送られるアドレス、データ、及び
コントロール信号は同期ＤＲＡＭ１４へクロックインさ
れ、データは同期ＤＲＡＭ１４からクロックアウトされ
る。したがって、同期ＤＲＡＭ１４の動作はシステムク
ロック２２と同期化され、その結果デジタルプロセッサ
１２と同期化される。同期ＤＲＡＭ１４をクロックする
のに使用されるクロック信号はシステムクロック２２か
ら引き出すことができることを理解されたい。例えば、
デジタルプロセッサ１２はシステムクロック２２から引
き出され同期ＤＲＡＭ１４の動作をクロックするのに使
用できるクロック信号を出力することができる。Data read from or written to the synchronous DRAM 14 is transmitted via the data bus 18. Data reading and writing are controlled by control signals sent via the control bus 20 and address positions sent via the address bus 16. The address typically includes a row address and a column address. Address and control signals can be generated from digital processor 12 or a memory controller. The system clock 22 clocks the operation of the digital processor 12 as well as the synchronous DRAM 14. Bus 16 and 1 respectively
Address, data, and control signals sent via 8 and 20 are clocked into synchronous DRAM 14 and data are clocked out of synchronous DRAM 14. Therefore, the operation of the synchronous DRAM 14 is synchronized with the system clock 22 and consequently with the digital processor 12. It should be appreciated that the clock signal used to clock the synchronous DRAM 14 can be derived from the system clock 22. For example,
The digital processor 12 can output a clock signal derived from the system clock 22 that can be used to clock the operation of the synchronous DRAM 14.
【００１４】図１のブロック図はデジタルプロセッサ及
び同期ＤＲＡＭの一つの構成を示している。このような
構成では、標準非同期ＤＲＡＭを使用するシステムより
もメモリアクセス速度を著しく向上することができる。The block diagram of FIG. 1 shows one configuration of a digital processor and a synchronous DRAM. With such a configuration, the memory access speed can be significantly improved as compared with the system using the standard asynchronous DRAM.
【００１５】図２は本発明の教示に従って構成された同
期ＤＲＡＭ１４のブロック図である。タイミング及びコ
ントロール回路２８がいくつかの入力を受信して同期Ｄ
ＲＡＭ１４の動作のコントロール及びタイミングを行う
のに使用するいくつかの内部信号を発生する。タイミン
グ及びコントロール回路２８が受信する入力を表１に示
し図２及び残りの図に関して詳細に検討する。FIG. 2 is a block diagram of a synchronous DRAM 14 constructed in accordance with the teachings of the present invention. Timing and control circuit 28 receives several inputs to synchronize D
It generates a number of internal signals used to control and timing the operation of RAM 14. The inputs received by the timing and control circuit 28 are shown in Table 1 and discussed in detail with respect to FIG.
【００１６】[0016]
【表１】[Table 1]
【００１７】入力信号ＣＬＫはシステム周波数で作動す
るシステムクロックである。システム周波数はＣＬＫ信
号のサイクルレートである。表に示す特定の入力信号は
単なる例に過ぎず、本発明の範囲内で他の信号も使用で
きることを理解されたい。例えば、１２のアドレス入力
が示されており、時分割多重化されたロー及びコラムア
ドレスを受信することができる。しかしながら、異なる
数のアドレス線を使用してロー及びコラムアドレスを一
緒に受信することができる。それよにもメモリスペース
の多いか少ないメモリデバイス、もしくは配列の異なる
メモリアレイに関してこれよりも多いもしくは少ないア
ドレス線を使用することもできる。同様に、８本のデー
タ線が図示されているが、本発明の範囲内でこれよりも
多いもしくは少ないデータ線を使用することができる。The input signal CLK is a system clock running at the system frequency. The system frequency is the cycle rate of the CLK signal. It should be understood that the particular input signals shown in the table are merely examples, and other signals may be used within the scope of the invention. For example, 12 address inputs are shown and can receive time division multiplexed row and column addresses. However, different numbers of address lines can be used to receive row and column addresses together. It is also possible to use more or less address lines for memory devices with more or less memory space, or differently arranged memory arrays. Similarly, although eight data lines are shown, more or less data lines can be used within the scope of the invention.
【００１８】同期ＤＲＡＭ１４はバーストモードで有利
に作動することができる。バーストモードでは、データ
は特定長さのバーストで書き込みもしくは読み取りされ
る。各バースト内で、データはクロックサイクル毎にア
クセスされ、高速同期動作が行われる。特定の実施例で
は、各バーストシーケンスの長さは１，２，４，もしく
は８アクセスとすることができ、本発明の範囲内でこれ
よりも長いバーストを使用することもできる。したがっ
て、例えば、一時に８ビットを入力もしくは出力する
（一時に１バイト）デバイスでは、１，２，４，もしく
は８バイトをバーストでリードもしくはライトすること
ができる。このようなバーストでは、各バイトは最終バ
イトに続きその間にクロック遅延は無い。The synchronous DRAM 14 can advantageously operate in burst mode. In burst mode, data is written or read in bursts of a particular length. Within each burst, data is accessed every clock cycle for high speed synchronous operation. In a particular embodiment, the length of each burst sequence can be 1, 2, 4, or 8 accesses, and longer bursts can be used within the scope of the invention. Therefore, for example, in a device that inputs or outputs 8 bits at a time (1 byte at a time), 1, 2, 4, or 8 bytes can be read or written in bursts. In such a burst, each byte follows the last byte with no clock delay between them.
【００１９】バースト動作中に、データをシリアルにリ
ードもしくはライトしたりインターリーブすることがで
きる。シリアル及びインターリーブは論理アドレス位置
がアクセスされる順序に関連している。バースト長及び
バースト種別（すなわち、シリアルかインターリーブ
か）はユーザプログラマブルでありタイミング及びコン
トロール回路２８内のモードレジスタ２９内に格納され
る。特定実施例では、プログラミングモードに入った後
でアドレス線を介してバースト長及びバースト種別デー
タを受信することができる。During the burst operation, data can be serially read or written or interleaved. Serial and interleave are related to the order in which logical address locations are accessed. The burst length and burst type (ie serial or interleaved) are user programmable and stored in a mode register 29 within the timing and control circuit 28. In a particular embodiment, the burst length and burst type data may be received via the address line after entering the programming mode.
【００２０】図２に示すように、同期ＤＲＡＭ１４内の
メモリセルアレイは２つのバンク、バンクＡ及びバンク
Ｂに分割される。さらに、各メモリバンクはｎ個のメモ
リセクションに分割される。図２に示すように、バンク
Ａはセクション３０−３２に分割される。同様に、バン
クＢはセクション３４−３６に分割される。各メモリバ
ンクが２つのセクションに分割されている実施例につい
て本発明の検討を行うが、各メモリバンクはさらに多く
のセクションに分割できることを理解されたい。As shown in FIG. 2, the memory cell array in the synchronous DRAM 14 is divided into two banks, bank A and bank B. Furthermore, each memory bank is divided into n memory sections. As shown in FIG. 2, bank A is divided into sections 30-32. Similarly, bank B is divided into sections 34-36. Although the present invention is discussed with respect to embodiments in which each memory bank is divided into two sections, it should be understood that each memory bank can be divided into more sections.
【００２１】バンクＡ内で、セクション３０のコラムは
セクション３２のコラムから独立している。したがっ
て、各セクションは別々にアクセスすることができる。
そのため、セクション３０及び３２は“コラムインデペ
ンデント”と言われる。同様に、バンクＢのセクション
３４及び３６がコラムインデペンデントである。特定実
施例において、例えば、各セクションは４，０９６ロー
及び１，０２４コラムを含み、各セクションの２つのロ
ーが一つのローアドレスによりアドレスされ、各セクシ
ョンの４つのコラムが一つのコラムアドレスによりアド
レスされる。このようにして、この実施例では、一つの
ロー及び一つのコラムアドレスに対して各セクションか
ら８ビットがアクセスされる。この実施例では、１２の
アドレスビットがローアドレスに使用され、これら１２
ビットの一つがメモリバンクをセレクトし、他の１１ビ
ットが各セクションの２つのローをセレクトする。さら
に、９つのアドレスビットがコラムアドレスに使用さ
れ、これら９ビットの一つがメモリセクションをセレク
トし、他の８ビットがセクション内の４つのコラムをセ
レクトする。Within bank A, the columns of section 30 are independent of the columns of section 32. Therefore, each section can be accessed separately.
As such, sections 30 and 32 are referred to as "column independent." Similarly, sections 34 and 36 of bank B are column independent. In a particular embodiment, for example, each section includes 4,096 rows and 1,024 columns, two rows of each section are addressed by one row address, and four columns of each section are addressed by one column address. To be done. Thus, in this embodiment, 8 bits are accessed from each section for one row and one column address. In this example, 12 address bits are used for the row address, and these 12
One of the bits selects the memory bank and the other 11 bits select the two rows of each section. In addition, nine address bits are used for the column address, one of these nine bits selecting the memory section and the other eight bits selecting the four columns in the section.
【００２２】メモリバンクをｎ個のコラムインデペンデ
ントセクションへ分割することにより、同期ＤＲＡＭ１
４は外部システム周波数の１／ｎで内部動作することが
でき、高速内部動作はより複雑で費用がかかるためこれ
は重要な利点となる。例えば、バンクＡをセクション３
０及び３２へ分割することにより、各セクションからデ
ータを外部周波数の半分で呼び出すことができ、同期Ｄ
ＲＡＭ１４からは外部システムクロックレートでデータ
が出力される。これは一方のセクションから一つのメモ
リ位置へアクセスし同時に他方のセクションから次の位
置へアクセスすることにより達成される。したがって、
例えば、１００Ｍｈｚの外部システム周波数に対して
は、２つのセクションを使用する場合各セクションは５
０Ｍｈｚで作動するだけでよい。By dividing the memory bank into n column-independent sections, the synchronous DRAM 1
This is a significant advantage as 4 can operate internally at 1 / n of the external system frequency, and high speed internal operation is more complex and costly. For example, bank A to section 3
Dividing into 0 and 32 allows the data to be recalled from each section at half the external frequency, providing a synchronous D
Data is output from the RAM 14 at the external system clock rate. This is accomplished by accessing one memory location from one section and simultaneously accessing the next location from the other section. Therefore,
For example, for an external system frequency of 100 Mhz, if two sections are used, each section is 5
It only needs to run at 0 Mhz.
【００２３】リードもしくはライトに拘わらず、同期Ｄ
ＲＡＭ１４へのアクセスに対しては、ローアドレスがア
ドレス入力Ａ０−Ａ１に受信されＲＡＳ（バー）信号が
活性化されＣＬＫ信号のエッジが正しいモードで立ち上
がるとローアドレスバッファ３８内にラッチされる。ロ
ーアドレスバッファ３８の出力は内部ローアドレスであ
る。前記したように、ロー及びコラムアドレスは時分割
多重化することができ、特定実施例ではローアドレスが
最初に受信される。ローアドレス入力Ａ１１に対応する
ことができるＢＡＮＫ ＳＥＬＥＣＴ信号を使用してロ
ーデコーダ４０及び４２を活性化させてメモリバンクが
セレクトされる。ローデコーダ４０はバンクＡのローア
ドレスをデコードしローデコーダ４２はバンクＢのロー
アドレスをデコードする。ＢＡＮＫ ＳＥＬＥＣＴ信号
はタイミング及びコントロール回路２８により発生され
る。実施例では、ＢＡＮＫ ＳＥＬＥＣＴ信号はＲＡＳ
（バー）入力信号及びローアドレス入力Ａ１１の活性化
に応答して発生される。Synchronous D regardless of read or write
For access to the RAM 14, the row address is latched in the row address buffer 38 when it is received at the address inputs A0-A1, the RAS (bar) signal is activated and the edge of the CLK signal rises in the correct mode. The output of the row address buffer 38 is an internal row address. As mentioned above, the row and column addresses can be time multiplexed, with the particular embodiment receiving the row address first. The BANK SELECT signal, which can correspond to the row address input A11, is used to activate the row decoders 40 and 42 to select the memory bank. The row decoder 40 decodes the row address of bank A, and the row decoder 42 decodes the row address of bank B. The BANK SELECT signal is generated by the timing and control circuit 28. In the exemplary embodiment, the BANK SELECT signal is RAS.
It is generated in response to the activation of the (bar) input signal and the row address input A11.
【００２４】ローデコーダ４０はバンクＡのセクション
３０及びセクション３２のローアドレスをデコードして
各メモリセクション内のローをイネーブルする。同様
に、ローデコーダ４２はバンクＢのセクション３４及び
３６のローアドレスをデコードする。実施例では、特定
バンクの各セクションは論理的に同じであり、各セクシ
ョンの同じローは同時にデコードされる。本発明の範囲
内で特定バンクの各セクションに対して別々のローデコ
ーダを使用できることを理解されたい。Row decoder 40 decodes the row addresses of sections 30 and 32 of bank A to enable the rows in each memory section. Similarly, the row decoder 42 decodes the row addresses of the sections 34 and 36 of bank B. In an embodiment, each section of a particular bank is logically the same, and the same row in each section is decoded at the same time. It should be appreciated that separate row decoders can be used for each section of a particular bank within the scope of the present invention.
【００２５】次に特定メモリバンクの各コラムインデペ
ンデントセクションのコラム動作をコントロールする回
路について検討する。このコラムデコーダ回路は各メモ
リセクション内のコラムを実質的に同時に同期的にイネ
ーブルするように作動することができる。ＣＡＳ（バ
ー）信号が活性化されＣＬＫ信号のエッジが正しいモー
ドで立ち上がる時にアドレス入力を介して受信されるコ
ラムアドレスをコラムアドレスバッファ４４がラッチす
る。コラムアドレスバッファ４４の出力は内部コラムア
ドレスである。内部コラムアドレスビットはＣＡ０−Ｃ
Ａｎである。実施例では、各メモリバンクが２つのセク
ションに分割されており、コラムアドレスビットＣＡ０
はバンクＡのセクション３０及び３２及びバンクＢのセ
クション３４及び３６をセレクトするのに使用される。
より多くのセクションが使用される実施例では、セクシ
ョンをセレクトするのにより多くのコラムアドレス入力
が必要である。例えば、４セクションを有する実施例で
は、各セクションをセレクトするのに２つのコラムアド
レスビット、ＣＡ０及びＣＡ１、が使用される。Next, a circuit for controlling the column operation of each column independent section of a specific memory bank will be considered. The column decoder circuit is operable to synchronously enable the columns within each memory section at substantially the same time. The column address buffer 44 latches the column address received via the address input when the CAS signal is activated and the edge of the CLK signal rises in the correct mode. The output of the column address buffer 44 is the internal column address. Internal column address bits are CA0-C
It is An. In the embodiment, each memory bank is divided into two sections, and the column address bit CA0
Are used to select sections 30 and 32 of bank A and sections 34 and 36 of bank B.
In embodiments where more sections are used, more column address inputs are needed to select the section. For example, in an embodiment with four sections, two column address bits, CA0 and CA1, are used to select each section.
【００２６】低位コラムアドレスビットＣＡ１及びＣＡ
２は加算器４６へ入力される。加算器４６はコラムアド
レスビットＣＡ０に応じてこれらの低位ビットに１もし
くは０を加える。ＣＡ０＝１であれば、加算器４６は１
を加える。ＣＡ０＝０であれば、加算器４６は０を加え
る。加算器４６の出力はカウンタ４８及び５０の入力に
接続されている。カウンタ４８はバンクＡのセクション
３０に関連しており、カウンタ５０はバンクＢのセクシ
ョン３４に関連している。低位コラムアドレスビットＣ
Ａ１及びＣＡ２はカウンタ５２及び５４にも直接接続さ
れている。カウンタ５２はバンクＡのセクション３２に
関連しておりカウンタ５４はバンクＢのセクション３６
に関連している。実施例では、カウンタ４８，５０，５
２及び５４へ直接もしくは加算器４６を介して入力され
る低位コラムアドレスビットはコラムアドレスビットＣ
Ａ１及びＣＡ２である。コラムアドレスビットＣＡ０と
共にこれら２つのビットにより、８までバーストカウン
トすることができる。表２−４に関連して検討するバー
スト長シーケンスにより、加算器４６からのキャリーも
しくはオーバフロービットは必要とされない。Lower column address bits CA1 and CA
2 is input to the adder 46. The adder 46 adds 1 or 0 to these low-order bits according to the column address bit CA0. If CA0 = 1, the adder 46 outputs 1
Add. If CA0 = 0, the adder 46 adds 0. The output of adder 46 is connected to the inputs of counters 48 and 50. Counter 48 is associated with bank A section 30 and counter 50 is associated with bank B section 34. Lower column address bit C
A1 and CA2 are also directly connected to counters 52 and 54. Counter 52 is associated with bank A section 32 and counter 54 is associated with bank B section 36.
Related to. In the embodiment, the counters 48, 50, 5
The low order column address bits input to 2 and 54 directly or via adder 46 are column address bits C
A1 and CA2. These two bits together with the column address bit CA0 allow burst counting up to 8. Due to the burst length sequence discussed in connection with Tables 2-4, no carry or overflow bits from adder 46 are required.
【００２７】ＬＯＡＤ信号が活性化されるとカウンタ４
８−５４は初期コラムアドレスデータを同期的にロード
する。ＬＯＡＤ信号はタイミング及びコントロール回路
２８から出力される。その後カウンタ４８−５４は、モ
ードレジスタ２９に格納されたバースト種別状態に基づ
く、各カウンタへのＭＯＤＥ信号入力の状態に応じてシ
リアルもしくはインターリーブ方式でカウントを行う。
カウンティングはモードレジスタ２９に格納されたバー
ストデータに基づくＣＯＵＮＴ信号により同期的にコン
トロールされる。アクティブであれば、ＣＯＵＮＴ信号
は外部システム周波数の１／ｎで作動する。When the LOAD signal is activated, the counter 4
8-54 loads the initial column address data synchronously. The LOAD signal is output from the timing and control circuit 28. Thereafter, the counters 48-54 perform counting in a serial or interleaved manner according to the state of MODE signal input to each counter based on the burst type state stored in the mode register 29.
The counting is synchronously controlled by the COUNT signal based on the burst data stored in the mode register 29. When active, the COUNT signal operates at 1 / n of the external system frequency.
【００２８】高位コラムアドレスビットＣＡ３−ＣＡ８
はラッチ５６へ入力されＬＯＡＤ信号が活性化されると
ラッチされる。ラッチ５６の出力はコラムデコーダ５８
及び６０に接続されている。コラムデコーダ５８はバン
クＡのセクション３２に関連しておりコラムデコーダ６
０はバンクＢのセクション３６に関連している。コラム
デコーダ５８はバンクＡのセクション３０に関連するコ
ラムデコーダ６２に接続されている。同様に、コラムデ
コーダ６０はバンクＢのセクション３４に関連するコラ
ムデコーダ６４に接続されている。各コラムデコーダ５
８−６４はＥＮＡＢＬＥ信号に接続されている。Higher column address bits CA3-CA8
Is input to the latch 56 and is latched when the LOAD signal is activated. The output of the latch 56 is the column decoder 58.
And 60. The column decoder 58 is associated with the section 32 of bank A and is associated with the column decoder 6
0 is associated with bank B section 36. The column decoder 58 is connected to the column decoder 62 associated with section 30 of bank A. Similarly, column decoder 60 is connected to column decoder 64 associated with bank B section 34. Each column decoder 5
8-64 is connected to the ENABLE signal.
【００２９】コラムデコーダ５８はカウンタ５２の出力
に接続されている。同様に、コラムデコーダ６０はカウ
ンタ５４の出力に接続されている。コラムデコーダ６２
はカウンタ４８の出力に接続されている。同様に、コラ
ムデコーダ６４はカウンタ５０の出力に接続されてい
る。The column decoder 58 is connected to the output of the counter 52. Similarly, the column decoder 60 is connected to the output of the counter 54. Column decoder 62
Is connected to the output of the counter 48. Similarly, the column decoder 64 is connected to the output of the counter 50.
【００３０】実施例の動作において、ＢＡＮＫ ＳＥＬ
ＥＣＴ信号により特定バンクが活性化される。次にバン
クＡの活性化に関して検討を行うが、バンクＢも同様に
作動することを理解されたい。ローデコーダ４０は両セ
クション３０及び３２内のローをデコードする。ＣＡＳ
（バー）及びＣＬＫ信号の立ち上がり縁が活性化される
と、コラムアドレスバッファ４４がコラムアドレスをラ
ッチする。このコラムアドレスは開始アドレスであり、
バースト動作を完了するのに必要な他の全てのコラムア
ドレスを発生するのに使用される。高速動作を達成する
ために、本発明では開始アドレスが応答するメモリセク
ションからの開始アドレスへアクセスがなされ、同時に
他のセクションからのバーストの次のアドレスへアクセ
スがなされる。このプロセスはバーストが完了するまで
繰り返される。In the operation of the embodiment, the BANK SEL
A specific bank is activated by the ECT signal. Now consider activation of bank A, but it should be understood that bank B operates similarly. Row decoder 40 decodes the rows in both sections 30 and 32. CAS
When the rising edge of the (bar) and the CLK signal is activated, the column address buffer 44 latches the column address. This column address is the start address,
It is used to generate all other column addresses needed to complete the burst operation. To achieve high speed operation, the present invention provides access to the starting address from the memory section to which the starting address responds, and at the same time to the next address of the burst from the other section. This process is repeated until the burst is complete.
【００３１】２つ以上のセクションへ同時にアクセスを
実施することにより、コラムアドレスのデコーディング
に関連する遅延はシリアルではなくパラレルとなり、し
たがって同時アクセスのためのコラムアクセス時間は表
に現れない。このようなアクセスは代表的にはおよそ３
０ｎＳである。さらに、２つのメモリバンクがあると、
一方のバンクがアクセスされている間に他方のバンクを
プリチャージすることができるため、バンクを交互にア
クセスすることによりプリチャージビット線に関連する
遅延が回避される。By performing access to more than one section at the same time, the delay associated with decoding the column address is parallel rather than serial, so column access times for simultaneous access do not appear in the table. Such access is typically around 3
It is 0 nS. Furthermore, if you have two memory banks,
Since one bank can be precharged while the other bank is being accessed, alternating access to the banks avoids delays associated with precharge bit lines.
【００３２】コラムアドレスビットＣＡ１及びＣＡ２は
カウンタ５２へロードされる。加算器４６により０もし
くは１だけ増分される、これら２つのビットはカウンタ
４８へロードされる。コラムデコーダ５８及び６２はカ
ウンタ４８及び５２及びラッチ５６を介して受信される
アドレスに応答して適切なコラムをデコードする。冗長
回路を低減するために、コラムデコーダ５８はラッチ５
６から受信する高位アドレスビットをデコードし両方の
コラムデコーダ５８及び６２に対してデコードされた高
位因数を発生する。これらの高位因数はデコーダ５８か
らデコーダ６２へ送信される。Column address bits CA1 and CA2 are loaded into counter 52. These two bits, which are incremented by 0 or 1 by adder 46, are loaded into counter 48. Column decoders 58 and 62 decode the appropriate columns in response to addresses received via counters 48 and 52 and latch 56. In order to reduce the redundant circuit, the column decoder 58 uses the latch 5
Decode the high order address bits received from 6 and generate the decoded high order factors for both column decoders 58 and 62. These high factors are transmitted from decoder 58 to decoder 62.
【００３３】このようにして、カウンタ５２は初期アド
レスビットをロードし、カウンタ４８は加算器４６によ
り０もしくは１だけ増分された同じビットをロードす
る。開始コラムアドレスがセクション３０内にある場合
（すなわち、ＣＡ０＝０）には、次の位置（すなわち、
ＣＡ０＝１）がセクション３２内にあるため、加算器４
６は０を加えＣＡ１及びＣＡ２は変わらない。開始コラ
ムアドレスがセクション３２内にある場合（すなわち、
ＣＡ０＝１）には、次の位置（すなわち、ＣＡ０＝０）
がセクション３０内にあるため、加算器４６は１を加え
ＣＡ１及びＣＡ２は１だけ増分される。これらの初期ア
ドレスビットはＬＯＡＤ信号が活性化されるとカウンタ
５２及び４８へロードされ、次にラッチ５６のビット出
力と共にコラムデコーダ５８及び６２によりデコードさ
れる。ラッチ５６はＬＯＡＤ信号が活性化されるとＣＡ
３−ＣＡ８ビットをラッチする。バーストの最初の２つ
のアドレスがこのようにしてアクセスされる。In this way, counter 52 loads the initial address bits and counter 48 loads the same bits incremented by 0 or 1 by adder 46. If the starting column address is within section 30 (ie, CA0 = 0), then the next position (ie, CA0 = 0)
CA0 = 1) is in section 32, so adder 4
6, 0 is added and CA1 and CA2 do not change. If the starting column address is in section 32 (ie,
At CA0 = 1), the next position (that is, CA0 = 0)
Is in section 30, adder 46 adds 1 and CA1 and CA2 are incremented by 1. These initial address bits are loaded into counters 52 and 48 when the LOAD signal is activated and then decoded by column decoders 58 and 62 along with the bit output of latch 56. The latch 56 is CA when the LOAD signal is activated.
Latch the 3-CA8 bit. The first two addresses of the burst are accessed in this way.
【００３４】次の内部クロックサイクルにより、ＣＯＵ
ＮＴ信号が活性化されカウンタ４８及び５２はＭＯＤＥ
信号の状態に従ってカウントを行い、内部クロック周波
数と同期して増分されたコラムアドレスを出力し、バー
ストの次の２つのアドレスへアクセスを行うことができ
る。ＭＯＤＥ信号に応じて、カウンタ４８及び５２はシ
リアルもしくはインターリーブ方式でカウントを行う。
カウンティングはバースト動作が完了するまで内部クロ
ック周波数と同期して継続される。ＥＮＡＢＬＥ信号に
よりリードもしくはライト動作中に各コラムデコーダ５
８及び６２がイネーブルされる。バースト動作が完了す
ると、コラムデコーダ及びローデコーダがディセーブル
されて、メモリセクションは次の動作のためにプリチャ
ージすることができる。The next internal clock cycle causes COU
The NT signal is activated and the counters 48 and 52 are set to MODE.
It is possible to count according to the state of the signal, output the column address incremented in synchronization with the internal clock frequency, and access the next two addresses of the burst. Depending on the MODE signal, the counters 48 and 52 count in a serial or interleaved manner.
Counting continues in synchronization with the internal clock frequency until the burst operation is complete. Each column decoder 5 during read or write operation by ENABLE signal
8 and 62 are enabled. When the burst operation is complete, the column and row decoders are disabled and the memory section can be precharged for the next operation.
【００３５】セクション３０及び３２の論理メモリスペ
ースは連続するメモリ位置がセクション３０及び３２間
で交番するように配置される。シリアルアクセスに対し
ては、メモリ位置はこの論理配置に従った順序とされ
る。インターリーブアクセスに対しても、メモリ位置は
セクション３０からセクション３２へ交番し再び戻る順
序とされるが、インターリーブルーチンに従った順序と
される。メモリ位置へアクセスするために加算器４６及
びカウンタ４８及び５２が発生する２，４，及び８のバ
ースト長に対する内部コラムアドレスを表２−表４に示
す。両方のメモリセクション３０及び３２が同時にアク
セスされ、したがって第１及び第２の位置、第３及び第
４位置、第５及び第６位置、及び第７及び第８位置が一
度にアクセスされることを理解されたい。The logical memory space of sections 30 and 32 is arranged so that successive memory locations alternate between sections 30 and 32. For serial access, the memory locations are ordered according to this logical arrangement. For interleaved access, memory locations are alternated from section 30 to section 32 and back again, but in order according to the interleave routine. The internal column addresses for 2, 4, and 8 burst lengths generated by adder 46 and counters 48 and 52 to access memory locations are shown in Tables 2-4. Both memory sections 30 and 32 are accessed at the same time, thus the first and second locations, the third and fourth locations, the fifth and sixth locations, and the seventh and eighth locations are accessed at once. I want you to understand.
【００３６】[0036]
【表２】[Table 2]
【００３７】[0037]
【表３】[Table 3]
【００３８】[0038]
【表４】[Table 4]
【００３９】表からお判りのように、データはバースト
種別に無関係にメモリセクション３０及び３２間で交番
順序とされる。表に示す内部コラムアドレスビットＣＡ
１及びＣＡ２は加算器４６及びカウンタ４８及び５２に
よりコントロールされる。任意のバースト中にアクセス
される最初の２つのアドレスは開始アドレス及び加算器
４６により決定される。他の全てのアドレスはカウンタ
４８及び５２により決定される。内部コラムアドレスビ
ットＣＡ０を使用してバースト動作の最初のアクセス位
置がどのメモリセクションに含まれているかが決定され
る。カウンタ４８−５４及び加算器４６により後続する
メモリ位置が決定され、両方のセクションが同時にアク
セスされる。したがって、ＣＡ０はもう一つのバースト
動作が開始されるまで変化しない。明快にするために、
表２−表４ではＣＡ０は変化するが、それはアクセスさ
れる各位置の論理的順序を示すために過ぎない。As can be seen from the table, the data are arranged in alternating order between the memory sections 30 and 32 regardless of the burst type. Internal column address bit CA shown in the table
1 and CA2 are controlled by adder 46 and counters 48 and 52. The first two addresses accessed during any burst are determined by the start address and adder 46. All other addresses are determined by counters 48 and 52. Internal column address bit CA0 is used to determine which memory section contains the first access location of the burst operation. The subsequent memory locations are determined by the counters 48-54 and the adder 46 and both sections are accessed simultaneously. Therefore, CA0 does not change until another burst operation is started. For clarity,
In Tables 2-4, CA0 is changed, but only to indicate the logical order of each location accessed.
【００４０】実施例では、各コラムアドレスは８ビット
をアクセスし、８ビットは内部クロックサイクル毎に各
セクションから出力される。このようにして、後記する
ように、各内部クロックサイクル毎に合計１６ビットが
出力バッファへ出力される。In the embodiment, each column address accesses 8 bits, and 8 bits are output from each section every internal clock cycle. In this way, a total of 16 bits are output to the output buffer every internal clock cycle, as will be described later.
【００４１】実施例では、各メモリバンクに対して２つ
のセクションが含まれている。しかしながら、さらに多
くのセクションを使用することもできる。ｎセクション
を有する実施例では、ｎ−１個の加算器が含まれ、第ｎ
番目のメモリセクションには加算器は無い。加算器は適
切なアドレスビットに０もしくは１を加え、結果が関連
するカウンタにロードされる。ｎセクションの各々がそ
れ自体のカウンタを有しそれには適切なコラムアドレス
線から直接もしくは関連する加算器を介して供給がなさ
れる。各加算器により加えられる量は開始アドレスによ
り決定される。例えば、開始アドレスがメモリセクショ
ンｘ内に有り、１＜ｘ＜ｎであれば、メモリセクション
ｘからｎ−１に関連する加算器は０を加え、メモリセク
ション１からｘ−１に関連する加算器は１を加える。開
始アドレスを含むメモリセクションに関連する加算器は
常に０を加える。ｎ個のメモリセクションにより、バー
ストのｎ個のアドレスが初期ロード時にアクセスされ次
に引き続く各カウント毎にアクセスされる。図２にはセ
クション間に“．．．”の記号を使用してｎ個のメモリ
セクションが示されている。In the preferred embodiment, two sections are included for each memory bank. However, more sections can be used. In an embodiment having n sections, n-1 adders are included,
There is no adder in the second memory section. The adder adds 0 or 1 to the appropriate address bit and the result is loaded into the associated counter. Each of the n sections has its own counter to which it is fed from the appropriate column address line, either directly or via an associated adder. The amount added by each adder is determined by the starting address. For example, if the start address is in memory section x and 1 <x <n, then the adder associated with memory sections x through n-1 adds 0 and the adder associated with memory sections 1 through x-1. Adds 1. The adder associated with the memory section containing the starting address always adds 0. With n memory sections, n addresses of the burst are accessed at initial load and then for each subsequent count. In FIG. 2, n memory sections are shown using the "..." symbol between the sections.
【００４２】本発明の教示に従って構成される同期ＤＲ
ＡＭの入出力回路のブロック図を図３に示す。メモリバ
ンクが分解されるｎ個のセクションの各々がｍ個のバッ
ファーを含んでいる。したがって、バンクＡ及びバンク
Ｂのセクション１から出力データを受信し入力データを
送信するためにバッファー７０−７２が設けられる。バ
ッファー７０は内部デーテビットＤ０を送信し、バッフ
ァー７２はデーテビットＤｍ−１を送信し、全てセクシ
ョン１に対して送信される。図２に関して、バッファー
７０及び７２は、それぞれ、バンクＡ及びＢのセクショ
ン３０及び３４に対してデータを送受信する。同様に、
バッファー７４及び７６はバンクＡ及びＢのセクション
ｎへデータビットＤ０及びＤｍ−１を送信する。図２に
関して検討する実施例では、バッファー７４及び７６は
バンクＡ及びＢのセクション３２及び３６に対してデー
タを送受信する。バンク当たり３つ以上のセクションが
使用される実施例では、各セクション当たり１組みのバ
ッファーが設けられる。バッファー７０−７６はＢＡＮ
Ｋ ＳＥＬＥＣＴ信号を使用してバンクをセレクトす
る。Synchronous DR constructed in accordance with the teachings of the present invention
A block diagram of the AM input / output circuit is shown in FIG. Each of the n sections into which the memory bank is decomposed contains m buffers. Therefore, buffers 70-72 are provided to receive output data from section 1 of bank A and bank B and send input data. The buffer 70 sends the internal data bit D0, the buffer 72 sends the data bit Dm-1, all sent to section 1. 2, buffers 70 and 72 send and receive data to and from sections 30 and 34 of banks A and B, respectively. Similarly,
Buffers 74 and 76 send data bits D0 and Dm-1 to sections n of banks A and B. In the embodiment discussed with respect to FIG. 2, buffers 74 and 76 send and receive data to and from sections 32 and 36 of banks A and B, respectively. In embodiments where more than two sections are used per bank, there is one set of buffers for each section. Buffers 70-76 are BAN
Select the bank using the K SELECT signal.
【００４３】同期ＤＲＡＭ１４から読み取られるデータ
は出力バッファー７８を介して出力される。出力バッフ
ァー７８は実質的に同時にバンクのメモリセクションか
らデータを受信しかつシステム周波数と同期してメモリ
セクションから交互にデータを出力するように作動する
ことができる。出力バッファー７８は２段バッファーで
あり、外部クロック周波数でデータを読み出すことがで
きる。各バッファー７０−７６からのデータは出力バッ
ファー７８の最終段へラッチされる。この最初のラッチ
段には各バッファー７０−７６に対して１個のラッチが
含まれる。したがって、ｍビットでｎセクションに分割
されたメモリバンクに対して、出力バッファー７８の最
初の段にはｍｘｎラッチがある。実施例では、８ビット
でメモリバンク当たり２セクションがあり、出力バッフ
ァー７８の最初の段にはラッチ８０−８６の１６ラッチ
が含まれる。特に、ラッチ８０はバッファー７０からデ
ータを受信し、ラッチ８２はバッファー７４からデータ
を受信する。ラッチ８４はバッファー７２からデータを
受信し、ラッチ８６はバッファー７６からデータを受信
する。The data read from the synchronous DRAM 14 is output via the output buffer 78. The output buffer 78 is operable to receive data from the memory sections of the bank at substantially the same time and alternately output data from the memory sections in synchronization with the system frequency. The output buffer 78 is a two-stage buffer and can read data at the external clock frequency. The data from each buffer 70-76 is latched into the final stage of output buffer 78. This first latch stage contains one latch for each buffer 70-76. Therefore, for a memory bank divided into n sections by m bits, there is an mxn latch in the first stage of output buffer 78. In the preferred embodiment, there are 8 sections, 2 sections per memory bank, and the first stage of output buffer 78 includes 16 latches of latches 80-86. In particular, latch 80 receives data from buffer 70 and latch 82 receives data from buffer 74. Latch 84 receives data from buffer 72 and latch 86 receives data from buffer 76.
【００４４】読み出されるデータはＤＬＯＡＤ１信号に
よりラッチ８０−８６へラッチされる。ＤＬＯＡＤ１は
リードラッチコントロール回路８８により発生される。
リードラッチコントロール回路８８はタイミング及びコ
ントロール回路２８が発生するＣＬＫＯＵＴ信号に基づ
いてデータをクロックアウトする。ＣＬＫＯＵＴ信号の
周波数は外部システムクロック周波数に等しい。ＤＬＯ
ＡＤ１信号はアクティブであれば、メモリバンク当たり
２セクションを有する実施例については、外部システム
クロック周波数の１／２で作動する。ＤＬＯＡＤ１信号
はモードレジスタ２９にコードとして格納されているＣ
ＡＳ待ち時間データに基づいて発生されることもある。
ＣＡＳ待ち時間はユーザプログラマブルでありＣＡＳ
（バー）信号の表明と有効な出力データ間に生じるクロ
ックサイクル数を決定する。リードラッチ回路８８は出
力バッファー７８の最初のラッチ段からのデータを第２
のラッチ段へラッチするＤＬＯＡＤ２信号も発生する。
出力バッファー７８の第２のラッチ段にはラッチ９０−
９６が含まれる。第２のラッチ段には第１段のラッチ当
たり１個のラッチが含まれる。The data to be read is latched in the latches 80-86 by the DLOAD1 signal. DLOAD1 is generated by the read latch control circuit 88.
The read latch control circuit 88 clocks out the data based on the CLKOUT signal generated by the timing and control circuit 28. The frequency of the CLKOUT signal is equal to the external system clock frequency. DLO
If the AD1 signal is active, it operates at ½ the external system clock frequency for the embodiment having two sections per memory bank. The DLOAD1 signal is stored in the mode register 29 as a code C
It may also be generated based on AS latency data.
CAS wait time is user programmable and CAS
Determines the number of clock cycles that occur between the assertion of the (bar) signal and the valid output data. The read latch circuit 88 outputs the data from the first latch stage of the output buffer 78 to the second latch stage.
It also generates the DLOAD2 signal which is latched to the latch stage.
The second latch stage of the output buffer 78 has a latch 90-
96 are included. The second latch stage contains one latch per latch of the first stage.
【００４５】データトグル回路９８はラッチ９０−９６
が出力データ線へデータを出力する順序をセレクトす
る。実施例では、各メモリバンクが２つのセクションへ
分割され、データトグル回路９８は２つのセクションの
各々と関連するラッチを交互にセレクトする。このよう
にして、データトグル回路９８はＣＬＫＯＵＴ信号及び
信号入力、コラムアドレスのＣＡ０ビット、に基づいた
そのトグル信号を出力する。ＣＡ０はバンクＡのセクシ
ョン３０及び３２及びバンクＢのセクション３４及び３
６からのデータ出力順をセレクトする。データトグル回
路９８により各メモリセクションに関連する第２のラッ
チ段内のデータが交互に出力される。全データが出力さ
れると、ＤＬＯＡＤ２信号は第１のラッチ段から新しい
データをロードするよう表明される。各メモリバンクが
３つ以上のセクションへ分割される実施例では、データ
トグル回路９８はデータを出力する各セクションをセレ
クトするのに十分な入力信号を受信する。このようにし
て、出力バッファー７８はメモリバンクの各メモリセク
ションから実質的に同時にデータを受信し、これらメモ
リセクションの各々からシステム周波数と同期して交互
にデータを出力する。The data toggle circuit 98 has latches 90-96.
Selects the order of outputting data to the output data line. In the exemplary embodiment, each memory bank is divided into two sections and data toggle circuit 98 alternately selects the latch associated with each of the two sections. In this way, the data toggle circuit 98 outputs the toggle signal based on the CLKOUT signal and the signal input, and the CA0 bit of the column address. CA0 is sections 30 and 32 of bank A and sections 34 and 3 of bank B
The data output order from 6 is selected. The data toggle circuit 98 alternately outputs the data in the second latch stage associated with each memory section. When all data is output, the DLOAD2 signal is asserted to load new data from the first latch stage. In embodiments where each memory bank is divided into more than two sections, data toggle circuit 98 receives enough input signals to select each section that outputs data. In this way, the output buffer 78 receives data from each memory section of the memory bank at substantially the same time and alternately outputs data from each of these memory sections in synchronism with the system frequency.
【００４６】同期ＤＲＡＭ１４への入力データは入力バ
ッフアー１００を介して入力される。入力バッフアー１
００にはラッチ１０２−１０８が含まれている。入力バ
ッフアー１００内のラッチの数は出力バッファー７８の
いずれかの段のラッチの数と同じである。ライトラッチ
回路１１０がシステム周波数のクロック信号及びコラム
アドレスビットＣＡ０を受信して特定の時間にデータバ
スに受信されるデータをラッチ１０２−１０８のいずれ
が受信するかを選択する。Input data to the synchronous DRAM 14 is input via the input buffer 100. Input buffer 1
00 includes latches 102-108. The number of latches in input buffer 100 is the same as the number of latches in any stage of output buffer 78. The write latch circuit 110 receives the system frequency clock signal and the column address bit CA0 and selects which of the latches 102-108 receives the data received on the data bus at a particular time.
【００４７】出力段にマルチプレクサ１１２を含めてビ
デオ応用等の適切な応用に対してシリアル方式で一時に
１ビットづつクロックデータを出し入れすることができ
る。By including the multiplexer 112 in the output stage, clock data can be taken in and out one bit at a time in a serial manner for an appropriate application such as a video application.
【００４８】本発明はあるテスト動作中に標準非同期メ
モリデバイスとして再構成されるように作動することが
できる。十分開発された既設のテスト装置を使用して本
発明の同期メモリデバイスをテストすることができるた
め、これにより著しいコスト節減が可能である。本発明
の同期メモリをこのように再構成することにより、同期
メモリをテストするための新しいソフトウェアの開発は
最小限に抑えられ、例えば１００Ｍｈｚもしくはそれ以
上の同期メモリの高速度で作動することができる高価な
テスト装置を購入する必要がない。The present invention can operate to be reconfigured as a standard asynchronous memory device during certain test operations. This allows for significant cost savings because the synchronous memory device of the present invention can be tested using well-developed existing test equipment. By reconfiguring the synchronous memory of the present invention in this way, the development of new software for testing the synchronous memory is minimized and it is possible to operate at high speeds of the synchronous memory, for example 100 Mhz or higher. No need to purchase expensive test equipment.
【００４９】正規の同期動作中に、ロー及びコラムアド
レスはクロックエッジでデバイスへラッチされ、クロッ
クエッジを参照してロー及びコラムデコーダがイネーブ
ルされる。さらに、正規の同期動作中に同期メモリデバ
イスに対してデータがクロックインもしくはクロックア
ウトされる。したがって、デバイスを非同期ＤＲＡＭと
して再構成するために、この同期ラッチング及びイネー
ブリングをコントロールする回路はバイパスしてローア
ドレス、コラムアドレス、及びデータはクロック信号を
参照することなく非同期的にデバイスへ通されるように
しなければならない。以下の図面はこの機能を実施する
特定回路を示す。During normal synchronous operation, the row and column addresses are latched into the device on clock edges and the row and column decoders are enabled with reference to the clock edges. In addition, data is clocked in or out of the synchronous memory device during normal synchronous operation. Therefore, in order to reconfigure the device as an asynchronous DRAM, the circuit that controls this synchronous latching and enabling is bypassed and the row address, column address, and data are passed to the device asynchronously without reference to the clock signal. Must be done. The following figures show specific circuits that perform this function.
【００５０】図４に示すように、さまざまなテストモー
ドに対応するデータを記憶するためのテストモードレジ
スタ１２０が設けられている。例えば、テストモードレ
ジスタ１２０はパラレルテスト、ロー冗長ロールコー
ル、コラム冗長ロールコール、バーンイン検出、セルフ
リフレッシュテスト、アナログモニター、ワード線スト
レステスト、トッププレートハイテスト、トッププレー
トローテスト、及びＣＢＲカウンターテスト等の製造時
に行われるさまざまな標準テストに対応するデータを含
むことができる。本発明の範囲内で、他のテストモード
に対応するデータもテストモードレジスタ１２０に記憶
することができる。As shown in FIG. 4, a test mode register 120 for storing data corresponding to various test modes is provided. For example, the test mode register 120 includes a parallel test, a row redundant roll call, a column redundant roll call, a burn-in detection, a self refresh test, an analog monitor, a word line stress test, a top plate high test, a top plate low test, a CBR counter test, and the like. It may contain data corresponding to various standard tests performed during the manufacture of the. Data corresponding to other test modes may also be stored in the test mode register 120 within the scope of the present invention.
【００５１】同期メモリデバイスがあたかも非同期メモ
リデバイスであるかのように作動することが望ましい前
記したような任意のテストに対して、同期メモリを非同
期メモリデバイスとして再構成するためのデータをテス
トモードレジスタ１２０内にプログラムすることができ
る。例えば、再構成要求を示すビットをテストモードレ
ジスタ内に設定することができる。図４に示すように、
このビットはＴＬＥＮ信号と共にＡＮＤゲート１２２へ
入力される。ドライバ１２４はＡＮＤゲート１２２の出
力からＴＬＤＲＡＭ信号を発生する。ＴＬＤＲＡＭ信号
は他の回路が再構成テストモードへ入るために使用する
再構成コントロール信号である。ＡＮＤゲート１２２へ
入力されるＴＬＥＮ信号を使用してテストモード中にテ
スト論理をイネーブルすることができる。ＴＬＥＮ信号
がローであれば、テストモードには入らない。For any test as described above, where it is desirable for the synchronous memory device to operate as if it were an asynchronous memory device, data for reconfiguring the synchronous memory as an asynchronous memory device is provided with a test mode register. It can be programmed in 120. For example, a bit indicating a reconfiguration request can be set in the test mode register. As shown in FIG.
This bit is input to the AND gate 122 together with the TLEN signal. The driver 124 produces the TLDRAM signal from the output of the AND gate 122. The TLDRAM signal is a reconfiguration control signal used by other circuits to enter the reconfiguration test mode. The TLEN signal input to AND gate 122 can be used to enable test logic during test mode. If the TLEN signal is low, test mode is not entered.
【００５２】同期動作モード及び再構成テストモードの
両方でアドレスデータをラッチする代表的なラッチ回路
を図５に示す。図５に示す回路は１アドレスビットをラ
ッチするコラムアドレスラッチ５６内の個別のラッチに
対応する。図５の回路は各アドレスビットに対して繰り
返される。図５に示すように、ＴＬＤＲＡＭ信号はＣＡ
Ｓ信号もしくはＬＯＡＤＣ信号がノード１２８へ出力さ
れるようにコラムアドレスマルチプレクサ１２６をコン
トロールする。ＬＯＡＤＣ信号はコラムロード信号であ
り図２のＬＯＡＤ信号に対応する。ＣＡＳ信号はメモリ
デバイスの入力として受信されるＣＡＳ（バー）信号の
反転である。ＬＯＡＤＣ信号は同期動作中に発生される
同期信号である。ＣＡＳ信号はインバータ１３０を介し
てマルチプレクサ１２６へ通される。図５に示すように
ＴＬＤＲＡＭ信号は直接及びインバータ１３２を介して
マルチプレクサ１２６へ入力される。A typical latch circuit for latching address data in both the synchronous operation mode and the reconstruction test mode is shown in FIG. The circuit shown in FIG. 5 corresponds to a separate latch within column address latch 56 that latches one address bit. The circuit of FIG. 5 is repeated for each address bit. As shown in FIG. 5, the TLDRAM signal is CA
The column address multiplexer 126 is controlled so that the S signal or the LOADC signal is output to the node 128. The LOAD signal is a column load signal and corresponds to the LOAD signal in FIG. The CAS signal is the inverse of the CAS (bar) signal received at the input of the memory device. The LOADC signal is a sync signal generated during the sync operation. The CAS signal is passed to multiplexer 126 via inverter 130. As shown in FIG. 5, the TLDRAM signal is input to the multiplexer 126 directly and via the inverter 132.
【００５３】したがって、再構成テストモードではＴＬ
ＤＲＡＭ信号はハイとなり、ＣＡＳ信号はノード１２８
へ通される。正規の同期動作中にＴＬＤＲＡＭ信号はロ
ーとなり、ＬＯＡＤＣ信号がノード１２８へ通される。Therefore, in the reconfiguration test mode, TL
The DRAM signal goes high and the CAS signal goes to node 128.
Is passed to. During normal sync operation, the TLDRAM signal goes low and the LOADC signal is passed to node 128.
【００５４】ノード１２８はラッチ回路１３４をコント
ロールする。ノード１２８がハイであればラッチ１３４
が開き、アドレスビットＡＤＤｘのデータがラッチ１３
４へ通される。The node 128 controls the latch circuit 134. Latch 134 if node 128 is high
Opens and the data of address bit ADDx is latched 13
Passed to 4.
【００５５】特に、ノード１２８がハイであれば、トラ
ンジスタ１３８のゲートがノード１２８に直接接続され
かつトランジスタ１３６のゲートがインバータ１４０を
介してノード１２８に接続されているため、トランジス
タ１３６及び１３８がオンとされる。同様に、トランジ
スタ１４２及び１４４はオフとされる。ノード１２８が
ローであれば、トランジスタ１３６及び１３８はオフと
され、トランジスタ１４２及び１４４はオンとされ、イ
ンバータ１４６及びＮＯＲゲート１４８を介してデータ
がラッチされる。ＮＯＲゲート１４８はパワーアップリ
セット信号も受信してパワーアップ後にラッチが周知の
状態に設定されることを保証する。ラツチ１３４の出力
はＣＡｘ（バー）信号であり、ＣＡｘ信号はインバータ
１５０から発生する。In particular, when node 128 is high, transistors 136 and 138 are on because the gate of transistor 138 is directly connected to node 128 and the gate of transistor 136 is connected to node 128 via inverter 140. It is said that Similarly, transistors 142 and 144 are turned off. When node 128 is low, transistors 136 and 138 are turned off, transistors 142 and 144 are turned on, and data is latched through inverter 146 and NOR gate 148. NOR gate 148 also receives a power-up reset signal to ensure that the latch is set to a known state after power-up. The output of the latch 134 is a CAx (bar) signal, which is generated by the inverter 150.
【００５６】したがって、正規の同期動作中にＬＯＡＤ
Ｃ信号の制御の元でコラムアドレスデータがラッチされ
る。再構成テストモード中に、ＣＡＳ信号の制御の元で
コラムアドレスがラッチされ、それはＣＡＳ（バー）入
力ピンを追従し非同期ＤＲＡＭにアドレスデータが受信
される様子を精密に示している。したがって、図５の回
路は非同期ＤＲＡＭがアドレスデータを受信するのと同
様に再構成テストモード中にアドレスデータが受信され
る様子を示している。Therefore, during normal synchronization operation, LOAD
The column address data is latched under the control of the C signal. During the reconfiguration test mode, the column address is latched under the control of the CAS signal, which closely follows the CAS (bar) input pin and receives the address data in the asynchronous DRAM. Thus, the circuit of FIG. 5 illustrates how address data is received during the reconfiguration test mode, similar to how asynchronous DRAMs receive address data.
【００５７】図５の回路は特定の１アドレスビットに対
するラッチ回路を示している。この回路は各アドレスビ
ットに対して繰り返される。さらに、図５に示す回路は
コラムアドレスビットを受信するためのものである。し
かしながら、同様な回路を使用してローアドレスビット
を受信することもできる。図５に示すように、このよう
なロー回路はＲＡＳ及びＬＯＡＤ信号によりコントロー
ルされる。この場合、マルチプレクサ１２６はローアド
レスマルチプレクサとなる。The circuit of FIG. 5 shows a latch circuit for a specific one address bit. This circuit is repeated for each address bit. Further, the circuit shown in FIG. 5 is for receiving column address bits. However, similar circuitry could be used to receive the row address bits. As shown in FIG. 5, such a row circuit is controlled by the RAS and LOAD signals. In this case, the multiplexer 126 is a row address multiplexer.
【００５８】図５に示すものと対応するラッチがローア
ドレスバッファー３８及びラッチ５６内に含まれてい
る。同様に、カウンタ４８−５４が再構成テストモード
中にＣＡＳ信号によりコントロールされて低位アドレス
ビットを受信して非同期的にデコードすることができ
る。Latches corresponding to those shown in FIG. 5 are included in row address buffer 38 and latch 56. Similarly, the counters 48-54 can be controlled by the CAS signal during the reconfiguration test mode to receive the low order address bits and asynchronously decode them.
【００５９】同期動作モード及び再構成テストモードの
両方でＢＡＮＫ ＳＥＬＥＣＴ信号を発生する回路のブ
ロック図を図６に示す。ローデコーダ４０及び４２にロ
ーイネーブルさせることができるため、ＢＡＮＫ ＳＥ
ＬＥＣＴ信号はローイネーブル信号である。正規の同期
動作モードでは、図６に示すＢＡＮＫ ＳＥＬＥＣＴ信
号を使用してメモリバンクＡ及びＢがセレクトされる。
再構成テストモード中に両方のメモリバンクＡ及びＢが
一緒に活性化され、したがって再構成テストモード中は
ＢＡＮＫ ＳＥＬＥＣＴ Ａ及びＢＡＮＫ ＳＥＬＥＣ
Ｔ Ｂ信号は同じである。A block diagram of a circuit for generating the BANK SELECT signal in both the synchronous operation mode and the reconstruction test mode is shown in FIG. Since the row decoders 40 and 42 can be row-enabled, the BANK SE
The LECT signal is a low enable signal. In the normal synchronous operation mode, the memory banks A and B are selected using the BANK SELECT signal shown in FIG.
Both memory banks A and B are activated together during the reconfiguration test mode, and therefore BANK SELECT A and BANK SELECT during the reconfiguration test mode.
The TB signals are the same.
【００６０】図６に示すように、ＴＬＤＲＡＭ再構成コ
ントロール信号がローイネーブルマルチプレクサ１５２
及び１５４へ入力され、それは１個のマルチプレクサと
して構成することができる。マルチプレクサ１５２及び
１５４の出力は、それぞれドライバ１５６及び１５８を
介して駆動される、ＢＡＮＫ ＳＥＬＥＣＴ Ａ及びＢ
ＡＮＫ ＳＥＬＥＣＴ Ｂ信号である。ＴＬＤＲＡＭ信
号が再構成テストモードを示すため、マルチプレクサ１
５２及び１５４はデコーダ１６０の出力をセレクトす
る。正規の同期動作モード中に、マルチプレクサ１５２
及び１５４はデコーダ及びラッチ回路１６２の出力をセ
レクトする。As shown in FIG. 6, the TLDRAM reconfiguration control signal is a low enable multiplexer 152.
And 154, which can be configured as a multiplexer. The outputs of multiplexers 152 and 154 are driven through drivers 156 and 158, respectively, BANK SELECT A and B.
This is the ANK SELECT B signal. Since the TLDRAM signal indicates the reconfiguration test mode, multiplexer 1
52 and 154 select the output of the decoder 160. During the normal synchronous operation mode, the multiplexer 152
And 154 select the output of the decoder and latch circuit 162.
【００６１】デコーダ１６０の出力はＲＡＳ信号であ
り、それはＣＢＲ信号で示されるリフレッシュ動作を除
けばＲＡＳ（バー）入力信号の反転である。このように
して、再構成テストモード中は、ＢＡＮＫ ＳＥＬＥＣ
Ｔ信号は非同期メモリの動作と同様にＲＡＳに追従す
る。デコーダ及びラッチ回路１６２は正規の同期動作中
にＣＡＳ、ＲＡＳ、Ｗ、ＣＢＲ、ＰＣＨＲＧＡ（バ
ー）、ＰＣＨＲＧＢ（バー）、ＬＡＴＣＨ１、及びＡ１
１ＬＡＴＣＨ信号の制御の元で各バンクのＢＡＮＫ Ｓ
ＥＬＥＣＴ信号及びＬＯＡＤＲ信号を同期的に発生す
る。The output of the decoder 160 is the RAS signal, which is the inversion of the RAS (bar) input signal except for the refresh operation indicated by the CBR signal. Thus, during reconstruction test mode, BANK SELECT
The T signal follows RAS similar to the operation of an asynchronous memory. The decoder and latch circuit 162 includes CAS, RAS, W, CBR, PCHRGA (bar), PCHRGB (bar), LATCH1, and A1 during normal synchronous operation.
BANK S of each bank under the control of 1LATCH signal
The ELECT signal and the LOADR signal are synchronously generated.
【００６２】図６に関して検討した機能を実施するよう
に作動する回路の実施例を図７に示す。図７に示すよう
に、マルチプレクサ１５２はトランジスタ１６４−１７
０を含んでいる。同様に、マルチプレクサ１５４はトラ
ンジスタ１７２−１７８を含んでいる。両方のマルチプ
レクサ１５２及び１５４が直接及びインバータ１８０を
介してＴＬＤＲＡＭ信号に接続されている。ＴＬＤＲＡ
Ｍはハイであるため、マルチプレクサ１５２及び１５４
はデコーダ１６０の出力をセレクトし、その信号をＢＡ
ＮＫ ＳＥＬＥＣＴ Ａ及びＢＡＮＫ ＳＥＬＥＣＴ
Ｂ信号としてドライバ１５６及び１５８へ送信する。An example of a circuit that operates to implement the functions discussed with respect to FIG. 6 is shown in FIG. As shown in FIG. 7, the multiplexer 152 includes transistors 164-17.
Contains 0. Similarly, multiplexer 154 includes transistors 172-178. Both multiplexers 152 and 154 are connected to the TLDRAM signal directly and via inverter 180. TLRA
Since M is high, multiplexers 152 and 154
Selects the output of the decoder 160 and outputs the signal to BA
NK SELECT A and BANK SELECT
B signal is transmitted to the drivers 156 and 158.
【００６３】デコーダ１６０はＣＢＲ信号及びインバー
タ１８４を介したＲＡＳ信号からの入力を受信するＮＯ
Ｒゲート１８２を含んでいる。ＣＢＲ信号がローである
ため、ＮＯＲゲート１８２の出力はＲＡＳ信号に追従す
る。ＣＢＲ信号がハイであれば、リフレッシュ動作を示
しデコーダ１６０の出力は再構成テストモード中のＢＡ
ＮＫ ＳＥＬＥＣＴ Ａ及びＢＡＮＫ ＳＥＬＥＣＴ
Ｂと同様に０となる。Decoder 160 receives the CBR signal and the input from the RAS signal through inverter 184 NO
R gate 182 is included. Because the CBR signal is low, the output of NOR gate 182 tracks the RAS signal. If the CBR signal is high, it indicates a refresh operation and the output of the decoder 160 is BA during the reconfiguration test mode.
NK SELECT A and BANK SELECT
It becomes 0 like B.
【００６４】正規の同期動作中に、マルチプレクサ１５
２及び１５４はデコーダ及びラッチ回路１６２からの出
力をセレクトする。デコーダ及びラッチ回路１６２はフ
リップフロップ１８６及び１８８を含んでいる。フリッ
プフロップ１８６はバンクＡのプリチャージ、もしくは
非活性化コマンドに対応するＰＣＨＲＧＡ（バー）信号
からの１入力を受信する。同様に、フリップフロップ１
８８はバンクＢのプリチャージもしくは非活性化コマン
ドを示すＰＣＨＲＧＢ（バー）信号からの入力を受信す
る。ＰＣＨＲＧＡ（バー）信号がアクティブであれば、
正規の同期動作中のＢＡＮＫ ＳＥＬＥＣＴ Ａ信号と
同様にフリップフロップ１８６の出力はローとなる。し
たがって、バンクＡが非活性化されてプリチャージを行
うことができる。バンクＢの非活性化もＰＣＨＲＧＢ
（バー）信号の制御の元で同様に行われる。During normal synchronization operation, the multiplexer 15
2 and 154 select the output from the decoder and latch circuit 162. The decoder and latch circuit 162 includes flip-flops 186 and 188. Flip-flop 186 receives one input from the PCHRGA (bar) signal corresponding to the bank A precharge or deactivate command. Similarly, flip-flop 1
88 receives input from the PCHRGB (bar) signal indicating a bank B precharge or deactivate command. If the PCHRGA signal is active,
The output of flip-flop 186 goes low, similar to the BANK SELECT A signal during normal synchronous operation. Therefore, bank A can be inactivated and precharged. Deactivation of bank B is also PCHRGB
The same is done under the control of the (bar) signal.
【００６５】フリップフロップ１８６はＮＡＮＤゲート
１９０の出力からも入力を受信する。ＮＡＮＤゲート１
９０は外部システム周波数で作動するクロック信号であ
るＬＡＴＣＨ１信号からの入力を受信する。ＮＡＮＤゲ
ート１９０はＡ１１ＬＡＴＣＨ信号からの入力も受信す
る。Ａ１１ＬＡＴＣＨ信号はバンクのセレクトに使用さ
れるローアドレスの最上位ビットに対応する。ＮＡＮＤ
ゲート１９０はＮＯＲゲート１９２からも入力を受信す
る。ＮＯＲゲート１９２はＣＢＲ信号及びＮＡＮＤゲー
ト１９４の出力からも入力を受信する。ＮＡＮＤゲート
１９４はインバータ１９６を介したＷ信号、ＲＡＳ信
号、及びインバータ１９８を介したＣＡＳ信号を受信す
る。Flip-flop 186 also receives an input from the output of NAND gate 190. NAND gate 1
90 receives input from the LATCH1 signal, which is a clock signal operating at the external system frequency. NAND gate 190 also receives an input from the A11LATCH signal. The A11LATCH signal corresponds to the most significant bit of the row address used for bank selection. NAND
Gate 190 also receives input from NOR gate 192. NOR gate 192 also receives inputs from the CBR signal and the output of NAND gate 194. NAND gate 194 receives the W signal through inverter 196, the RAS signal, and the CAS signal through inverter 198.
【００６６】正規の同期動作中に、ローアドレスが受信
されると、ＲＡＳ信号はハイとなりＣＡＳ及びＷ信号は
ローとなる。したがって、ＮＡＮＤゲート１９４の出力
がローとなり、ＣＢＲ（リフレッシュ）コマンドが受信
されていなければＮＡＮＤゲート１９２の出力はハイと
なる。したがって、Ａ１１信号がハイであればＬＡＴＣ
Ｈ１信号がハイとなるとＮＡＮＤゲート１９０の出力が
ハイとなり、バンクＡの選定が示される。ＮＡＮＤゲー
ト１９０の出力がハイとなることによりフリップフロッ
プ１８６の出力がハイとなって、バンクＡが選定され
る。When a row address is received during normal synchronization operation, the RAS signal goes high and the CAS and W signals go low. Therefore, the output of NAND gate 194 will be low and the output of NAND gate 192 will be high unless a CBR (refresh) command has been received. Therefore, if the A11 signal is high, LATC
When the H1 signal goes high, the output of NAND gate 190 goes high, indicating the selection of bank A. When the output of the NAND gate 190 becomes high, the output of the flip-flop 186 becomes high, and the bank A is selected.
【００６７】ＮＡＮＤゲート２００がＬＡＴＣＨ１信
号、ＮＯＲゲート１９２の出力、及びインバータ２０２
を介したＡ１１ＬＡＴＣＨ信号を受信すると、正規の同
期動作中にバンクＢも同様にセレクトされる。特に、Ａ
１１ＬＡＴＣＨ信号がローでＮＯＲゲート１９２の出力
がハイであれば、同期動作中にＬＡＴＣＨ１信号の立ち
上がり縁でバンクＢがセレクトされる。The NAND gate 200 outputs the LATCH1 signal, the output of the NOR gate 192, and the inverter 202.
When the A11LATCH signal is received via, the bank B is similarly selected during the normal synchronization operation. In particular, A
If the 11LATCH signal is low and the output of NOR gate 192 is high, bank B is selected on the rising edge of the LATCH1 signal during synchronous operation.
【００６８】デコーダ及びラッチ回路１６２はＮＡＮＤ
ゲート２０１及びインバータ２０３を介してＲＡＳ、Ｃ
ＡＳ、及びＬＡＴＣＨ１信号をデコードすることにより
ＬＯＡＤＲ信号も発生する。図５に示すように、このＬ
ＯＡＤＲ信号は同期動作中にローアドレス（ＲＡｘ及び
ＲＡｘ（バー））をラッチインするのに使用される。The decoder and latch circuit 162 is a NAND
RAS, C via the gate 201 and the inverter 203
The LOADR signal is also generated by decoding the AS and LATCH1 signals. As shown in FIG.
The OADR signal is used to latch in the row address (RAx and RAx (bar)) during synchronous operation.
【００６９】正規の同期モード及び再構成テストモード
の両方でコラムのデコーディングをイネーブルする回路
のブロック図を図８に示す。図８に示すように、コラム
イネーブルマルチプレクサ２０４及び２０６はＴＬＤＲ
ＡＭ再構成コントロール信号に応答してデコーダ２０８
及びデコーダ及びラッチ回路２１０をセレクトする。コ
ラムイネーブルマルチプレクサ２０４及び２０６は１個
のマルチプレクサとして構成することができる。ＴＬＤ
ＲＡＭ信号がハイであれば、マルチプレクサ２０４及び
２０６はデコーダ２０８の出力をセレクトしその出力
を、それぞれ、ドライバ２１２及び２１４へＥＮＡＢＬ
Ｅ信号として送信してバンクＡ及びバンクＢのコラムの
デコーディングをイネーブルする。この場合、ＥＮＡＢ
ＬＥ信号はＣＡＳに追従して非同期コラムデコーディン
グを行うことができる。A block diagram of a circuit that enables column decoding in both the normal sync mode and the reconstruction test mode is shown in FIG. As shown in FIG. 8, the column enable multiplexers 204 and 206 are TLDRs.
Decoder 208 in response to the AM reconstruction control signal
And select the decoder and latch circuit 210. The column enable multiplexers 204 and 206 can be configured as one multiplexer. TLD
If the RAM signal is high, multiplexers 204 and 206 select the output of decoder 208 and ENABL that output to drivers 212 and 214, respectively.
Sent as an E signal to enable decoding of columns in Bank A and Bank B. In this case, ENAB
The LE signal can follow the CAS and perform asynchronous column decoding.
【００７０】デコーダ２０８はＣＢＲ、ＣＡＳ、及びＢ
ＡＮＫ ＳＥＬＥＣＴ Ａ信号をデコードしてその出力
を発生する。ＣＢＲリフレッシュコマンドが開始されか
つＢＡＮＫ ＳＥＬＥＣＴ Ａ信号が表明されている限
りデコーダ２０８はＣＡＳ信号を出力する。図６及び図
７に関して前記したように、再構成テストモード中はＢ
ＡＮＫ ＳＥＬＥＣＴ Ａ及びＢＡＮＫ ＳＥＬＥＣＴ
Ｂ信号は同じであり、いずれかのバンクがセレクトさ
れる時に表明される。したがって、デコーダ２０８はＢ
ＡＮＫ ＳＥＬＥＣＴ ＡではなくＢＡＮＫ ＳＥＬＥ
ＣＴ Ｂからその入力を受信することができる。Decoder 208 has CBR, CAS, and B
Decode the ANK SELECT A signal and generate its output. Decoder 208 outputs the CAS signal as long as the CBR refresh command is initiated and the BANK SELECT A signal is asserted. As described above with respect to FIGS. 6 and 7, B during the reconstruction test mode.
ANK SELECT A and BANK SELECT
The B signal is the same and is asserted when either bank is selected. Therefore, the decoder 208
ANK SELECT instead of ANK SELECT A
The input can be received from CT B.
【００７１】正規の同期動作中に、マルチプレクサ２０
４及び２０６はデコーダ及びラッチ回路２１０をセレク
トしバンクＡ及びＢのコラムのデコーディングをイネー
ブルするためのＥＮＡＢＬＥ信号を発生する。デコーダ
及びラッチ回路２１０はＬＯＡＤＣ信号も発生する。デ
コーダ及びラッチ回路２１０はこれらの信号をＲＡＳ、
ＣＡＳ、ＢＡＮＫ ＳＥＬＥＣＴ Ａ、ＢＡＮＫ ＳＥ
ＬＥＣＴ Ｂ、Ａ１１ＬＡＴＣＨ、ＬＡＴＣＨ２、ＷＰ
ＣＡＳＡ（バー）、及びＷＰＣＡＳＢ（バー）信号に基
づいて発生する。During normal synchronization operation, the multiplexer 20
Reference numerals 4 and 206 select the decoder and latch circuit 210 and generate the ENABLE signal for enabling the decoding of the columns of banks A and B. The decoder and latch circuit 210 also generates the LOADC signal. The decoder and latch circuit 210 sends these signals to RAS,
CAS, BANK SELECT A, BANK SE
LECT B, A11LATCH, LATCH2, WP
It is generated based on the CASA (bar) and WPCASB (bar) signals.
【００７２】図８に関して検討した機能を実現する回路
の実施例を図９に示す。図９に示すように、マルチプレ
クサ２０４はトランジスタ２１２−２１８を含み、マル
チプレクサ２０６はトランジスタ２２０−２２８を含ん
でいる。マルチプレクサ２０４及び２０６は共に直接及
びインバータ２３０を介してＴＬＤＲＡＭ信号に接続さ
れている。ＴＬＤＲＡＭ信号がハイで再構成テストモー
ドを示すため、マルチプレクサ２０４及び２０６はデコ
ーダ２０８の出力をセレクトする。次にこの出力はバン
クＡ及びバンクＢのコラムのＥＮＡＢＬＥ信号としてド
ライバ２１２及び２１４へ送信される。図９からお判り
のように、再構成テストモード中はデバイスはあたかも
一つのバンクデバイスであるかのように取り扱われるた
め、両方のバンクに対するＥＮＡＢＬＥ信号が同じであ
る。デコーダ２０８はインバータ２３４を介してＣＡＳ
信号、ＢＡＮＫ ＳＥＬＥＣＴ Ａ信号、及びＣＢＲ信
号を受信するＮＡＮＤゲート２３２を含んでいる。ＣＢ
Ｒ信号はリフレッシュ動作に対応し、リフレッシュ動作
中はハイである。ＣＢＲ信号がハイであれば、デコーダ
２０８の出力はローとなり再構成テストモードにおいて
リフレッシュサイクル中にＥＮＡＢＬＥ信号がディセー
ブルされる。ＮＡＮＤゲート２３２の出力はインバータ
２３６へ通される。FIG. 9 shows an embodiment of a circuit that realizes the function discussed with reference to FIG. As shown in FIG. 9, multiplexer 204 includes transistors 212-218 and multiplexer 206 includes transistors 220-228. Both multiplexers 204 and 206 are connected to the TLDRAM signal both directly and through inverter 230. Multiplexers 204 and 206 select the output of decoder 208 because the TLDRAM signal is high indicating a reconfiguration test mode. This output is then transmitted to the drivers 212 and 214 as ENABLE signals for the bank A and bank B columns. As can be seen from FIG. 9, during the reconfiguration test mode, the device is handled as if it were one bank device, so the ENABLE signals for both banks are the same. The decoder 208 receives the CAS via the inverter 234.
It includes a NAND gate 232 that receives the signal, the BANK SELECT A signal, and the CBR signal. CB
The R signal corresponds to the refresh operation and is high during the refresh operation. If the CBR signal is high, the output of decoder 208 will be low and the ENABLE signal will be disabled during the refresh cycle in the reconfiguration test mode. The output of NAND gate 232 is passed to inverter 236.
【００７３】ＣＢＲ信号がローであるため、ＢＡＮＫ
ＳＥＬＥＣＴ信号がハイであればデコーダ２０８の出力
はＣＡＳ信号を追従する。したがって、再構成テストモ
ード中にＥＮＡＢＬＥ信号は非同期ＤＲＡＭの動作中に
生じるように精密にＣＡＳ信号を追従する。Since the CBR signal is low, BANK
If the SELECT signal is high, the output of the decoder 208 will follow the CAS signal. Therefore, during the reconfiguration test mode, the ENABLE signal follows the CAS signal exactly as it occurs during operation of the asynchronous DRAM.
【００７４】正規の同期動作中に、マルチプレクサ２０
４及び２０６はデコーダ及びラッチ回路２１０の出力を
セレクトする。デコーダ及びラッチ回路２１０は同期動
作中にＥＮＡＢＬＥ信号をラッチするフリップフロップ
２３８及び２４０を含んでいる。同期動作中に、ＷＰＣ
ＡＳＡ（バー）信号が表明されると（アクティブロー）
バンクＡのコラムに対するＥＮＡＢＬＥ信号がディセー
ブルされる。この信号はバンク非活性化コマンドに対応
する。同様に、フリップフロップ２４０の出力がローと
なり、ＷＰＣＡＳＢ（バー）信号が表明されればバンク
Ｂのコラムに対するＥＮＡＢＬＥ信号がディセーブルさ
れる。During normal synchronization operation, the multiplexer 20
Reference numerals 4 and 206 select the output of the decoder and latch circuit 210. Decoder and latch circuit 210 includes flip-flops 238 and 240 that latch the ENABLE signal during synchronous operation. WPC during synchronous operation
When the ASA (bar) signal is asserted (active low)
The ENABLE signal for the bank A column is disabled. This signal corresponds to the bank deactivate command. Similarly, the output of flip-flop 240 goes low and the ENABLE signal for the bank B column is disabled when the WPCASB (bar) signal is asserted.
【００７５】フリップフロップ２３８の他方の入力には
ＮＡＮＤゲート２４２の出力が受信される。ＮＡＮＤゲ
ート２４２は外部システム周波数で作動するクロック信
号であるＬＡＴＣＨ２信号から入力を受信する。ＮＡＮ
Ｄゲート２４２はＮＡＮＤゲート２４４の出力からイン
バータ２４６を介した入力も受信する。ＮＡＮＤゲート
２４４はＲＡＳ信号、ＣＡＳ信号、ＢＡＮＫ ＳＥＬＥ
ＣＴ Ａ信号、及びＡ１１ＬＡＴＣＨ信号からインバー
タ２４８を介した入力を受信する。正規の同期動作中
に、コラムアドレスが受信されてＣＡＳ信号がハイであ
ればＲＡＳ信号はローでありＢＡＮＫ ＳＥＬＥＣＴ
Ａ及びＡ１１ＬＡＴＣＨ信号はハイとなる。したがっ
て、ＮＡＮＤゲート２４４の出力がローとなりＮＡＮＤ
ゲート２４２の出力はＬＡＴＣＨ２クロック信号の立ち
上がり縁でローとなる。このようにして、フリップフロ
ップ２３８の出力がハイとなりバンクＡのコラムのデコ
ーディングがイネーブルされる。The output of NAND gate 242 is received at the other input of flip-flop 238. NAND gate 242 receives an input from the LATCH2 signal, which is a clock signal operating at the external system frequency. NAN
D-gate 242 also receives the input from the output of NAND gate 244 via inverter 246. The NAND gate 244 has a RAS signal, a CAS signal, and a BANK SELE.
It receives inputs via the inverter 248 from the CT A signal and the A11 LATCH signal. During the normal synchronous operation, if the column address is received and the CAS signal is high, the RAS signal is low and BANK SELECT
The A and A11LATCH signals go high. Therefore, the output of NAND gate 244 becomes low and NAND
The output of gate 242 goes low on the rising edge of the LATCH2 clock signal. In this way, the output of flip-flop 238 goes high, enabling decoding of the columns of bank A.
【００７６】同様に、フリップフロップ２４０はＮＡＮ
Ｄゲート２５０から入力を受信する。ＮＡＮＤゲート２
５０はＬＡＴＣＨ２クロック信号及びＮＡＮＤゲート２
５２の出力からインバータ２５４を介して入力を受信す
る。ＢＡＮＫ ＳＥＬＥＣＴＢ信号がハイでＡ１１ＬＡ
ＴＣＨ信号がロー、ＲＡＳ信号がロー、かつＣＡＳ信号
がハイであれば、ＮＡＮＤゲート２５２の出力はローと
なりバンクＢがセレクトされコラムアドレスが受信され
ていることが示される。したがって、ＬＡＴＣＨ２クロ
ック信号の立ち上がり縁でＮＡＮＤゲート２５０の出力
がローとなり、フリップフロップ２４０の出力がハイと
なってバンクＢのコラムのデコーディングがイネーブル
される。Similarly, the flip-flop 240 is a NAN.
Receive input from D-gate 250. NAND gate 2
50 is a LATCH2 clock signal and NAND gate 2
Input is received from the output of 52 via inverter 254. BANK SELECTB signal is high and A11LA
If the TCH signal is low, the RAS signal is low, and the CAS signal is high, the output of NAND gate 252 is low, indicating that bank B is selected and the column address is received. Therefore, at the rising edge of the LATCH2 clock signal, the output of NAND gate 250 goes low and the output of flip-flop 240 goes high, enabling decoding of the bank B column.
【００７７】前記したように、デコーダ及びラッチ回路
２１０はＬＯＡＤＣ信号も発生し、それは同期動作中に
コラムアドレスをロードするのに使用される。ＬＯＡＤ
Ｃ信号はＮＡＮＤゲート２５８の出力からインバータ２
５６を介して発生される。ＮＡＮＤゲート２５８はイン
バータ２４８を介したＲＡＳ信号、ＣＡＳ信号、及びＬ
ＡＴＣＨ２クロック信号から入力を受信する。したがっ
て、ＲＡＳ信号がローであってＣＡＳ信号が表明される
とＬＡＴＣＨ２クロックの立ち上がり縁でＬＯＡＤＣ信
号が発生する。これはコラムアドレスの受信に対応す
る。As mentioned above, the decoder and latch circuit 210 also generates a LOADC signal, which is used to load the column address during synchronous operation. LOAD
The C signal is output from the output of the NAND gate 258 to the inverter 2
It is generated via 56. The NAND gate 258 receives the RAS signal, the CAS signal, and the L signal from the inverter 248.
Receive input from ATCH2 clock signal. Therefore, when the RAS signal is low and the CAS signal is asserted, the LOADC signal is generated at the rising edge of the LATCH2 clock. This corresponds to receiving the column address.
【００７８】さらに、再構成テストモード中に図３の全
てのラッチが開いて、同期ラッチ信号に応答するのでは
なく受信されたらできるだけ早くデータを通すことがで
きる。特に、再構成テストモード中に出力バッファー７
８のラッチ８０−９６及び入力バッファー１００ののラ
ッチ１０２−１０８は開かれる。これらのラッチを開く
ことにより、メモリデバイスに対するデータの入出力は
非同期メモリデバイスの動作を精密に追跡する。Further, during the reconfiguration test mode, all latches of FIG. 3 can be opened to pass data as soon as they are received rather than responding to the synchronous latch signal. Especially, during the reconfiguration test mode, the output buffer 7
8 latches 80-96 and input buffer 100 latches 102-108 are open. By opening these latches, the input and output of data to and from the memory device closely tracks the operation of the asynchronous memory device.
【００７９】図４−図９に関して説明した回路の動作タ
イミング図を図１０に示す。図１０に示す特定のテスト
はＰＡＲＡＬＬＥＬ ＴＥＳＴ信号で示すパラレルテス
トである。出力ピンＤ３を使用してパラレルテストの一
致／不一致状態が示される。図１０に示すように、ＴＬ
ＥＮ信号の表明によりＰＡＲＡＬＬＥＬ ＴＥＳＴ信号
及びＴＬＤＲＡＭ信号が表明される。このようにして、
再構成テストモードへ入る。さらに、ＢＡＮＫ ＳＥＬ
ＥＣＴ Ａ信号が外部ＲＡＳ（バー）ピンに追従する。
同様に、この場合バンクＡコラムに対する、内部ＥＮＡ
ＢＬＥ信号が外部ＣＡＳ（バー）ピンに追従する。図１
０の実施例では、増幅器のデータ書き込みをイネーブル
するＷＲＩＴＥ ＥＮＡＢＬＥ信号が外部Ｗ（バー）ピ
ンに追従する。実施例では、クロック信号は再構成テス
トモード中にトグルされず、次にローとされてテストモ
ードの完了を示す。したがって、図１０に示すように、
サイクルの終わりにクロック信号がローとなるとＴＬＥ
Ｎ信号、ＰＡＲＡＬＬＥＬＴＥＳＴ信号、及びＴＬＤＲ
ＡＭ信号は全てローとなる。FIG. 10 shows an operation timing chart of the circuit described with reference to FIGS. The particular test shown in FIG. 10 is a parallel test indicated by the PARALLEL TEST signal. Output pin D3 is used to indicate the match / mismatch status of the parallel test. As shown in FIG.
The assertion of the EN signal asserts the PARALLEL TEST signal and the TLDRAM signal. In this way,
Enter the reconstruction test mode. In addition, BANK SEL
The ECT A signal follows the external RAS (bar) pin.
Similarly, in this case, the internal ENA for the bank A column
The BLE signal follows the external CAS (bar) pin. FIG.
In the 0 embodiment, the WRITE ENABLE signal that enables the amplifier to write data follows the external W (bar) pin. In the preferred embodiment, the clock signal is not toggled during the reconfiguration test mode and is then taken low to indicate completion of the test mode. Therefore, as shown in FIG.
TLE when the clock signal goes low at the end of the cycle
N signal, PARALLELTEST signal, and TLDR
All AM signals go low.
【００８０】本発明について詳細に説明してきたが、特
許請求の範囲に明記された発明の精神及び範囲内でさま
ざまな変更、置換及び修正が可能であることを理解され
たい。Although the present invention has been described in detail, it should be understood that various changes, substitutions and modifications can be made within the spirit and scope of the invention specified in the claims.
【００８１】以上の説明に関して更に以下の項を開示す
る。 （１）．同期メモリデバイスを非同期メモリデバイスと
して再構成する回路であって、該回路は、再構成コント
ロール信号を発生するように作動する再構成コントロー
ル回路と、前記再構成コントロール信号に基づいて外部
ローアドレスストローブもしくは同期ローロード信号に
応答してローアドレスが受信されるかをどうかをセレク
トするように作動するローアドレスマルチプレクサと、
前記再構成コントロール信号に基づいて外部コラムアド
レスストローブもしくは同期コラムロード信号に応答し
てコラムアドレスが受信されるかどうかをセレクトする
ように作動するコラムアドレスマルチプレクサと、前記
再構成コントロール信号に基づいて前記外部ローアドレ
スストローブもしくは同期ローイネーブル信号に応答し
てローアドレスがデコードされるかをどうかをセレクト
するように作動するローイネーブルマルチプレクサと、
前記再構成コントロール信号に基づいて前記外部コラム
アドレスストローブもしくは同期コラムイネーブル信号
に応答してコラムアドレスがデコードされるかどうかを
セレクトするように作動するコラムイネーブルマルチプ
レクサと、を具備し、前記再構成コントロール信号が活
性化されると同期クロック信号を参照することなく前記
外部ロー及びコラムアドレスストローブに応答してアド
レスが受信されデコードされる、再構成回路。The following items are further disclosed with respect to the above description. (1). A circuit for reconfiguring a synchronous memory device as an asynchronous memory device, the circuit comprising: a reconfiguration control circuit operative to generate a reconfiguration control signal; and an external row address strobe or an external row address strobe based on the reconfiguration control signal. A row address multiplexer that operates to select whether a row address is received in response to a synchronous row load signal,
A column address multiplexer operative to select whether a column address is received in response to an external column address strobe or a synchronous column load signal based on the reconfiguration control signal; and based on the reconfiguration control signal the column address multiplexer. A row enable multiplexer operative to select whether the row address is decoded in response to an external row address strobe or a synchronous row enable signal,
A column enable multiplexer operable to select whether a column address is decoded in response to the external column address strobe or the synchronous column enable signal based on the reconfiguration control signal. A reconfiguring circuit in which an address is received and decoded in response to the external row and column address strobes without reference to a synchronous clock signal when the signal is activated.
【００８２】（２）．第１項記載の回路であって、前記
外部ローアドレスストローブがＲＡＳ（バー）ストロー
ブである、再構成回路。(2). The circuit of claim 1, wherein the external row address strobe is a RAS (bar) strobe.
【００８３】（３）．第１項記載の回路であって、前記
外部コラムアドレスストローブがＣＡＳ（バー）であ
る、再構成回路。(3). The reconfiguring circuit according to claim 1, wherein the external column address strobe is CAS.
【００８４】（４）．第１項記載の回路であって、更
に、複数個の入力ラッチと、複数個の出力ラッチと、を
具備し、前記入力及び出力ラッチは前記再構成コントロ
ール信号に応答して開かれたままとされる、再構成回
路。(4). The circuit of claim 1, further comprising a plurality of input latches and a plurality of output latches, wherein the input and output latches remain open in response to the reconfiguration control signal. Reconstruction circuit.
【００８５】（５）．第１項記載の回路であって、更に
テストモードに対応するテストモードビットを格納する
ように作動するテストモードレジスタを具備し、前記テ
ストモードビットは前記再構成コントロール回路に接続
された再構成ビットを含む、再構成回路。(5). The circuit of claim 1, further comprising a test mode register operative to store a test mode bit corresponding to a test mode, the test mode bit being a reconfiguration bit connected to the reconfiguration control circuit. Reconstruction circuit including.
【００８６】（６）．第１項記載の回路であって、更
に、前記再構成コントロール信号に応答して開かれたま
まとされる複数個の入力ラッチと、前記再構成コントロ
ール信号に応答して開かれたままとされる複数個の出力
ラッチと、テストモードに対応するテストモードビット
を格納するように作動するテストモードレジスタと、を
具備し、前記テストモードビットは前記再構成コントロ
ール回路に接続された再構成ビットを含む、再構成回
路。(6). The circuit of claim 1, further comprising a plurality of input latches that remain open in response to the reconfiguration control signal, and a plurality of input latches that remain open in response to the reconfiguration control signal. A plurality of output latches, and a test mode register operative to store a test mode bit corresponding to a test mode, the test mode bit comprising a reconfiguration bit connected to the reconfiguration control circuit. Reconstruction circuit including.
【００８７】（７）．第１項記載の回路であって、同期
メモリデバイスは２つの別々のメモリバンクを含み、前
記各バンクは前記再構成コントロール信号に応答して同
じロー及びコラムアドレスにより同時にアドレスされ
る、再構成回路。(7). The reconfigurable circuit of claim 1, wherein the synchronous memory device includes two separate memory banks, each bank being simultaneously addressed by the same row and column address in response to the reconfiguration control signal. .
【００８８】（８）．同期メモリデバイスを非同期メモ
リデバイスとして再構成する方法であって、該方法は、
再構成コントロール信号を発生し、再構成コントロール
信号に基づいて外部ローアドレスストローブもしくは同
期ローロード信号に応答してローアドレスが受信される
かをどうかをセレクトし、再構成コントロール信号に基
づいて外部コラムアドレスストローブもしくは同期コラ
ムロード信号に応答してコラムアドレスが受信されるか
どうかをセレクトし、再構成コントロール信号に基づい
て前記外部ローアドレスストローブもしくは同期ローイ
ネーブル信号に応答してローアドレスがデコードされる
かをどうかをセレクトし、再構成コントロール信号に基
づいて前記外部コラムアドレスストローブもしくは同期
コラムイネーブル信号に応答してコラムアドレスがデコ
ードされるかどうかをセレクトするステップからなり、
再構成コントロール信号が活性化されるとクロック信号
を参照することなく外部ロー及びコラムアドレスストロ
ーブに応答してアドレスが受信されデコードされる、再
構成方法。(8). A method of reconfiguring a synchronous memory device as an asynchronous memory device, the method comprising:
Generates a reconfiguration control signal, selects whether the row address is received in response to the external row address strobe or the synchronous row load signal based on the reconfiguration control signal, and selects the external column address based on the reconfiguration control signal. Selects whether a column address is received in response to a strobe or a synchronous column load signal, and whether the row address is decoded in response to the external row address strobe or a synchronous row enable signal based on a reconfiguration control signal. And selecting whether the column address is decoded in response to the external column address strobe or the synchronous column enable signal based on the reconfiguration control signal,
A method of reconfiguration in which when a reconfiguration control signal is activated, an address is received and decoded in response to an external row and column address strobe without reference to a clock signal.
【００８９】（９）．第８項記載の方法であって、外部
ローアドレスストローブがＲＡＳ（バー）である、再構
成方法。(9). The method according to claim 8, wherein the external row address strobe is RAS (bar).
【００９０】（１０）．第８項記載の方法であって、外
部コラムアドレスストローブがＣＡＳ（バー）である、
再構成方法。(10). The method according to claim 8, wherein the external column address strobe is CAS (bar).
Reconstruction method.
【００９１】（１１）．第８項記載の方法であって、更
に再構成コントロール信号に応答して複数個の入力ラッ
チ及び複数個の出力ラッチを開かれたままとするステッ
プを含む、再構成方法。(11). The method of claim 8, further comprising the step of leaving the plurality of input latches and the plurality of output latches open in response to the reconfiguration control signal.
【００９２】（１２）．第８項記載の方法であって、更
にテストモードに対応するテストモードビットを記憶す
ることからなり、テストモードビットには再構成コント
ロール信号を発生するのに使用される再構成ビットが含
まれる、再構成方法。(12). The method of claim 8, further comprising storing a test mode bit corresponding to the test mode, the test mode bit including a reconfiguration bit used to generate a reconfiguration control signal. Reconstruction method.
【００９３】（１３）．第８項記載の方法であって、同
期メモリデバイスは２つの別々のメモリバンクを含み、
更に再構成コントロール信号に応答して同じロー及びコ
ラムアドレスで各バンクを同時にアドレスするステップ
を含む、再構成方法。(13). The method of claim 8, wherein the synchronous memory device includes two separate memory banks,
A method of reconfiguration further comprising the step of simultaneously addressing each bank with the same row and column address in response to a reconfiguration control signal.
【００９４】（１４）．テストモード中に再構成コント
ロール信号が発生されマルチプレクサ１２６は外部アド
レスストローブもしくは同期信号に応答してラッチ１３
４によりアドレスが受信されるかどうかをセレクトする
ことができる。同様に、マルチプレクサ（１５２及び１
５４）は再構成コントロール信号に基づき外部アドレス
ストローブもしくは同期信号に応答してローがデコード
されるかどうかをセレクトする。更に、マルチプレクサ
（２０４及び２０６）は再構成コントロール信号に基づ
き、外部アドレスストローブもしくは同期信号に応答し
てコラムがデコードされるかどうかをセレクトする。(14). A reconfiguration control signal is generated during the test mode, and the multiplexer 126 responds to the external address strobe or the synchronization signal by the latch 13.
It is possible to select by 4 whether the address is received. Similarly, multiplexers (152 and 1
54) selects whether the row is decoded in response to an external address strobe or a sync signal based on the reconfiguration control signal. In addition, the multiplexers (204 and 206) select whether the column is decoded in response to an external address strobe or sync signal based on the reconfiguration control signal.
【００９５】関連出願の相互参照 本出願は全てテキサスインスツルメンツ社が譲り受け、
参照としてここに組み入れられている、下記の特許出願
に関連している：１９９４年１月３１日に出願された米
国特許出願第８／１８９，２２３号、“クロックコント
ロール回路構成”アトーニドケット番号第ＴＩ−１８２
７２号；１９９４年１月３１日に出願された米国特許出
願第８／１８９，３４５号、“独立メモリバンク及びコ
ラムインデペンデントセクションに分割されたメモリバ
ンクを有する同期メモリアクセス方法及び装置”、アト
ーニドケット番号第１８２７５号；１９９４年１月３１
日に出願された米国特許出願第８／１８９，５２７号
“コラムインデペンデントセクションを有する同期メモ
リへデータを書き込む方法及び装置及びライトマスク動
作を実施する方法及び装置”アトーニドケット番号第Ｔ
Ｉ−１８２７８号；１９９４年１月３１日に出願された
米国特許出願第８／１８９，５３９号“セルフリフレッ
シュ動作の製造テスト方法及び装置及び同期メモリデバ
イスへの特定応用”、アトーニドケット番号第ＴＩ−１
８２７７号；１９９４年１月３１日に出願された米国特
許出願第８／１８９，５３８号“無効動作モードを防止
する方法及び装置及び同期メモリデバイスへの応用”、
アトーニドケット番号第ＴＩ−１８２９１号。Cross Reference to Related Applications This application is the entire property of Texas Instruments Incorporated,
Related to the following patent application, incorporated herein by reference: US Patent Application No. 8 / 189,223, filed Jan. 31, 1994, "Clock Control Circuitry" Atoni Dockett No. TI. -182
No. 72; U.S. patent application Ser. No. 8 / 189,345, filed Jan. 31, 1994, "Synchronous memory access method and apparatus having independent memory banks and memory banks divided into column-independent sections", Atoni Docket No. 18275; January 31, 1994
U.S. Patent Application No. 8 / 189,527, "Filed Method and Apparatus for Writing Data to a Synchronous Memory Having a Column Independent Section and Method and Apparatus for Performing a Write Mask Operation", Atoni Docket No. T
I-18278; U.S. patent application Ser. No. 8 / 189,539, filed Jan. 31, 1994, "Method and apparatus for manufacturing test of self-refresh operation and specific application to synchronous memory device", Atoni Docket No. TI- 1
No. 8277; U.S. patent application Ser.
Atoni Docket No. TI-18291.
【図１】デジタルプロセッサ及び同期ＤＲＡＭを含むデ
ータ処理システムのブロック図。FIG. 1 is a block diagram of a data processing system including a digital processor and a synchronous DRAM.
【図２】本発明による同期ＤＲＡＭのブロック図。FIG. 2 is a block diagram of a synchronous DRAM according to the present invention.
【図３】本発明による同期ＤＲＡＭのＩ／Ｏ回路を示す
図。FIG. 3 is a diagram showing an I / O circuit of a synchronous DRAM according to the present invention.
【図４】本発明による再構成コントロール信号を発生す
る回路の一実施例を示す図。FIG. 4 is a diagram showing an embodiment of a circuit for generating a reconfiguration control signal according to the present invention.
【図５】本発明による代表的なアドレスラッチ回路を示
す図。FIG. 5 is a diagram showing a typical address latch circuit according to the present invention.
【図６】再構成テストモード中にバンクセレクト信号を
発生するブロック図。FIG. 6 is a block diagram of generating a bank select signal during a reconfiguration test mode.
【図７】バンクセレクト信号及び再構成テストモードを
発生する回路の実施例を示す図。FIG. 7 is a diagram showing an embodiment of a circuit for generating a bank select signal and a reconfiguration test mode.
【図８】再構成テストモード中にコラムイネーブル信号
を発生する回路のブロック図。FIG. 8 is a block diagram of a circuit that generates a column enable signal during a reconfiguration test mode.
【図９】再構成テストモード中にコラムイネーブル信号
を発生する回路の実施例を示す図。FIG. 9 is a diagram showing an embodiment of a circuit for generating a column enable signal during a reconfiguration test mode.
【図１０】再構成テストモード中の動作を示すタイミン
グ図。FIG. 10 is a timing diagram showing an operation in the reconfiguration test mode.
１０ データ処理システム １２ デジタルプロセッサ １４ ＳＤＲＡＭ ２２ システムクロック ２６ Ｉ／Ｏデバイス ２８ タイミング及びコントロール回路 ２９ モードレジスタ ３８ ローアドレスバッファー ４０，４２ ローデコーダ ４４ コラムアドレスバッファー ４６ 加算器 ４８，５０，５２，５４ カウンタ ５６，８０−８６，９０−９６，１０２−１０８，１３
４ ラッチ ５８，６０，６２，６４ Ｙデコーダ ７８ 出力バッファー ８８ リードラッチ ９８ データトグル １００ 入力バッファー １１０ ライトラッチ １１２ マルチプレクサ １２０ テストモードレジスタ １２６ コラムアドレスマルチプレクサ １５２，１５４ ローイネーブルマルチプレクサ １５６，１５８，２１２，２１４ ドライバ １６０，２０８ デコーダ １６２，２０８ デコーダ及びラッチ回路 ２０４，２０６ コラムイネーブルマルチプレクサ10 data processing system 12 digital processor 14 SDRAM 22 system clock 26 I / O device 28 timing and control circuit 29 mode register 38 row address buffer 40, 42 row decoder 44 column address buffer 46 adder 48, 50, 52, 54 counter 56 , 80-86, 90-96, 102-108, 13
4 Latch 58, 60, 62, 64 Y Decoder 78 Output Buffer 88 Read Latch 98 Data Toggle 100 Input Buffer 110 Write Latch 112 Multiplexer 120 Test Mode Register 126 Column Address Multiplexer 152, 154 Low Enable Multiplexer 156, 158, 212, 214 Driver 160,208 decoder 162,208 decoder and latch circuit 204,206 column enable multiplexer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド アール．ブラウン アメリカ合衆国テキサス州シュガー ラン ド，レキシントン ブールバード 15700, アパートメント ナンバー 318 (72)発明者 バイプル シー．パテル アメリカ合衆国テキサス州シュガー ラン ド，クローバー ロッジ 16414 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor David Earl. Brown Lexington Boulevard 15700, Sugar Land, Texas, United States, Apartment Number 318 (72) Inventor Bipple Sea. Patel Clover Lodge 16414, Sugar Land, Texas, United States
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18937194A | 1994-01-31 | 1994-01-31 | |
| US189371 | 1994-01-31 |
| Publication Number | Publication Date |
|---|---|
| JPH0855495Atrue JPH0855495A (en) | 1996-02-27 |
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|---|---|---|---|
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