【０００１】[0001]
【産業上の利用分野】本発明は、ＳＯＩ（Silicon on I
nsulator）ウエハおよびそれを用いた半導体集積回路装
置の製造方法に関し、特に、異物発生を防止した優れた
構造のＳＯＩウエハおよびそれを用いて製造歩留りの優
れた半導体集積回路装置の製造工程に適用して有効な技
術に関する。BACKGROUND OF THE INVENTION The present invention relates to an SOI (Silicon on I)
and a method for manufacturing a semiconductor integrated circuit device using the same, particularly, the present invention is applied to an SOI wafer having an excellent structure in which generation of foreign matter is prevented and a manufacturing process of a semiconductor integrated circuit device using the same, which is excellent in manufacturing yield. And effective technology.
【０００２】[0002]
【従来の技術】ＳＯＩウエハは、半導体集積回路装置の
製造工程に使用されて薄膜構造の半導体集積回路装置を
製作するために使用されている。2. Description of the Related Art SOI wafers are used in the manufacturing process of semiconductor integrated circuit devices to manufacture thin film semiconductor integrated circuit devices.
【０００３】本発明者が検討したＳＯＩウエハは、シリ
コン（Ｓｉ）を材料としているシリコンウエハの下面が
酸化されて形成されている埋め込み酸化シリコン膜を基
板としてのシリコンを材料としているベースウエハの上
面に張り合わせたものである。The SOI wafer studied by the present inventor is an upper surface of a base wafer made of silicon whose substrate is an embedded silicon oxide film formed by oxidizing the lower surface of a silicon wafer made of silicon (Si). It is pasted on.
【０００４】また、そのＳＯＩウエハの製造工程は、シ
リコンウエハの下面が酸化されて形成されている埋め込
み酸化シリコン膜を基板としてのベースウエハの上面に
張り合わせた後、埋め込み酸化シリコン膜とベースウエ
ハとの密着性が劣化しているベースウエハの周辺を数ｍ
ｍ程度面取りを行い、その後半導体素子を形成するシリ
コンウエハを所望の膜厚にするために表面研磨が行なわ
れているものである。In the manufacturing process of the SOI wafer, after the embedded silicon oxide film formed by oxidizing the lower surface of the silicon wafer is bonded to the upper surface of the base wafer as a substrate, the embedded silicon oxide film and the base wafer are separated. A few meters around the base wafer where the adhesiveness of
The chamfering is performed for about m, and then the surface of the silicon wafer on which a semiconductor element is formed is polished to a desired film thickness.
【０００５】なお、ＳＯＩ技術について記載されている
文献としては、例えばＷ・マリ著、啓学出版株式会社発
行「図説超ＬＳＩ工学」（１９９０年１２月１５日発
行）ｐ３２１〜ｐ３２５に記載されているものがある。Note that literatures describing the SOI technology are described in, for example, W. Mali, published by Keigaku Shuppan Co., Ltd., "Illustrated Super LSI Engineering" (issued December 15, 1990), p321 to p325. There is something.
【０００６】[0006]
【発明が解決しようとする課題】ところが、前述したＳ
ＯＩウエハには、以下に述べるような種々の問題点があ
ることを本発明者は見い出した。However, the above-mentioned S
The present inventor has found that the OI wafer has various problems as described below.
【０００７】すなわち、ＳＯＩウエハの表面研磨の際
に、ウエハエッジの形状が精密に制御されていないこと
により、異常な形状となっていることが明らかになっ
た。That is, it was revealed that the surface of the SOI wafer was abnormally shaped because the shape of the wafer edge was not precisely controlled during the surface polishing.
【０００８】具体的には、ウエハエッジにおいて埋め込
み酸化シリコン膜の上端が露出し、しかも研磨されてい
る場合もあれば、埋め込み酸化シリコン膜の上端に十分
な膜厚のシリコンウエハが残っている場合もある。この
場合、シリコンウエハと埋め込み酸化シリコン膜のなす
角度すなわちシリコンウエハのテーパ（taper)角度は数
度である場合が多い。Specifically, in some cases, the upper end of the buried silicon oxide film is exposed and polished at the wafer edge, and in some cases, a silicon wafer having a sufficient thickness remains on the upper end of the buried silicon oxide film. is there. In this case, the angle formed by the silicon wafer and the embedded silicon oxide film, that is, the taper angle of the silicon wafer is often several degrees.
【０００９】したがって、シリコンウエハの形状が制御
されていないとき、シリコンウエハのテーパ角度が数度
と極めて小さい角度となっており、半導体集積回路装置
の製造工程において埋め込み酸化シリコン膜の上面が不
規則なエッジ形状を形成しながら露出してしまうという
問題点が発生する。Therefore, when the shape of the silicon wafer is not controlled, the taper angle of the silicon wafer is as small as several degrees, and the upper surface of the embedded silicon oxide film is irregular in the manufacturing process of the semiconductor integrated circuit device. There is a problem in that it is exposed while forming a different edge shape.
【００１０】そのため、シリコンウエハにおけるテーパ
形状の領域のシリコン原子が動き易い構造となることに
より、半導体集積回路装置の製造工程における例えばエ
ピタキシャル成長工程の前処理工程である高温の水素処
理などにおいて、埋め込み酸化シリコン膜における酸化
シリコンとシリコンウエハにおけるシリコンとが化学反
応して埋め込み酸化シリコン膜の酸化シリコンおよびシ
リコンウエハのテーパ形状の領域のシリコンが消費して
その領域に段差が発生する。Therefore, since the silicon atoms in the tapered region of the silicon wafer are easily moved, the buried oxide is buried in the high temperature hydrogen treatment which is a pretreatment process of the epitaxial growth process in the manufacturing process of the semiconductor integrated circuit device. The silicon oxide in the silicon film chemically reacts with the silicon in the silicon wafer to consume the silicon oxide in the embedded silicon oxide film and the silicon in the tapered region of the silicon wafer, resulting in a step in that region.
【００１１】前述した化学反応は、水素雰囲気のもとで
シリコンと酸化シリコンの共存部分にエッチング反応と
還元反応が生じ、シリコンウエハのテーパ形状の薄い領
域においてシリコンが消費されてなくなりシリコンウエ
ハの端部が埋め込み酸化シリコン膜の端部から後退した
形状のものになってしまう。In the chemical reaction described above, an etching reaction and a reduction reaction occur in a coexisting portion of silicon and silicon oxide under a hydrogen atmosphere, and silicon is not consumed in a tapered thin region of the silicon wafer, so that the edge of the silicon wafer disappears. The part becomes a shape receding from the end part of the buried silicon oxide film.
【００１２】また、シリコンウエハにおけるシリコンお
よび埋め込み酸化シリコン膜における酸化シリコンが消
費されるのでシリコンウエハの周辺の埋め込み酸化シリ
コン膜が部分的に露出してしまうという問題点が発生す
る。Further, since the silicon in the silicon wafer and the silicon oxide in the embedded silicon oxide film are consumed, there is a problem that the embedded silicon oxide film around the silicon wafer is partially exposed.
【００１３】その結果、埋め込み酸化シリコン膜が部分
的に露出すると半導体集積回路装置の後続の製造工程に
おいて、この領域に大きな段差などが発生し、この領域
が発塵源となり、それから発生した異物により半導体素
子を形成する際に半導体素子の不良を発生させるので、
半導体集積回路装置の製造歩留りを低下させてしまうと
いう問題点が発生する。As a result, when the buried silicon oxide film is partially exposed, a large step or the like is generated in this region in the subsequent manufacturing process of the semiconductor integrated circuit device, and this region becomes a dust source, which is caused by foreign substances generated from it. When a semiconductor element is formed, it causes a defect in the semiconductor element.
There is a problem that the manufacturing yield of the semiconductor integrated circuit device is reduced.
【００１４】本発明の目的は、異物発生を防止した優れ
た構造のＳＯＩウエハを提供することにある。An object of the present invention is to provide an SOI wafer having an excellent structure which prevents the generation of foreign matter.
【００１５】本発明の他の目的は、異物発生を防止した
優れた構造のＳＯＩウエハを用いて製造歩留りの優れた
半導体集積回路装置の製造技術を提供することにある。Another object of the present invention is to provide a manufacturing technique of a semiconductor integrated circuit device having an excellent manufacturing yield by using an SOI wafer having an excellent structure in which the generation of foreign matter is prevented.
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１７】[0017]
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
の通りである。The typical ones of the inventions disclosed in the present invention will be outlined below.
【００１８】本発明のＳＯＩウエハは、ベースウエハ上
面に絶縁膜を介して半導体領域が設けられているＳＯＩ
ウエハであって、絶縁膜の表面に設けられている半導体
領域のテーパ角度は１０度〜９０度であるものとする。The SOI wafer of the present invention is an SOI wafer in which a semiconductor region is provided on the upper surface of a base wafer via an insulating film.
The taper angle of the semiconductor region provided on the surface of the insulating film in the wafer is 10 to 90 degrees.
【００１９】[0019]
【作用】前記した本発明のＳＯＩウエハによれば、絶縁
膜の表面に設けられている半導体領域のテーパ角度は１
０度〜９０度であることにより、本発明者の検討結果に
もとづきＳＯＩウエハにおける例えばシリコン領域など
の半導体領域のテーパ角度が１０度〜９０度であるの
で、ＳＯＩウエハを用いた半導体集積回路装置の製造工
程においてＳＯＩウエハから異物が発生することがな
く、ＳＯＩウエハから発生する異物により半導体素子を
形成する際に半導体素子の不良が発生する現象を防止で
きるので、半導体集積回路装置の製造において製造歩留
りを低下させることがない良好なＳＯＩウエハの形状と
なっている。According to the SOI wafer of the present invention described above, the taper angle of the semiconductor region provided on the surface of the insulating film is 1.
Since the taper angle of the semiconductor region, such as a silicon region, in the SOI wafer is 10 ° to 90 ° based on the examination result of the present inventor, the semiconductor integrated circuit device using the SOI wafer is 0 ° to 90 °. Since no foreign matter is generated from the SOI wafer in the manufacturing process of 1., it is possible to prevent a phenomenon in which a semiconductor element is defective when a semiconductor element is formed by the foreign matter generated from the SOI wafer. The shape of the SOI wafer is good without lowering the yield.
【００２０】[0020]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。Embodiments of the present invention will now be described in detail with reference to the drawings. In all the drawings for explaining the embodiments, those having the same function are designated by the same reference numerals, and a duplicate description will be omitted.
【００２１】図１は、本発明の一実施例であるＳＯＩウ
エハを示す概略断面図である。図１を用いて、本発明の
ＳＯＩウエハを具体的に説明する。FIG. 1 is a schematic sectional view showing an SOI wafer which is an embodiment of the present invention. The SOI wafer of the present invention will be specifically described with reference to FIG.
【００２２】図１に示すように、本実施例のＳＯＩウエ
ハは、基板としてのシリコンを材料としているベースウ
エハ１の上面にシリコンを材料としているシリコン領域
２の下面が酸化されて形成されている埋め込み酸化シリ
コン膜３を張り合わせたものである。As shown in FIG. 1, the SOI wafer of this embodiment is formed by oxidizing the lower surface of a silicon region 2 made of silicon on the upper surface of a base wafer 1 made of silicon as a substrate. The embedded silicon oxide film 3 is laminated.
【００２３】また、本実施例のＳＯＩウエハは、埋め込
み酸化シリコン膜３周辺の表面に設けられているシリコ
ン領域２のテーパ角度θは１０度〜９０度となってお
り、そのテーパ形状のシリコン領域２の膜厚が制御され
て十分な厚さの状態となっている。Further, in the SOI wafer of the present embodiment, the taper angle θ of the silicon region 2 provided on the surface around the buried silicon oxide film 3 is 10 ° to 90 °, and the tapered silicon region is formed. The film thickness of No. 2 is controlled to be a sufficient thickness.
【００２４】本実施例のＳＯＩウエハは、半導体集積回
路装置の製造工程に使用されて薄膜構造の半導体集積回
路装置を製作するために使用されるものである。The SOI wafer of this embodiment is used for manufacturing a semiconductor integrated circuit device having a thin film structure by being used in the manufacturing process of the semiconductor integrated circuit device.
【００２５】本実施例のＳＯＩウエハにおいて、埋め込
み酸化シリコン膜３周辺の表面に設けられているシリコ
ン領域２のテーパ角度θを１０度〜９０度としているこ
とは、以下に記載する本発明者の検討結果により規定さ
れている。In the SOI wafer of this embodiment, the taper angle θ of the silicon region 2 provided on the surface around the buried silicon oxide film 3 is set to 10 degrees to 90 degrees. It is regulated by the examination results.
【００２６】すなわち、ＳＯＩウエハを用いた半導体集
積回路装置の製造工程における例えばエピタキシャル成
長工程の前処理工程である高温の水素処理などにおい
て、埋め込み酸化シリコン膜３における酸化シリコンと
シリコン領域２およびシリコンを材料としているベース
ウエハ１におけるシリコンとが化学反応（ＳｉＯ2＋Ｓ
ｉ＝２ＳｉＯ，ＳｉＯ＋Ｈ2＝Ｓｉ＋Ｈ2Ｏ）を発生し
てしまう。That is, in the process of manufacturing a semiconductor integrated circuit device using an SOI wafer, for example, in the high temperature hydrogen treatment which is a pretreatment process of the epitaxial growth process, the silicon oxide in the buried silicon oxide film 3, the silicon region 2 and the silicon are used as materials. The chemical reaction (SiO2 + S
i = 2SiO, SiO + H2 = Si + H2 O) is generated.
【００２７】この化学反応は、水素雰囲気のもとでシリ
コンと酸化シリコンの共存部分にエッチング反応と還元
反応が生じ、図２〜図４に示すように、表面が露出して
いる埋め込み酸化シリコン膜３と接触しているベースウ
エハ１およびシリコン領域３のシリコンと埋め込み酸化
シリコン膜３の酸化シリコン膜が消費されてその領域が
削除された形状となってしまう。This chemical reaction causes an etching reaction and a reduction reaction in a coexisting portion of silicon and silicon oxide under a hydrogen atmosphere, and as shown in FIGS. 2 to 4, a buried silicon oxide film whose surface is exposed. The silicon in the base wafer 1 and the silicon region 3 which are in contact with the silicon oxide film 3 and the silicon oxide film in the buried silicon oxide film 3 are consumed and the region is deleted.
【００２８】特に、先細りになっており先端に行くほど
次第に薄膜となっているテーパ形状のシリコン領域２の
部分において、シリコン領域２におけるシリコン原子が
動き易い構造となっていることにより、シリコンが消費
されてそのテーパ形状の領域がなくなりシリコン領域２
の端部が埋め込み酸化シリコン膜３の端部から後退した
形状のものになってしまう。In particular, in the tapered silicon region 2 which is tapered and gradually becomes thinner toward the tip, the silicon atoms in the silicon region 2 are easily moved so that the silicon is consumed. As a result, the tapered region disappears and the silicon region 2
Ends of the buried silicon oxide film 3 are recessed from the ends of the buried silicon oxide film 3.
【００２９】また、シリコン領域２の端部におけるテー
パ角度θが小さい場合において、シリコン領域２におけ
るシリコンおよび埋め込み酸化シリコン膜３における酸
化シリコンが消費されることにより、シリコン領域２の
端部の埋め込み酸化シリコン膜３が部分的に露出してし
まうという現象が発生する。Further, when the taper angle θ at the end of the silicon region 2 is small, the silicon in the silicon region 2 and the silicon oxide in the buried silicon oxide film 3 are consumed, so that the buried oxide at the end of the silicon region 2 is consumed. The phenomenon that the silicon film 3 is partially exposed occurs.
【００３０】その結果、埋め込み酸化シリコン膜３が部
分的に露出すると半導体集積回路装置の後続の製造工程
において、この領域に大きな段差などが発生し、この領
域が発塵源となり、それから発生した異物により半導体
素子を形成する際に半導体素子の不良を発生させるの
で、半導体集積回路装置の製造歩留りを低下させてしま
うという問題点が発生する。As a result, when the embedded silicon oxide film 3 is partially exposed, a large step or the like is generated in this region in the subsequent manufacturing process of the semiconductor integrated circuit device, and this region serves as a dust source and foreign matter generated from it. As a result, a defect of the semiconductor element occurs when the semiconductor element is formed, which causes a problem that the manufacturing yield of the semiconductor integrated circuit device is reduced.
【００３１】そこで、本発明者は、半導体集積回路装置
の製造工程において異物が発生しない良好なＳＯＩウエ
ハの形状を検討するために、ＳＯＩウエハにおけるシリ
コン領域２のテーパ角度θと埋め込み酸化シリコン膜３
の後退量との関係を実験により求めた。Therefore, in order to study a good shape of the SOI wafer in which no foreign matter is generated in the manufacturing process of the semiconductor integrated circuit device, the present inventor taper angle θ of the silicon region 2 and the embedded silicon oxide film 3 in the SOI wafer.
The relationship with the amount of recession was determined by experiments.
【００３２】図５は、ＳＯＩウエハにおいて、埋め込み
酸化シリコン膜３の後退量Ａとシリコン領域２のテーパ
角度θとの関係を示すグラフ図である。FIG. 5 is a graph showing the relationship between the recessed amount A of the buried silicon oxide film 3 and the taper angle θ of the silicon region 2 in the SOI wafer.
【００３３】なお、埋め込み酸化シリコン膜３の後退量
Ａは、ＳＯＩウエハを用いた半導体集積回路装置の製造
工程における例えばエピタキシャル成長工程などにおけ
る前処理としての水素雰囲気での熱処理または例えばフ
ッ酸を用いたウエット洗浄処理などにより埋め込み酸化
シリコン膜３がエッチングされてシリコン領域２の周辺
から食い込まれた状態となる場合のシリコン領域２の端
部からの後退距離を示すものである。The amount A of recession of the buried silicon oxide film 3 was determined by heat treatment in a hydrogen atmosphere or by using hydrofluoric acid as a pretreatment in, for example, an epitaxial growth step in a manufacturing process of a semiconductor integrated circuit device using an SOI wafer. It shows the receding distance from the end of the silicon region 2 when the embedded silicon oxide film 3 is etched by the wet cleaning process or the like to be invaded from the periphery of the silicon region 2.
【００３４】また、現状において使用されているＳＯＩ
ウエハは、埋め込み酸化シリコン膜３の後退量Ａは１μ
ｍ程度となっている。In addition, the SOI currently used
For the wafer, the recession amount A of the embedded silicon oxide film 3 is 1 μm.
m.
【００３５】一方、図５において、良好形状とは、図６
および図７に示すように、半導体集積回路装置の製造工
程においてＳＯＩウエハから異物が発生しない状態のＳ
ＯＩウエハの形状を示している。On the other hand, the good shape in FIG. 5 means that in FIG.
Further, as shown in FIG. 7 and FIG.
The shape of the OI wafer is shown.
【００３６】また、リアス（rias）式形状とは、図８お
よび図９に示すように、ＳＯＩウエハにおける埋め込み
酸化シリコン膜３およびその上面のシリコン領域２の周
辺の形状がリアス式海岸に類似している形状となってお
り、凹凸が複雑に入りくみ湾曲している形状を示してい
る。As shown in FIGS. 8 and 9, the rias type shape is similar to the rias type coast in the shape of the buried silicon oxide film 3 in the SOI wafer and the silicon region 2 on the upper surface thereof. The shape is such that irregularities are complicatedly entered and curved.
【００３７】図５からも明らかなように、ＳＯＩウエハ
におけるシリコン領域２のテーパ角度θは、１０度以上
であれば、ＳＯＩウエハを用いた半導体集積回路装置の
製造工程においてＳＯＩウエハから異物が発生すること
がなく、製造歩留りを低下させることがない良好なＳＯ
Ｉウエハの形状とすることができることを本発明者は検
討の結果見い出した。As is clear from FIG. 5, if the taper angle θ of the silicon region 2 in the SOI wafer is 10 degrees or more, foreign matter is generated from the SOI wafer in the manufacturing process of the semiconductor integrated circuit device using the SOI wafer. Good SO that does not reduce the production yield
The present inventor has found that the shape of the I-wafer can be used as a result of the examination.
【００３８】また、ＳＯＩウエハにおけるシリコン領域
２のテーパ角度θは９０度以上であれば、９０度以上の
テーパ角度θのテーパ形状を有するシリコン領域２を形
成するのが困難であること、テーパ形状が突起形状とな
り破壊されてしまうことおよびＳＯＩウエハを用いた半
導体集積回路装置の製造工程においてテーパ形状のシリ
コン領域２に異常なエピタキシャル成長膜などが発生す
ることにより、ＳＯＩウエハにおけるシリコン領域２の
テーパ角度θは９０度以下にすることを本発明者は検討
の結果見い出した。If the taper angle θ of the silicon region 2 in the SOI wafer is 90 degrees or more, it is difficult to form the silicon region 2 having a taper angle θ of 90 degrees or more. Becomes a projection shape and is destroyed, and an abnormal epitaxial growth film or the like is generated in the tapered silicon region 2 in the manufacturing process of the semiconductor integrated circuit device using the SOI wafer, so that the taper angle of the silicon region 2 in the SOI wafer is increased. As a result of the study, the present inventor found that θ should be 90 degrees or less.
【００３９】次に、本実施例のＳＯＩウエハの製造方法
を説明する。Next, a method of manufacturing the SOI wafer of this embodiment will be described.
【００４０】すなわち、シリコン領域２を後述する研磨
工程により形成するウエハ形状のシリコン体の下面が酸
化されて形成されている埋め込み酸化シリコン膜３を基
板としてのシリコンを材料としているベースウエハ１の
上面に張り合わせた後、埋め込み酸化シリコン膜３とベ
ースウエハ１との密着性が劣化しているベースウエハ１
の周辺を数ｍｍ程度面取りを行う。That is, the embedded silicon oxide film 3 formed by oxidizing the lower surface of the wafer-shaped silicon body for forming the silicon region 2 by the polishing step described later is used as the substrate and the upper surface of the base wafer 1 made of silicon as a material. After being bonded to the base wafer 1, the adhesion between the embedded silicon oxide film 3 and the base wafer 1 has deteriorated.
Chamfering is performed for about several mm around the.
【００４１】次に、埋め込み酸化シリコン膜３の上面の
ウエハ形状のシリコン体を所望の膜厚にするために表面
研磨を行い、所定の膜厚のシリコン領域２を形成する。Next, the wafer-shaped silicon body on the upper surface of the embedded silicon oxide film 3 is surface-polished so as to have a desired film thickness, and a silicon region 2 having a predetermined film thickness is formed.
【００４２】この研磨工程は、シリコン領域２の膜厚を
均一化して平坦性を向上させると共にテーパ角度θを１
０度〜９０度とするために、先行技術よりも硬質の研磨
クロスを使用して行うと共に枚葉方式を採用して一枚一
枚の研磨を高精度に制御して行う。この場合、シリコン
領域２のテーパ角度を所定の角度にするために、必要に
応じてシリコン領域２の外部のベースウエハ１の上に研
磨を制御する所定の高さのスペーサを設置して研磨処理
を行うことにより、スペーサの高さ以下にシリコン領域
２が研磨されることが防止できるので、所定のテーパ角
度を有するシリコン領域２を形成することができる。In this polishing step, the film thickness of the silicon region 2 is made uniform to improve the flatness and the taper angle θ is set to 1
In order to set the angle to 0 to 90 degrees, the polishing cloth harder than that in the prior art is used, and the single-wafer method is adopted to perform the polishing of each piece with high precision. In this case, in order to make the taper angle of the silicon region 2 a predetermined angle, a spacer having a predetermined height for controlling the polishing is installed on the base wafer 1 outside the silicon region 2 as necessary to perform the polishing process. By doing so, it is possible to prevent the silicon region 2 from being polished below the height of the spacer, so that the silicon region 2 having a predetermined taper angle can be formed.
【００４３】この研磨工程により、高精度に制御された
研磨を行うことができることにより、シリコン領域２の
膜厚を均一化して平坦性を向上させることができると共
にテーパ角度θを大きくして１０度以上のテーパ角度θ
とすることができる。By this polishing process, highly controlled polishing can be performed, so that the film thickness of the silicon region 2 can be made uniform to improve the flatness and the taper angle θ can be increased to 10 degrees. Above taper angle θ
Can be
【００４４】また、本実施例のＳＯＩウエハの製造方法
の他の態様としては、前述した研磨工程の後に、シリコ
ン領域２の表面をウエットエッチングすることにより、
図１０に示すように、シリコン領域２のテーパ形状にラ
ウンド（round)を付けることにより、丸みを帯びた形状
とすることができるので、シリコン領域２のテーパ角度
θを容易に大きな角度にして所定の角度とすることがで
きる。As another aspect of the method for manufacturing an SOI wafer of this embodiment, the surface of the silicon region 2 is wet-etched after the above-mentioned polishing step,
As shown in FIG. 10, by rounding the tapered shape of the silicon region 2, a rounded shape can be obtained. Therefore, the taper angle θ of the silicon region 2 can be easily increased to a predetermined value. Can be any angle.
【００４５】なお、シリコン領域２の端部をラウンド形
状にした場合において、埋め込み酸化シリコン膜３の端
部とその表面に設けられているシリコン領域２の端部の
ラウンド形状の接線のなす角度をテーパ角度として定義
し、そのテーパ角度θを１０度以上でしかも９０度以下
のものとする。When the end of the silicon region 2 has a round shape, the angle formed by the end of the buried silicon oxide film 3 and the tangent of the round shape of the end of the silicon region 2 provided on the surface of the buried silicon oxide film 3 is defined as follows. It is defined as a taper angle, and the taper angle θ is set to 10 degrees or more and 90 degrees or less.
【００４６】前記した本実施例のＳＯＩウエハにおい
て、埋め込み酸化シリコン膜３の表面に設けられている
シリコン領域２のテーパ角度は１０度〜９０度であるこ
とにより、本発明者の検討結果にもとづきＳＯＩウエハ
におけるシリコン領域２のテーパ角度が１０度〜９０度
であるので、後述するＳＯＩウエハを用いた半導体集積
回路装置の製造工程においてＳＯＩウエハから異物が発
生することがなく、ＳＯＩウエハから発生する異物によ
り半導体素子を形成する際に半導体素子の不良が発生す
る現象を防止できるので、半導体集積回路装置の製造に
おいて製造歩留りを低下させることがない良好なＳＯＩ
ウエハの形状となっている。In the above-described SOI wafer of the present embodiment, the taper angle of the silicon region 2 provided on the surface of the buried silicon oxide film 3 is 10 to 90 degrees, which is based on the examination result of the present inventor. Since the taper angle of the silicon region 2 in the SOI wafer is 10 degrees to 90 degrees, no foreign matter is generated from the SOI wafer in the manufacturing process of the semiconductor integrated circuit device using the SOI wafer described later, and the foreign matter is generated from the SOI wafer. Since it is possible to prevent a phenomenon in which a semiconductor element is defective due to a foreign substance from being formed, a good SOI that does not reduce the manufacturing yield in the manufacture of a semiconductor integrated circuit device.
It has the shape of a wafer.
【００４７】本実施例のＳＯＩウエハを用いた半導体集
積回路装置の製造工程は、図１に示すＳＯＩウエハをス
ターチングマテリアルとして、シリコン領域２の表面を
前処理した後に、エピタキシャル成長法によりシリコン
領域２の上面に例えばシリコンのエピタキシャル成長膜
からなる半導体領域を形成する。In the manufacturing process of the semiconductor integrated circuit device using the SOI wafer of this embodiment, the surface of the silicon region 2 is pretreated by using the SOI wafer shown in FIG. 1 as a starting material, and then the silicon region 2 is epitaxially grown. A semiconductor region made of, for example, a silicon epitaxial growth film is formed on the upper surface of the.
【００４８】前処理工程としては、水素雰囲気での熱処
理または例えばフッ酸を用いたウエット洗浄処理などを
行う。この場合、埋め込み酸化シリコン膜３がエッチン
グされてシリコン領域２の周辺から食い込まれた状態と
なり、そのシリコン領域２の端部からの埋め込み酸化シ
リコン膜３の後退距離は１μｍ程度となる。As the pretreatment step, heat treatment in a hydrogen atmosphere or wet cleaning treatment using, for example, hydrofluoric acid is performed. In this case, the embedded silicon oxide film 3 is etched and bites from the periphery of the silicon region 2, and the recessed distance of the embedded silicon oxide film 3 from the end of the silicon region 2 is about 1 μm.
【００４９】この場合、ＳＯＩウエハのシリコン領域２
のテーパ角度は１０度〜９０度であることにより、前述
した前処理工程においてシリコン領域２の端部などがエ
ッチングされて極端に削除されてしまうという現象がな
くなりその領域に埋め込み酸化シリコン膜３が露出して
大きな段差などが発生することがなくなるので、この領
域が発塵源となることが防止できる。In this case, the silicon region 2 of the SOI wafer
The taper angle of 10 to 90 degrees eliminates the phenomenon that the end portion of the silicon region 2 is etched and extremely deleted in the above-described pretreatment step, and the buried silicon oxide film 3 is formed in that region. Since it is not exposed and a large step is not generated, it is possible to prevent this area from becoming a dust source.
【００５０】次に、ウエハ処理工程を使用して、シリコ
ン領域２およびエピタキシャル成長膜からなる半導体領
域を活性領域とした例えばバイポーラトランジスタなど
の半導体素子を形成する。Then, a wafer processing step is used to form a semiconductor element such as a bipolar transistor having the semiconductor region composed of the silicon region 2 and the epitaxial growth film as an active region.
【００５１】次に、多層配線構造を使用して、半導体素
子の配線を形成することにより半導体集積回路装置を製
作する。Next, the semiconductor integrated circuit device is manufactured by forming the wiring of the semiconductor element using the multilayer wiring structure.
【００５２】本実施例のＳＯＩウエハを用いた半導体集
積回路装置の製造方法によれば、ＳＯＩウエハのシリコ
ン領域２のテーパ角度が１０度〜９０度であるものを使
用していることにより、前述した前処理工程においてシ
リコン領域２の端部などがエッチングされて極端に削除
されてしまうという現象がなくなりその領域に埋め込み
酸化シリコン膜３が露出して大きな段差などが発生する
ことがなくなるので、この領域が発塵源となることが防
止できる。According to the method of manufacturing the semiconductor integrated circuit device using the SOI wafer of this embodiment, the taper angle of the silicon region 2 of the SOI wafer is 10 degrees to 90 degrees. In the pretreatment process described above, there is no longer a phenomenon that the edges of the silicon region 2 are etched and extremely deleted, and the buried silicon oxide film 3 is not exposed in that region, so that a large step or the like is not generated. It is possible to prevent the area from becoming a dust source.
【００５３】その結果、ＳＯＩウエハから異物が発生す
ることがなくなることにより、ＳＯＩウエハから発生す
る異物により半導体素子を形成する際に半導体素子の不
良が発生する現象を防止できるので、半導体集積回路装
置の製造歩留りを向上させることができる。As a result, since the foreign matter is not generated from the SOI wafer, it is possible to prevent the phenomenon that the semiconductor element is defective when the semiconductor element is formed by the foreign matter generated from the SOI wafer. The manufacturing yield of can be improved.
【００５４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。具体的に
は、本発明のＳＯＩウエハにおけるベースウエハとして
はサファイアまたは石英などの絶縁性材料を適用でき、
シリコン領域の他の態様として導電性不純物が含まれて
いるシリコン体またはシリコン化合物あるいはヒ化ガリ
ウムなどの半導体材料からなる半導体領域を適用でき、
埋め込み酸化シリコン膜の他の態様として窒化シリコン
膜と酸化シリコン膜との積層膜などの絶縁膜を適用でき
る。Although the present invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say. Specifically, an insulating material such as sapphire or quartz can be applied as the base wafer in the SOI wafer of the present invention,
As another mode of the silicon region, a silicon region containing a conductive impurity, a silicon compound, or a semiconductor region made of a semiconductor material such as gallium arsenide can be applied,
As another embodiment of the embedded silicon oxide film, an insulating film such as a laminated film of a silicon nitride film and a silicon oxide film can be applied.
【００５５】また、ＳＯＩウエハを用いた半導体集積回
路装置の製造方法としては、ＭＯＳＦＥＴを構成要素と
した半導体集積回路装置などの製造技術を適用すること
ができる。Further, as a method for manufacturing a semiconductor integrated circuit device using an SOI wafer, a manufacturing technique for a semiconductor integrated circuit device having a MOSFET as a constituent element can be applied.
【００５６】[0056]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。The effects obtained by the typical ones of the inventions disclosed in this application will be briefly described as follows.
It is as follows.
【００５７】（１）本発明のＳＯＩウエハによれば、例
えば埋め込み酸化シリコン膜などの埋め込み絶縁膜の表
面に設けられている例えばシリコン領域などの半導体領
域のテーパ角度は１０度〜９０度であることにより、本
発明者の検討結果にもとづきＳＯＩウエハにおける半導
体領域のテーパ角度が１０度〜９０度であるので、ＳＯ
Ｉウエハを用いた半導体集積回路装置の製造工程におい
てＳＯＩウエハから異物が発生することがなく、良好な
ＳＯＩウエハを得ることができる。(1) According to the SOI wafer of the present invention, the taper angle of the semiconductor region such as the silicon region provided on the surface of the buried insulating film such as the buried silicon oxide film is 10 to 90 degrees. As a result, the taper angle of the semiconductor region in the SOI wafer is 10 to 90 degrees based on the results of the study by the present inventor.
In the manufacturing process of the semiconductor integrated circuit device using the I wafer, foreign matter does not occur from the SOI wafer, and a good SOI wafer can be obtained.
【００５８】（２）本発明のＳＯＩウエハによれば、Ｓ
ＯＩウエハの製造工程における研磨工程の後に、半導体
領域の表面をウエットエッチングすることにより、半導
体領域のテーパ形状にラウンド（round)を付けることに
より、丸みを帯びた形状とすることができるので、半導
体領域のテーパ角度を容易に大きな角度にして所定の角
度とすることができる。その結果、良好なＳＯＩウエハ
を得ることができる。(2) According to the SOI wafer of the present invention, S
After the polishing step in the manufacturing process of the OI wafer, the surface of the semiconductor region is wet-etched to give a round shape to the tapered shape of the semiconductor region. The taper angle of the region can be easily increased to a predetermined angle. As a result, a good SOI wafer can be obtained.
【００５９】（３）本発明のＳＯＩウエハを用いた半導
体集積回路装置の製造方法によれば、ＳＯＩウエハから
異物が発生しないことにより、ＳＯＩウエハから発生す
る異物により半導体素子を形成する際に半導体素子の不
良が発生する現象を防止できるので、優れた製造歩留り
をもって半導体集積集積回路装置を製作することができ
る。(3) According to the method for manufacturing a semiconductor integrated circuit device using the SOI wafer of the present invention, since no foreign matter is generated from the SOI wafer, the semiconductor element is formed when the semiconductor element is formed by the foreign matter generated from the SOI wafer. Since it is possible to prevent the occurrence of defective elements, it is possible to manufacture a semiconductor integrated circuit device with an excellent manufacturing yield.
【図１】本発明の一実施例であるＳＯＩウエハを示す概
略断面図である。FIG. 1 is a schematic sectional view showing an SOI wafer which is an embodiment of the present invention.
【図２】本発明者が検討したＳＯＩウエハを用いた半導
体集積回路装置の製造工程におけるＳＯＩウエハを示す
概略断面図である。FIG. 2 is a schematic cross-sectional view showing an SOI wafer in a manufacturing process of a semiconductor integrated circuit device using the SOI wafer studied by the present inventor.
【図３】本発明者が検討したＳＯＩウエハを用いた半導
体集積回路装置の製造工程におけるＳＯＩウエハを示す
概略断面図である。FIG. 3 is a schematic cross-sectional view showing an SOI wafer in a manufacturing process of a semiconductor integrated circuit device using the SOI wafer examined by the present inventor.
【図４】本発明者が検討したＳＯＩウエハを用いた半導
体集積回路装置の製造工程におけるＳＯＩウエハを示す
概略断面図である。FIG. 4 is a schematic cross-sectional view showing an SOI wafer in a manufacturing process of a semiconductor integrated circuit device using the SOI wafer examined by the present inventor.
【図５】本発明者が検討したＳＯＩウエハにおいて、埋
め込み酸化シリコン膜の後退量とシリコン領域のテーパ
角度との関係を示すグラフ図である。FIG. 5 is a graph showing a relationship between a recessed amount of a buried silicon oxide film and a taper angle of a silicon region in an SOI wafer studied by the present inventor.
【図６】本発明者が検討した半導体集積回路装置の製造
工程においてＳＯＩウエハから異物が発生しない状態の
ＳＯＩウエハを示す概略斜視図である。FIG. 6 is a schematic perspective view showing an SOI wafer in a state where no foreign matter is generated from the SOI wafer in the manufacturing process of the semiconductor integrated circuit device examined by the present inventor.
【図７】本発明者が検討した半導体集積回路装置の製造
工程においてＳＯＩウエハから異物が発生しない状態の
ＳＯＩウエハを示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing an SOI wafer in a state where no foreign matter is generated from the SOI wafer in the manufacturing process of the semiconductor integrated circuit device examined by the present inventor.
【図８】本発明者が検討した半導体集積回路装置の製造
工程においてＳＯＩウエハにおける埋め込み酸化シリコ
ン膜およびその上面のシリコン領域の周辺の形状がリア
ス形状であるＳＯＩウエハを示す概略斜視図である。FIG. 8 is a schematic perspective view showing an SOI wafer in which the peripheral shape of the embedded silicon oxide film in the SOI wafer and the silicon region on the upper surface thereof is a rias shape in the manufacturing process of the semiconductor integrated circuit device examined by the present inventors.
【図９】本発明者が検討した半導体集積回路装置の製造
工程においてＳＯＩウエハにおける埋め込み酸化シリコ
ン膜およびその上面のシリコン領域の周辺の形状がリア
ス形状であるＳＯＩウエハを示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing an SOI wafer in which the peripheral shape of the embedded silicon oxide film in the SOI wafer and the silicon region on its upper surface is a rias shape in the manufacturing process of the semiconductor integrated circuit device examined by the present inventors.
【図１０】本発明の他の実施例であるＳＯＩウエハを示
す概略断面図である。FIG. 10 is a schematic sectional view showing an SOI wafer which is another embodiment of the present invention.
１ ベースウエハ ２ シリコン領域 ３ 埋め込み酸化シリコン膜 Ａ 埋め込み酸化シリコン膜の後退量 θ テーパ角度 1 Base wafer 2 Silicon region 3 Embedded silicon oxide film A Amount of recession of embedded silicon oxide film θ Tapered angle
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13041195AJPH08330553A (en) | 1995-05-29 | 1995-05-29 | SOI wafer and method of manufacturing semiconductor integrated circuit device using the same |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13041195AJPH08330553A (en) | 1995-05-29 | 1995-05-29 | SOI wafer and method of manufacturing semiconductor integrated circuit device using the same |
| Publication Number | Publication Date |
|---|---|
| JPH08330553Atrue JPH08330553A (en) | 1996-12-13 |
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| JP13041195APendingJPH08330553A (en) | 1995-05-29 | 1995-05-29 | SOI wafer and method of manufacturing semiconductor integrated circuit device using the same |
| Country | Link |
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| JP (1) | JPH08330553A (en) |
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