【０００１】[0001]
【産業上の利用分野】本発明は二重化されたシステムの
制御システムに関する。情報処理装置、電子交換機等は
高い信頼度を要求されており、二重化システムを採用し
ている。例えば、ノードシステムのような電子交換機に
おいては、処理装置、記憶装置、入出力装置より構成さ
れる制御系（ＣＰ系とも称する）は、二重化構成を採用
しており、現用系／予備系（ＡＣＴ／ＳＢＹ）のデュプ
レックス運転を行っている。かかる二重化システムにお
いて、効率的に他系のメモリをアクセスできるメモリ構
成が要求されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control system for a duplex system. Information processing devices, electronic exchanges, and the like are required to have high reliability, and employ a duplex system. For example, in an electronic exchange such as a node system, a control system (also referred to as a CP system) including a processing device, a storage device, and an input / output device adopts a dual configuration, and an active system / a standby system (ACT). / SBY) duplex operation. In such a duplicated system, a memory configuration capable of efficiently accessing a memory of another system is required.
【０００２】図１１はノードシステムの例を説明するブ
ロック図を示す。ノードシステム１０００は図示省略の
他ノードおよび集線装置（Line Concentrator 図中ＬＣ
と示す）２０７と接続するＳＤＨ(Synchronous Digital
Hierarchy) 装置２０１、時分割スイッチ（Time Switc
h 図中ＴＳＷと示す）２０２、各種音源の送信／受信装
置（Tone Sender/Receiver 図中ＴＮＳ／Ｒと示す）２
０３、プッシュホンのダイヤル信号を受信するＰＢ受信
器（PB Receiver 図中ＰＢＲと示す）２０４、集線装置
２０７とノードシステム１０００間で信号を送受信する
信号装置（Signaling Equipment 図中ＳＩＧと示す）２
０５、オペレーションセンタと通信を行うための通信装
置２０６、および中央制御装置（図中ＣＣと示す、ここ
でＣＣはメモリを含んだものとする）１２０Ａ、入出力
装置（図中Ｉ／Ｏと示す）１３０からなる制御システム
１００Ａから構成されている。FIG. 11 is a block diagram illustrating an example of a node system. The node system 1000 includes other nodes (not shown) and a line concentrator (LC in the figure).
SDH (Synchronous Digital) connected to 207
Hierarchy) Device 201, time division switch (Time Switc
h shown as TSW in the figure) 202, transmitter / receiver of various sound sources (Tone Sender / Receiver shown as TNS / R in the figure) 2
03, PB receiver (shown as PBR in the figure) 204 for receiving dial signals of touch-tone phones, signal device (shown as SIG in the Signaling Equipment figure) for transmitting and receiving signals between the concentrator 207 and the node system 1000 2
05, a communication device 206 for communicating with the operation center, a central control device (denoted by CC in the figure, where CC includes a memory) 120A, an input / output device (denoted by I / O in the figure) ) 130 control system 100A.
【０００３】集線装置２０７はアナログ電話端末Ｔ、Ｉ
ＳＤＮ端末ｔを収容している。また、ノードシステム１
０００は電話交換処理、Ｎ−ＩＳＤＮ交換処理を行うも
のであり、高い信頼度を要求されていることから、それ
ぞれの装置は二重化構成を採用している。The concentrator 207 is an analog telephone terminal T, I.
It accommodates an SDN terminal t. Also, the node system 1
000 performs telephone exchange processing and N-ISDN exchange processing. Since high reliability is required, each device adopts a duplicated configuration.
【０００４】図１２は二重化構成の制御系を説明するブ
ロック図を示す。制御システム（ＣＰ系）は０系、１系
の二重化構成をとっており、それぞれ０系の制御システ
ム１００Ａ、１系の制御システム１０１Ａは中央制御装
置１２０Ａ、個別メモリ１１１、共通メモリ１１２、お
よび入出力装置１３０を含んでいる。FIG. 12 is a block diagram for explaining a control system having a dual structure. The control system (CP system) has a redundant configuration of 0 system and 1 system. The 0 system control system 100A and the 1 system control system 101A are respectively a central control unit 120A, an individual memory 111, a common memory 112, and an input system. The output device 130 is included.
【０００５】また、二重化構成の他系装置アクセスする
ためのバス交差装置１４０と他系の個別メモリ１１１を
アクセスするためのメモリ交差装置１５０を備えてい
る。さらに、両系の共通メモリ１１２はメモリの内容を
同期するために、共通メモリ１１２間で信号の交絡を備
えている。Further, there is provided a bus crossing device 140 for accessing another system device of the redundant configuration and a memory crossing device 150 for accessing the individual memory 111 of the other system. Further, the common memories 112 of both systems are provided with signal entanglement between the common memories 112 in order to synchronize the contents of the memories.
【０００６】図中の２００は端末相互間の接続を行う通
話路系装置、２０６は図１１で説明したと同じ通信装置
である。このような構成により、制御系を二重化し、障
害が発生した場合でも、システムの運用が停止すること
がないようにしている。Reference numeral 200 in the figure denotes a communication path system device for connecting terminals to each other, and 206 denotes the same communication device as described with reference to FIG. With such a configuration, the control system is duplicated so that even if a failure occurs, the operation of the system is not stopped.
【０００７】また、近年の情報処理技術、通信技術の進
展によりマルチメディア社会の到来が目前に迫ってい
る。このような、通信技術の環境では、各種システムを
ネットワークに接続し、より広域なシステムへと発展し
ていく。このとき、ネットワークを構成するノードシス
テム、ネットワークに接続するルータ等のゲートウェイ
装置等は高い信頼度が要求されるとともに、システムの
普及の面からは、より安価であることが要求される。Further, due to recent advances in information processing technology and communication technology, the arrival of the multimedia society is imminent. In such a communication technology environment, various systems are connected to a network to develop into a wider system. At this time, a node system that constitutes a network, a gateway device such as a router that is connected to the network, and the like are required to have high reliability, and in order to spread the system, it is required to be cheaper.
【０００８】[0008]
【従来の技術】図１３は従来例の二重化システムのメモ
リのアドレス空間の割り付けを示す。従来例のアドレス
空間の割り付けは０系、１系で同じ構成としており、こ
のような構成とすることにより０系、１系のハードウェ
アの構成を同じに製造できる利点がある。2. Description of the Related Art FIG. 13 shows allocation of memory address spaces in a conventional duplex system. Allocation of the address space in the conventional example is the same for the 0-system and the 1-system. With such a configuration, there is an advantage that the hardware configurations of the 0-system and the 1-system can be manufactured in the same manner.
【０００９】すなわち、図においては、アドレス空間の
「００００００００」（以下アドレス空間は１６進の数
字で表現する）から「７ＦＦＦＦＦＦＦ」を個別メモリ
（図中ＩＭと示す）１１１として使用し、「８００００
０００」から「ＥＦＦＦＦＦＦＦ」を共通メモリ（図中
ＣＭと示す）１１２として使用し、「Ｆ００００００
０」から「ＦＦＦＦＦＦＦＦ」を入出力装置（図中Ｉ／
Ｏと示す）１３０、通話路系装置（図中ＳＰと示す）２
００およびメモリ交差装置（図中ＭＸＣと示す）１５
０、共通メモリ１１２の制御空間として使用しており、
０系、１系で同じ割り付けとしている。That is, in the drawing, "7FFFFFFF" from the address space "00000000" (hereinafter, the address space is expressed by hexadecimal numbers) is used as an individual memory (indicated as IM in the drawing) 111, and "80000" is used.
"EFFFFFFF" is used as a common memory (indicated by CM in the figure) 112, and "F000000" is used.
0 ”to“ FFFFFFFF ”are input / output devices (I / I in the figure
130), communication path system device (shown as SP in the figure) 2
00 and memory crossing device (shown as MXC in the figure) 15
0, used as a control space for the common memory 112,
The same allocation is used for system 0 and system 1.
【００１０】図１２において、二重化された０系、１系
の制御システム１００Ａ、１０１Ａの運転は、現用系
（ＡＣＴ）／予備系（ＳＢＹ）の形態にて運転される。
通常の運転形態では、ＡＣＴ系の中央制御装置１２０Ａ
が自系の個別メモリ１１１、両系の共通メモリ１１２
（コピーモード）、両系入出力装置１３０および両系通
話路系装置２００を制御下において、システム全体の制
御を行っている。このような、通常運転の形態では０
系、１系の共通メモリ１１２は両系の内容を常に同期化
している。In FIG. 12, the redundant 0-system and 1-system control systems 100A and 101A are operated in the form of an active system (ACT) / a standby system (SBY).
In a normal operation mode, the ACT system central controller 120A
Is an individual memory 111 of its own system, a common memory 112 of both systems
In the (copy mode), the system I / O device 130 and the system communication path system device 200 are controlled to control the entire system. In this type of normal operation, 0
The common memory 112 of the system 1 and the system 1 always synchronizes the contents of both systems.
【００１１】ここで、通話路系装置２００は図１１で説
明したＳＤＨ装置２０１、時分割スイッチ２０２、各種
音源の送信／受信装置２０３、ＰＢ受信器２０４等の交
換機としての交換接続に係わる装置を総称しており、Ｓ
Ｐ系装置とも称している。Here, the communication path system device 200 is a device related to exchange connection as an exchange such as the SDH device 201, the time division switch 202, the transmission / reception device 203 of various sound sources, the PB receiver 204, etc. described in FIG. Collectively, S
It is also called a P system device.
【００１２】このように、従来例の二重化システムにお
いては、０系、１系が同じ構成をとっているので、０
系、１系を同じ条件で製造できるという製造上の利点は
あるが、その反面、次のような問題点がある。As described above, in the duplex system of the conventional example, since the 0 system and the 1 system have the same configuration,
Although there is a manufacturing advantage that the systems 1 and 1 can be manufactured under the same conditions, on the other hand, there are the following problems.
【００１３】個別メモリアドレス空間、共通メモリアド
レス空間が０系、１系で同一としているので、他系の個
別メモリ１１１、共通メモリ１１２をアクセスするため
に、特別なアクセスルートを準備することが必要であ
る。Since the individual memory address space and the common memory address space are the same for the 0 system and the 1 system, it is necessary to prepare a special access route for accessing the individual memory 111 and the common memory 112 of the other system. Is.
【００１４】すなわち、他系が障害となり、装置を交換
したような場合、他系の個別メモリ１１１の内容を自系
と同一にするために、自系個別メモリ１１１の内容を、
他系個別メモリ１１１へコピーするが、アドレス空間が
同一のため、簡単に、自系の０番地から他系の０番地へ
コピーすることができず、メモリ交差装置１５０介して
他系の個別メモリ１１１へアクセスすることが必要とな
る。That is, in the case where the other system becomes a failure and the device is replaced, in order to make the contents of the individual memory 111 of the other system the same as the own system, the contents of the individual memory 111 of the own system are
Although the data is copied to the other system individual memory 111, since the address space is the same, it is not possible to easily copy from the address 0 of the own system to the address 0 of the other system. Access to 111 is required.
【００１５】[0015]
【発明が解決しようとする課題】図１４は従来例のメモ
リコピー／他系メモリアクセスを示す。図において、中
央制御装置１２０Ａ、個別メモリ１１１、共通メモリ１
１２、バス交差装置１４０を接続する内部バスに自系、
他系のアクセス識別を示す信号線、コピー動作を示す信
号線を準備し、他系個別メモリ１１１のアクセスの場
合、他系信号線をアサートしてから中央制御装置１２０
Ａをアクセスする。FIG. 14 shows a conventional memory copy / other system memory access. In the figure, central controller 120A, individual memory 111, common memory 1
12, own system to the internal bus connecting the bus crossing device 140,
When a signal line indicating the access identification of the other system and a signal line indicating the copy operation are prepared and the other system individual memory 111 is accessed, the signal line of the other system is asserted before the central controller 120.
Access A.
【００１６】自系の個別メモリ１１１はアドレス空間は
自己のアドレスを示しているが、他系信号線がアサート
されているのでアクセスを受け付けないこととし、代わ
りにメモリ交差装置１５０が他系信号線により、他系個
別メモリ１１１へのアクセスを認識して動作する。ここ
で、メモリ交差装置１５０は他系アクセスを検出する
と、他系のメモリ交差装置１５０へアドレス情報、デー
タ情報を送出する。Although the address space of the self-system individual memory 111 indicates its own address, access is not accepted because the other-system signal line is asserted. Instead, the memory crossing device 150 causes the other-system signal line to be rejected. As a result, it recognizes an access to the other system individual memory 111 and operates. Here, when the memory crossing device 150 detects another system access, the memory crossing device 150 sends address information and data information to the memory crossing device 150 of another system.
【００１７】一方、他系メモリ交差装置１５０はアドレ
ス情報、データ情報を受信すると、あたかも、メモリ交
差装置１５０が中央制御装置１２０Ａであるかのように
動作して、自系の個別メモリ１１１へアクセスする。On the other hand, when the other-system memory crossing device 150 receives the address information and the data information, it operates as if the memory crossing device 150 is the central controller 120A, and accesses the individual memory 111 of its own system. To do.
【００１８】このような他系の個別メモリ１１１へのア
クセスは他系障害時以外にも、例えば、プログラムファ
イルを更新する場合にも発生するし、また、他制御系の
正常性を確認する場合にも、他系の個別メモリ１１１の
ライト／リード試験をＡＣＴ系から実行する場合にも生
じる。Such access to the individual memory 111 of the other system occurs not only when the other system fails but also when updating the program file, and when confirming the normality of the other control system. Moreover, this also occurs when the write / read test of the individual memory 111 of the other system is executed from the ACT system.
【００１９】さらに、共通メモリ１１２についても同様
であり、他系の共通メモリ１１２へのアクセスは共通メ
モリ１１２間の交絡信号により実行されている。このよ
うに、従来例の二重化された制御系においては、０系、
１系が対称な構造であることから、次のような問題点が
生じてくる。The same applies to the common memory 112, and the access to the common memory 112 of the other system is executed by the confounding signal between the common memories 112. As described above, in the duplexed control system of the conventional example, the 0 system,
Since one system has a symmetrical structure, the following problems arise.
【００２０】・内部バスに自系／他系、コピーの特殊制
御線を追加することが必要である。（バスに接続する各
装置はこの制御線を接続することが必要である。） ・メモリ交差装置１５０が必要である。It is necessary to add special control lines for own system / other system and copy to the internal bus. (Each device connected to the bus needs to connect this control line.)-A memory crossing device 150 is required.
【００２１】・共通メモリ１１２間の交絡を共通メモリ
１１２内部の装置構成として、自系アクセス、他系アク
セスの複雑な回路が必要である。このように、特別な装
置、構造が必要となり、制御系の構造が複雑化し、ひい
ては、制御系のコストを引き上げることになる。A complicated circuit for self system access and other system access is required as the device configuration inside the common memory 112 for the confounding between the common memories 112. Thus, a special device and structure are required, the structure of the control system is complicated, and the cost of the control system is increased.
【００２２】本発明は、拡張化されたマイクロプロセッ
サのアドレス空間を利用して、安価な二重化システムの
制御システムを実現しようとする。The present invention seeks to realize an inexpensive control system for a duplex system by utilizing the expanded microprocessor address space.
【００２３】[0023]
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図は二重化構成をとるシステ
ムの二重化された制御系を示す。図中の１００はマイク
ロプロセッサ１２０、メモリ１１０および入出力装置１
３０を有する０系の制御システムであり、１０１はマイ
クロプロセッサ１２０、メモリ１１０および入出力装置
１３０を有する１系の制御システムである。FIG. 1 is a block diagram for explaining the principle of the present invention. The figure shows a dual control system of a system having a dual configuration. Reference numeral 100 in the figure denotes a microprocessor 120, a memory 110 and an input / output device 1.
Reference numeral 101 is a 0-system control system, and reference numeral 101 is a 1-system control system having a microprocessor 120, a memory 110, and an input / output device 130.
【００２４】本発明においては、０系および１系の制御
システム１００、１０１のメモリ１１０のそれぞれのア
ドレス空間に、自系メモリ空間と他系メモリ空間を設
け、メモリ１１０のアドレス空間は自系、他系の対称性
を有するように構成し、かかる手段により課題を解決す
る。In the present invention, the memory space of each of the memories 110 of the 0-system and 1-system control systems 100 and 101 is provided with its own system memory space and another system's memory space. It is configured so as to have the symmetry of another system, and the problem is solved by such means.
【００２５】[0025]
【作用】本発明においては、自系、他系の個別メモリ１
１１、共通メモリ１１２を、それぞれ、０系および１系
のメモリの中に割り付ける。この割り付けにおいて、０
系、１系として見た場合、アドレス空間の対称性を保持
するようにしている。In the present invention, the individual memories 1 of the own system and the other system
11 and the common memory 112 are allocated to the 0-system memory and the 1-system memory, respectively. 0 in this allocation
When viewed as a system and a system 1, the symmetry of the address space is maintained.
【００２６】このような、割り付けを行うことにより、
アドレスを指定するのみで、他系の個別メモリ１１１、
共通メモリ１１２をアクセスできるので、アクセス処理
を単純化することができる。このような、シンプルなメ
モリ構成をとることにより、従来例で説明したメモリ交
差装置１５０、内部バスの特殊制御線が必要でなくな
り、低コスト化を実現することができる。By performing such allocation,
Only by specifying the address, the individual memory 111 of the other system,
Since the common memory 112 can be accessed, the access process can be simplified. By adopting such a simple memory configuration, the memory intersection device 150 and the special control line of the internal bus described in the conventional example are not necessary, and the cost can be reduced.
【００２７】[0027]
【実施例】図２は本発明の実施例を説明するブロック図
を示す。図は二重化されたシステムの０系の制御系シス
テム１００、１系の制御系システム１０１を示す。図中
の１１１は個別メモリ、１１２は共通メモリ、１２０は
マイクロプロセッサ、１３０は入出力装置、１４０はバ
ス交差装置、ＩＢは内部バス、ＥＢは拡張バス、２００
は通話路系装置である。2 is a block diagram illustrating an embodiment of the present invention. The figure shows a 0-system control system system 100 and a 1-system control system system 101 of a duplicated system. In the figure, 111 is an individual memory, 112 is a common memory, 120 is a microprocessor, 130 is an input / output device, 140 is a bus crossing device, IB is an internal bus, EB is an expansion bus, and 200.
Is a channel device.
【００２８】本発明では、従来例で説明した中央制御装
置１２０Ａとして、汎用のマイクロプロセッサ１２０を
使用する。ここでは、一般に普及している３２ビットの
マイクロプロセッサを使用し、マイクロプロセッサのチ
ップバスをベースとした内部バスを採用することによ
り、安価な制御系を実現する。In the present invention, a general-purpose microprocessor 120 is used as the central controller 120A described in the conventional example. Here, an inexpensive control system is realized by using a generally popular 32-bit microprocessor and adopting an internal bus based on the chip bus of the microprocessor.
【００２９】本実施例においては、３２ビットのマイク
ロプロセッサを採用することにより、アドレス空間は４
ギガ（２32）と大きな空間が確保できることとなり、ア
ドレス空間の割り付けの自由度を大きくとることができ
る。図１１で説明した従来例のノードシステム１０００
では、メモリの容量は２５６Ｍバイトあれば十分であ
る。In this embodiment, the address space is 4 by adopting a 32-bit microprocessor.
A large space of giga (232 ) can be secured, and the degree of freedom of address space allocation can be increased. The conventional node system 1000 described with reference to FIG.
Then, a memory capacity of 256 Mbytes is sufficient.
【００３０】図３は本発明の実施例の二重化システムの
メモリのアドレス空間の割り付けを示す。図において、
アドレス空間の「００００００００」から「３ＦＦＦＦ
ＦＦＦ」の１Ｇ（ギガ）バイトを自系個別メモリ１１１
として使用し、「４０００００００」から「６ＦＦＦＦ
ＦＦＦ」までの７６８Ｍバイトを自系共通メモリ１１２
として使用し、「７０００００００」から「７ＦＦＦＦ
ＦＦＦ」の２５６ＭバイトをＳＰ系装置空間に使用し、
「８０００００００」から「ＢＦＦＦＦＦＦＦ」の１Ｇ
（ギガ）バイトを他系個別メモリ１１１として使用し、
「Ｃ０００００００」から「ＥＦＦＦＦＦＦＦ」までの
７６８Ｍバイトを他系共通メモリ１１２として使用し、
「Ｆ０００００００」から「ＦＦＦＦＦＦＦＦ」の２５
６Ｍバイトを入出力装置１３０および共通メモリ１１２
の制御空間に割り付けている。FIG. 3 shows the allocation of the address space of the memory of the duplex system according to the embodiment of the present invention. In the figure,
Address space from “00000000” to “3FFFF
1G (giga) bytes of "FFF" is used as the own individual memory 111
Used as "40000000" to "6FFFF
Up to 768 Mbytes up to "FFF"
It is used as "70000000" to "7FFFF
256 Mbytes of "FFF" is used for the SP device space,
1G from "80000000" to "BFFFFFFF"
Using (giga) bytes as the other system individual memory 111,
768 Mbytes from “C0000000” to “EFFFFFFF” are used as the other system common memory 112,
25 from "F00000000" to "FFFFFFFF"
Input / output device 130 and common memory 112 of 6 Mbytes
Is allocated to the control space.
【００３１】共通メモリ１１２の制御空間は、共通メモ
リ１１２の動作として、コピーモード／セパレートモー
ド等の動作状態を制御するために使用される。本実施例
のアドレス空間の割り付けは、自系、および他系のメモ
リをアドレス空間の中に個別に割り付けており、マイク
ロプロセッサ１２０から見ると、自系個別メモリ１１１
と、他系個別メモリ１１１を個別の領域としてアクセス
することが可能となる。The control space of the common memory 112 is used to control the operation state of the copy mode / separate mode or the like as the operation of the common memory 112. In the allocation of the address space of this embodiment, the memories of the self system and the other system are individually allocated in the address space, and from the perspective of the microprocessor 120, the self system individual memory 111.
Then, the other system individual memory 111 can be accessed as an individual area.
【００３２】このような構成をとることにより、自系個
別メモリ１１１の内容を他系個別メモリ１１１へコピー
する場合、単にメモリ間の「ＭＯＶＥ（転送）命令」の
実行で簡単にコピーすることが可能となる。With such a configuration, when the contents of the own system individual memory 111 are copied to the other system individual memory 111, it is possible to simply copy them by simply executing a "MOVE (transfer) instruction" between the memories. It will be possible.
【００３３】また、アドレス空間を二重化された制御系
として０系空間領域、１系空間領域のように系対応で割
り付けるのではなく、０系から見ると自系、他系を含め
て全体のアドレス空間が割り付けられ、同様に、１系か
ら見ても自系、他系を含めて全体のアドレス空間が存在
するように構成している。Further, instead of allocating address space as a duplicated control system such as 0 system space area and 1 system space area, when viewed from 0 system, the whole address including own system and other systems is addressed. Spaces are allocated, and similarly, even when viewed from the 1st system, the entire address space including the own system and other systems exists.
【００３４】すなわち、両系を合わせると空間的にはオ
ーバーラップしており、且つ、０系、１系の各々から見
ると対称なアドレス空間となっている。このような構成
をとることにより、デュプレックス構成（マイクロプロ
セッサのＡＣＴ／ＳＢＹ運転）のソフトウェアの観点か
ら見ると、１つのマイクロプロセッサ（ＡＣＴ）１２０
で制御系全体のアドレス空間が見えることと、アドレス
空間の割り付けが０系ＡＣＴで運転する場合と、１系Ａ
ＣＴで運転する場合で同等に意識できる。逆に言うと、
ソフトウェアは、現在実行している系が、０系なのか、
１系なのかを意識しなくてすむようにしている。That is, when the two systems are combined, they spatially overlap each other, and when viewed from the 0 system and the 1 system, respectively, they are symmetrical address spaces. By taking such a configuration, one microprocessor (ACT) 120 is seen from the viewpoint of the software of the duplex configuration (ACT / SBY operation of the microprocessor).
Can see the address space of the entire control system, and the address space can be assigned by 0 system ACT and 1 system A
You can be equally conscious of driving on CT. Conversely,
The software is currently running 0 system,
I try not to be conscious of whether it is 1 system.
【００３５】こように、二重化された制御系のメモリ方
式として一般的に採用されている構成は、メモリをそれ
ぞれの制御システムにくくりつけの個別メモリ１１１
と、二重化された制御システムに共通な共通メモリ１１
２の２つから構成している。As described above, in the configuration generally adopted as the memory system of the dual control system, the individual memory 111 is attached to each control system.
And a common memory 11 common to the duplicated control system
It consists of 2 of 2.
【００３６】個別メモリ１１１は、通常、プログラム
（ＯＳ、ドライバ、アプリケーション等）とプログラム
の処理中に発生する一時的なデータおよびノードシステ
ムのシステム構成データ〔スイッチ、ＳＤＨの規模、信
号装置の数、ディジタル信号のハイウエイ（ＨＷ）の中
のタイムスロット（ＴＳ）の割り付け等〕が格納されて
いる。The individual memory 111 is usually a program (OS, driver, application, etc.) and temporary data generated during processing of the program and system configuration data of the node system [switch, SDH scale, number of signal devices, Allocation of time slot (TS) in highway (HW) of digital signal] is stored.
【００３７】一方、共通メモリ１１２上には、ノードシ
ステムとしてのダイナミックな処理の過程情報が格納さ
れる。ここには、例えば、ＴＳＷのパスの設定状態、Ｓ
ＤＨの空きＴＳ状況、端末から送信される呼の状態情
報、信号装置の空塞状態等呼処理の状態が記録されてい
る。On the other hand, the common memory 112 stores process information of dynamic processing as a node system. Here, for example, the setting state of the TSW path, S
The status of call processing such as the status of vacant TS of DH, status information of a call transmitted from a terminal, and the status of a signal device being idle or blocked is recorded.
【００３８】これは、現用系（ＡＣＴ系）の制御系がダ
ウンした場合に、速やかに他系（ＳＢＹ系）に制御権を
切替え、処理の中断を無くするためには、呼処理の状態
が個別メモリ１１１に格納されている場合に、ダウンの
状況によっては、あらたな現用系が旧現用系の個別メモ
リ１１１の情報を読み出せず、引き継ぎが困難となる場
合も生ずる。このような、引き継ぎ不能となることを避
けるために、呼処理の状態（呼情報）は二重化された共
通メモリ１１２に常に格納しておくことが必要である。This is because if the control system of the active system (ACT system) goes down, the control right is promptly switched to the other system (SBY system), and in order to eliminate the interruption of the process, the state of the call processing is When the data is stored in the individual memory 111, depending on the down status, the new active system may not be able to read the information in the individual memory 111 of the old active system, making it difficult to take over. In order to avoid such a situation that the call cannot be taken over, it is necessary to always store the call processing state (call information) in the duplicated common memory 112.
【００３９】したがって、共通メモリ１１２は、通常、
コピーモードで運用され、ＡＣＴ系マイクロプロセッサ
１２０からの共通メモリライトは共通メモリ１１２間の
交絡により、ＡＣＴ系の共通メモリ１１２より、他系の
共通メモリ１１２にアドレス・データ情報を送出し、記
憶内容が同一となるようコピーを行っている。Therefore, the common memory 112 is usually
In the copy mode, the common memory write from the ACT microprocessor 120 sends address / data information from the common memory 112 of the ACT system to the common memory 112 of the other system due to the confounding between the common memories 112, and the stored contents Are copied so that they are the same.
【００４０】図４は本発明の実施例による他系個別メモ
リアクセス時のアドレス変換を示す。図はマイクロプロ
セッサから他系個別メモリ１１１のアクセスと入出力装
置１３０としてのファイルデバイス１３１からの他系個
別メモリ１１１アクセスを示している。FIG. 4 shows address conversion at the time of accessing another system individual memory according to the embodiment of the present invention. The figure shows access from the microprocessor to the other system individual memory 111 and access from the file device 131 as the input / output device 130 to the other system individual memory 111.
【００４１】マイクロプロセッサ１２０またはファイル
デバイス１３１からのアクセスは、図３で示したよう
に、他系のアドレス空間である「８０００００００」〜
番地を用いて行われる。As shown in FIG. 3, the access from the microprocessor 120 or the file device 131 is from "80000000" which is the address space of another system.
It is performed using the street address.
【００４２】一方、他系個別メモリ１１１は、他系内で
は「００００００００」〜番地より、アドレス空間が割
り付けられているので、この間でのアドレス変換が必要
となる。On the other hand, in the other system individual memory 111, since the address space is allocated from "00000000" to the address in the other system, it is necessary to perform address conversion during this period.
【００４３】本発明では、バス交差装置１４０内に図示
省略のアドレス変換回路ＡＣを設けて、アドレス変換を
行っている。すなわち、ＡＣＴ系のバス交差装置１４０
において、「８０００００００」〜番地代のアクセスを
検出すると、他系アクセスであることを認識し、アクセ
ス情報をバス交差装置１４０の交絡を通して他系のバス
交差装置１４０に送出する。他系のバス交差装置１４０
では、このアクセス情報を受信すると、「８０００００
００」〜番地代のアドレス情報を、アドレス変換回路Ａ
Ｃにより「００００００００」〜番地代のアドレスに変
換して、他系の内部パスを介して個別メモリ１１１へア
クセスする。In the present invention, an address conversion circuit AC (not shown) is provided in the bus crossing device 140 to perform address conversion. That is, the ACT bus intersection device 140
When the access from “80000000” to the address is detected, it is recognized that the access is the other system access, and the access information is sent to the bus crossing apparatus 140 of the other system through the confounding of the bus crossing apparatus 140. Bus crossing device 140 of other system
Then, when this access information is received, "800,000
00 "-address address information is converted into the address conversion circuit A
The address is converted from "00000000" to an address starting from C by C, and the individual memory 111 is accessed through the internal path of the other system.
【００４４】図５は本発明の実施例による他系共通メモ
リアクセス時のアドレス変換を示す。他系共通メモリ１
１２アクセスの場合には、ＡＣＴ系のバス交差装置１４
０が「Ｃ０００００００」〜番地代のアクセスを検出す
ると、その情報を他系へ送出する。他系のバス交差装置
１４０では、このアクセス情報を受信すると、「Ｃ００
０００００」〜番地代のアドレス情報を、アドレス変換
回路ＡＣにより「４０００００００」〜番地代のアドレ
スに変換して、他系の内部パスを介して共通メモリ１１
２へアクセスする。FIG. 5 shows address conversion at the time of accessing another system common memory according to the embodiment of the present invention. Other system common memory 1
In case of 12 accesses, ACT bus crossing device 14
When 0 detects access from "C0000000" to the address rent, the information is sent to another system. When the bus crossing device 140 of the other system receives this access information, “C00
The address information of "0000""to the address generation is converted into the address of" 40000000 "to the address generation by the address conversion circuit AC, and the common memory 11 is transmitted via the internal path of the other system.
Access 2.
【００４５】図６は本発明の実施例による他系個別メモ
リへのコピー時のアドレス変換を示す。他系に故障が発
生し、その故障から回復するとき、他系の個別メモリ１
１１の内容を初期化（ＡＣＴ系の個別メモリ１１１の内
容に合わせる）する処理を示したものであり、そのフロ
ーチャートは図７に示す。FIG. 6 shows address conversion at the time of copying to another system individual memory according to the embodiment of the present invention. When a failure occurs in another system and the system recovers from the failure, the individual memory of the other system 1
11 shows a process of initializing the contents of 11 (matching the contents of the individual memory 111 of the ACT system), and its flowchart is shown in FIG.
【００４６】図７は本発明の実施例による他系個別メモ
リへのコピー処理のフローチャートを示す。Ｓ１でＡＣ
Ｔ系のマイクロプロセッサ１２０からファイルデバイス
１３１のファイルアドレスａ番地から個別メモリ１１１
のアドレス「８ＸＸＸＸＸＸＸ」番地へＮバイトを転送
する。バス交差装置１４０ではアドレスが「８ＸＸＸＸ
ＸＸＸ」番地であるので、他系個別メモリ１１１への転
送と認識して、他系個別メモリ１１１の「０ＸＸＸＸＸ
ＸＸ」番地にデータを転送する。このような、Ｎバイト
のデータ転送を必要回数繰り返してプログラム情報、シ
ステムデータ情報を他系個別メモリ１１１への転送を完
了する。この転送処理は一般的に、ファイルデバイス１
３１のＤＭＡ（Direct Memory Access) 機構により実行
される。FIG. 7 shows a flow chart of a copying process to another system individual memory according to the embodiment of the present invention. AC in S1
From the T system microprocessor 120 to the file address a of the file device 131 to the individual memory 111
Transfer N bytes to the address "8XXXXXXX" of the. In the bus crossing device 140, the address is "8XXXX
Since the address is "XXX", it is recognized as a transfer to the other system individual memory 111, and "0XXXXXXX" of the other system individual memory 111 is recognized.
The data is transferred to the address "XX". Such N-byte data transfer is repeated a required number of times to complete the transfer of the program information and system data information to the other system individual memory 111. This transfer process is generally performed by the file device 1.
31 DMA (Direct Memory Access) mechanism.
【００４７】次いで、Ｓ２では、ＡＣＴ系の個別メモリ
１１１のアドレス「０ＸＸＸＸＸＸＸ」番地よりデータ
をリードする。マイクロプロセッサ１２０では、「０Ｘ
ＸＸＸＸＸＸ」番地を「８ＸＸＸＸＸＸＸ」番地に変換
してデータライト処理を実行する。この処理により、Ａ
ＣＴ系のテンポラリィ情報のコピーを行い、他系をいつ
でも切替え可能なＳＢＹ状態としておくことができる。Next, in S2, the data is read from the address "0XXXXXXX" of the individual memory 111 of the ACT system. In the microprocessor 120, “0X
The address “XXXXXXX” is converted to the address “8XXXXXXX” and the data write process is executed. By this process, A
It is possible to copy the temporary information of the CT system and keep the other system in the SBY state in which it can be switched at any time.
【００４８】図８は本発明の実施例のバス交差装置の構
成を説明する図である。バス交差装置１４０の機能は、
高速で動作する制御系と動作が比較的低速の入出力系お
よびＳＰ系装置のバスを物理的に一旦終端し、高速動作
の内部バスＩＢと低速の拡張バスＥＢに分離し、制御系
の処理能力の低下を防止し、この内部バスＩＢと拡張バ
スＥＢを結合する。また、二重化された制御系におい
て、ＡＣＴ系のマイクロプロセッサ１２０が他系の入出
力装置１３０をアクセスするため、さらに、他系のマイ
クロプロセッサ１２０、個別メモリ１１１、共通メモリ
１１２を制御するために両系のバスを結合する。FIG. 8 is a diagram for explaining the configuration of the bus crossing device according to the embodiment of the present invention. The function of the bus crossing device 140 is
The control system that operates at high speed and the buses of the input / output system and SP system device that operate at a relatively low speed are physically terminated once, and separated into an internal bus IB that operates at high speed and an expansion bus EB that operates at low speed. It is possible to prevent the deterioration of the capacity and connect the internal bus IB and the expansion bus EB. In the duplicated control system, the ACT system microprocessor 120 accesses the other system input / output device 130, and further controls the other system microprocessor 120, the individual memory 111, and the common memory 112. Connect the buses of the system.
【００４９】ここで、自系のマイクロプロセッサ１２０
が他系に乗り込むために、自系のバス交差装置１４０〜
他系バス交差装置１４０〜他系の内部／拡張バスＩＢ／
ＥＢのルートでアクセスする。Here, the self-system microprocessor 120
Bus crossing device 140-
Other system bus crossing device 140-other system internal / expansion bus IB /
Access via the EB route.
【００５０】バス交差装置１４０は内部バスＩＢ、拡張
バスＥＢ、交差バスＣＢの３つを結合する。それぞれの
バスに対応して、内部バス制御部Ｃ１、拡張バス制御部
Ｃ２、バス交差制御部Ｃ３を備えており、バス制御線を
操作してバス上のアドレス情報、データ情報の送受信を
制御する。The bus crossing device 140 connects the internal bus IB, the expansion bus EB, and the crossing bus CB. An internal bus control unit C1, an expansion bus control unit C2, and a bus crossing control unit C3 are provided for each bus, and the bus control lines are operated to control transmission / reception of address information and data information on the bus. .
【００５１】バス調停回路ＢＡは各バスのアクセスの衝
突を防止するためのバス使用権を調停する。例えば、内
部バスＩＢから拡張バスＥＢへのアクセスと、拡張バス
ＥＢ、内部バスＩＢへのアクセスを調停する。The bus arbitration circuit BA arbitrates the bus use right for preventing access collision of each bus. For example, the access from the internal bus IB to the expansion bus EB and the access to the expansion bus EB and the internal bus IB are arbitrated.
【００５２】また、システムとしてのバス調停回路は、
マイクロプロセッサ１２０内に設置されるがここでは図
示省略している。拡張バスＥＢからのアクセス要求は、
入出力装置１３０から、バス交差装置１４０を介してマ
イクロプロセッサ１２０のバス調停回路に伝達される。Further, the bus arbitration circuit as the system is
It is installed in the microprocessor 120, but is not shown here. The access request from the expansion bus EB is
It is transmitted from the input / output device 130 to the bus arbitration circuit of the microprocessor 120 via the bus crossing device 140.
【００５３】本発明の実施例においては、バス調停は３
種のバス全体で行われる。すなわち、拡張バスＥＢから
のアクセス要求は通常内部バスＩＢ向けのアクセスであ
り、アクセスを実施することは、内部バスＩＢの使用権
も獲得する必要がある。そこで、拡張バスＥＢからのア
クセス要求はバス交差装置１４０を介して、マイクロプ
ロセッサ１２０のバス調停回路へ伝達され、同時に、内
部バスＩＢの使用権も要求することになる。In the preferred embodiment of the present invention, bus arbitration is three.
The whole kind of bus takes place. That is, the access request from the expansion bus EB is usually an access to the internal bus IB, and to execute the access, it is necessary to acquire the right to use the internal bus IB. Therefore, the access request from the expansion bus EB is transmitted to the bus arbitration circuit of the microprocessor 120 via the bus crossing device 140, and at the same time, the right to use the internal bus IB is also requested.
【００５４】したがって、入出力装置１３０からのバス
要求はバス交差装置１４０〜拡張バス制御部Ｃ２〜バス
調停回路ＢＡ〜内部バス制御部Ｃ１を介して、マイクロ
プロセッサ１２０のバス調停回路に伝達される。Therefore, the bus request from the input / output device 130 is transmitted to the bus arbitration circuit of the microprocessor 120 via the bus crossing device 140, the expansion bus control unit C2, the bus arbitration circuit BA, and the internal bus control unit C1. .
【００５５】次に、アクセス識別回路ＡＤは、バス使用
権を獲得した装置からのアクセスがどこ向けへのアクセ
スであるかを識別するものであり、識別結果はバス交差
装置１４０内部バスの各バス制御部へ通知される。Next, the access identification circuit AD identifies where the access from the device that has acquired the bus use right is to, and the identification result is each bus of the internal bus of the bus crossing device 140. The control unit is notified.
【００５６】図９は本発明の実施例のアクセス識別回路
の処理フローチャートである。アクセス識別回路はアド
レスの上位４ビットからアクセス先の識別を行ってい
る。図１０は本発明の実施例のアドレス変換回路の処理
フローチャートである。アドレス変換回路ＡＣは交差バ
スＣＢから受信したアドレスの上位４ビットを識別する
ことにより、変換アドレスを決定している。FIG. 9 is a processing flowchart of the access identification circuit according to the embodiment of the present invention. The access identification circuit identifies the access destination from the upper 4 bits of the address. FIG. 10 is a processing flowchart of the address conversion circuit according to the embodiment of the present invention. The address conversion circuit AC determines the conversion address by identifying the upper 4 bits of the address received from the cross bus CB.
【００５７】以下、マイクロプロセッサ１３０から自系
の入出力装置１３０へのアクセスの例で説明する。バス
交差装置１４０は内部バス制御部Ｃ１にて、アクセスを
受信し、ゲート回路ＧＩを開き、内部バスＩＢの情報を
バス交差装置１４０の内部バスＢＢに乗せる。ここでア
クセス識別回路ＡＤは、バス交差装置１４０の内部バス
ＢＢのアドレス上位５ビットを引込み、図９の処理フロ
ーチャートにしたがって、アクセス識別を行う。ここで
は、アクセスが自系の拡張バスＥＢ向けであることを認
識して、その結果を内部バス制御部Ｃ１、拡張バス制御
部Ｃ２に通知する。An example of access from the microprocessor 130 to the input / output device 130 of its own system will be described below. The bus intersection device 140 receives the access at the internal bus control unit C1, opens the gate circuit GI, and puts the information of the internal bus IB on the internal bus BB of the bus intersection device 140. Here, the access identification circuit AD pulls in the upper 5 bits of the address of the internal bus BB of the bus crossing device 140 and performs access identification according to the processing flowchart of FIG. Here, it is recognized that the access is for the expansion bus EB of the own system, and the result is notified to the internal bus control unit C1 and the expansion bus control unit C2.
【００５８】内部バス制御部Ｃ１はバス調停回路ＢＡを
介して拡張バス制御部Ｃ２へアクセス要求を通知し、拡
張バス制御部Ｃ２はゲート回路ＧＥを開いて、バス交差
装置１４０の内部バスＢＢを拡張バスＥＢに接続する。The internal bus control unit C1 notifies the access request to the expansion bus control unit C2 via the bus arbitration circuit BA, and the expansion bus control unit C2 opens the gate circuit GE to open the internal bus BB of the bus crossing device 140. Connect to expansion bus EB.
【００５９】このような処理により内部バスＩＢと拡張
バスＥＢが結合し、マイクロプロセッサ１２０から入出
力装置１３０へのアクセスが可能となる。データ情報の
方向性の説明は省略しているが、内部バスＩＢ、拡張バ
スＥＢ、交差バスＣＢには、一般的に使用されるリード
／ライト（Ｒ／Ｗ）信号を含んでおり、このＲ／Ｗ信号
にて、ゲート回路の方向が決められる。By such processing, the internal bus IB and the expansion bus EB are connected, and the microprocessor 120 can access the input / output device 130. Although the description of the directionality of the data information is omitted, the internal bus IB, the expansion bus EB, and the cross bus CB include read / write (R / W) signals that are generally used. The direction of the gate circuit is determined by the / W signal.
【００６０】次に、０系のマイクロプロセッサ１２０か
ら他系（１系）の個別メモリ１１１へのアクセス処理を
説明する。０系のバス交差装置１４０はマイクロプロセ
ッサ１２０からのアクセスを内部バス制御部Ｃ１で検出
し、ゲート回路ＧＩを開き内部バスＩＢ情報をバス交差
装置１４０の内部バスＢＢに乗せ、図９の処理により、
他系アクセスを識別する。Next, an access process from the 0-system microprocessor 120 to the other system (1 system) individual memory 111 will be described. The 0-system bus crossing device 140 detects an access from the microprocessor 120 by the internal bus control unit C1, opens the gate circuit GI, and puts the internal bus IB information on the internal bus BB of the bus crossing device 140. ,
Identify other system access.
【００６１】識別結果は、内部バス制御部Ｃ１、バス交
差制御部Ｃ３へ通知され、合わせて内部バス制御部Ｃ１
からバス交差制御部Ｃ３へ他系アクセスが通知される。
バス交差制御部Ｃ３は、交差制御信号を用いて、他系
（１系）のバス交差装置１４０へアクセス要求を通知
し、また、ゲート回路ＧＣを開き０系のバス交差装置１
４０の内部バスＢＢの情報を交差バスＣＢへ乗せる。The identification result is notified to the internal bus control unit C1 and the bus intersection control unit C3, and the internal bus control unit C1 is also notified.
Notifies the bus intersection control unit C3 of another system access.
The bus crossing control unit C3 uses the crossing control signal to notify the bus crossing device 140 of the other system (1 system) of the access request and opens the gate circuit GC to open the bus crossing device 1 of the 0 system.
The information of 40 internal buses BB is put on the crossing bus CB.
【００６２】１系のバス交差装置１４０のバス交差制御
部Ｃ３はバス調停回路ＢＡを介して、内部バス制御部Ｃ
１経由で他系からのバス使用要求を１系のマイクロプロ
セッサ１２０へ送出し、１系のバスを獲得する。The bus crossing control unit C3 of the bus crossing device 140 of the first system is connected to the internal bus control unit C via the bus arbitration circuit BA.
A bus use request from another system is sent to the 1-system microprocessor 120 via 1 to acquire the 1-system bus.
【００６３】１系のバスが獲得されると、１系のバス交
差制御部Ｃ３はゲート回路ＧＣ、およびゲート回路ＧＡ
を開き、０系からのアドレス情報をアドレス変換回路Ａ
Ｃへ送出する。アドレス変換回路ＡＣではアドレス変換
した結果をゲート回路ＧＣを介して１系のバス交差装置
１４０の内部バスＢＢへ送出する。When the 1-system bus is acquired, the 1-system bus crossing control unit C3 causes the gate circuit GC and the gate circuit GA.
To open the address information from the 0 system
Send to C. The address conversion circuit AC sends the result of the address conversion to the internal bus BB of the 1-system bus crossing device 140 via the gate circuit GC.
【００６４】ここでアドレス情報は、図１０で説明した
フローチャートにしたがって、アドレス変換回路ＡＣに
より他系の個別メモリ１１１のアドレス「８０００００
００」〜から、１系の個別メモリ１１１のアドレス「０
０００００００」〜に変換され、バス交差装置１４０の
内部バスＢＢを経由してアクセス識別回路ＡＤに送出さ
れる。Here, the address information is the address "800000" of the individual memory 111 of the other system by the address conversion circuit AC according to the flowchart described in FIG.
00 ”to address“ 0 ”of the 1-system individual memory 111
Converted to "0000000" and sent to the access identification circuit AD via the internal bus BB of the bus crossing device 140.
【００６５】アクセス識別回路ＡＤでは内部バスＢＢに
接続される個別メモリ１１１へのアクセスを識別し、識
別結果を内部バス制御部Ｃ１へ通知する。ここでは、０
系のマイクロプロセッサ１２０から、１系の個別メモリ
１１１へのアクセス処理を説明したが、０系のマイクロ
プロセッサ１２０から、１系の入出力装置１３０へのア
クセスも同様の処理により可能である。The access identification circuit AD identifies the access to the individual memory 111 connected to the internal bus BB, and notifies the internal bus control unit C1 of the identification result. Here, 0
Although the access processing from the system microprocessor 120 to the 1 system individual memory 111 has been described, the 0 system microprocessor 120 can also access the 1 system input / output device 130 by the same processing.
【００６６】[0066]
【発明の効果】従来例の高信頼度を実現するための二重
化構成の制御システムは、交絡回路としてのメモリ交差
装置、バス交差装置を備えており、アドレス空間の割り
付けからも、複雑な回路構成が要求され、装置規模が増
大し、システムが高価なものとなっていた。The control system of the dual structure for realizing the high reliability of the conventional example is provided with the memory crossing device and the bus crossing device as the confounding circuit, and the complicated circuit structure is obtained from the allocation of the address space. Were required, the device scale was increased, and the system was expensive.
【００６７】本発明では、市販の、汎用のマイクロプロ
セッサを使用することにより、アドレス空間を拡張し、
それぞれの系のメモリの中に、自系個別メモリ、共通メ
モリ、他系個別メモリ、共通メモリのアドレス空間を対
称性をもって割り付けることにより、システムの構成を
単純化でき、高信頼度で、且つ、コストの低い制御系シ
ステムを実現することができる。The present invention expands the address space by using a commercially available general-purpose microprocessor,
By allocating the address space of the own system individual memory, the common memory, the other system individual memory, and the common memory in the memory of each system with symmetry, the system configuration can be simplified, highly reliable, and A control system with low cost can be realized.
【図１】 本発明の原理を説明するブロック図FIG. 1 is a block diagram illustrating the principle of the present invention.
【図２】 本発明の実施例を説明するブロック図FIG. 2 is a block diagram illustrating an embodiment of the present invention.
【図３】 本発明の実施例の二重化システムのメモリの
アドレス空間の割り付けFIG. 3 is an allocation of a memory address space of the duplex system according to the embodiment of this invention.
【図４】 本発明の実施例による他系個別メモリアクセ
ス時のアドレス変換FIG. 4 is an address conversion in another system individual memory access according to the embodiment of the present invention.
【図５】 本発明の実施例による他系共通メモリアクセ
ス時のアドレス変換FIG. 5 is an address conversion at the time of accessing another system common memory according to the embodiment of the present invention.
【図６】 本発明の実施例による他系個別メモリへのコ
ピー時のアドレス変換FIG. 6 is an address conversion at the time of copying to another system individual memory according to the embodiment of the present invention.
【図７】 本発明の実施例による他系個別メモリへのコ
ピー処理のフローチャートFIG. 7 is a flowchart of copy processing to another system individual memory according to the embodiment of the present invention.
【図８】 本発明の実施例のバス交差装置の構成を説明
する図FIG. 8 is a diagram illustrating a configuration of a bus intersection device according to an embodiment of the present invention.
【図９】 本発明の実施例のアクセス識別回路の処理フ
ローチャートFIG. 9 is a processing flowchart of the access identification circuit according to the embodiment of this invention.
【図１０】 本発明の実施例のアドレス変換回路の処理
フローチャートFIG. 10 is a processing flowchart of the address conversion circuit according to the embodiment of the present invention.
【図１１】 ノードシステムの例を説明するブロック図FIG. 11 is a block diagram illustrating an example of a node system.
【図１２】 二重化構成の制御系を説明するブロック図FIG. 12 is a block diagram illustrating a control system having a redundant configuration.
【図１３】 従来例の二重化システムのメモリのアドレ
ス空間の割り付けFIG. 13: Allocation of memory address space in a conventional duplex system
【図１４】 従来例のメモリコピー／他系メモリアクセ
スFIG. 14: Memory copy / other system memory access in conventional example
１００、１００Ａ ０系の制御システム １０１、１０１Ａ １系の制御システム １００ａ 制御システム １１０ メモリ １１１ 個別メモリ １１２ 共通メモリ １２０ マイクロプロセッサ １２０Ａ 中央制御装置 １３０ 入出力装置 １３１ ファイルデバイス １４０ バス交差装置 １５０ メモリ交差装置 ２００ 通話路系装置 ２０１ ＳＤＨ装置 ２０２ ＴＳＷ ２０３ ＴＮＳ／Ｒ ２０４ ＰＢＲ ２０５ ＳＩＧ ２０６ 通信装置 ２０７ ＬＣ １０００ ノードシステム ＩＢ、ＢＢ 内部バス ＣＢ 交差バス ＥＢ 拡張バス Ｃ１ 内部バス制御部 Ｃ２ 拡張バス制御部 Ｃ３ バス交差制御部 ＢＡ バス調停回路 ＡＣ アドレス変換回路 ＡＤ アクセス識別回路 ＧＡ、ＧＣ、ＧＩ、ＧＥ ゲート回路 Ｔ アナログ電話端末 ｔ ＩＳＤＮ端末 100, 100A 0-series control system 101, 101A 1-series control system 100a Control system 110 Memory 111 Individual memory 112 Common memory 120 Microprocessor 120A Central control unit 130 Input / output device 131 File device 140 Bus crossing device 150 Memory crossing device 200 Call path device 201 SDH device 202 TSW 203 TNS / R 204 PBR 205 SIG 206 Communication device 207 LC 1000 node system IB, BB Internal bus CB Crossing bus EB Expansion bus C1 Internal bus control unit C2 Expansion bus control unit C3 Bus crossing control Part BA Bus arbitration circuit AC address conversion circuit AD access identification circuit GA, GC, GI, GE gate circuit T analog telephone terminal t ISDN terminal
───────────────────────────────────────────────────── フロントページの続き (71)出願人 000004237 日本電気株式会社 東京都港区芝五丁目７番１号 (72)発明者 淡路 俊夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小松原 勉 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 佐々木 玲 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 水口 忠 東京都港区芝五丁目７番１号 日本電気株 式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (71) Applicant 000004237 5-7-1 Shiba, Minato-ku, Tokyo (72) Inventor Toshio Awaji 1015 Kamikodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Within Fujitsu Limited ( 72) Inventor Tsutomu Komatsubara 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Inside Nippon Telegraph and Telephone Corporation (72) Inventor Rei Sasaki 1-7-12 Toranomon, Minato-ku, Tokyo Inside Oki Electric Industry Co., Ltd. (72 ) Inventor Tadashi Mizuguchi 5-7-1, Shiba, Minato-ku, Tokyo Inside NEC Corporation
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027132AJPH08221289A (en) | 1995-02-15 | 1995-02-15 | Redundant control system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027132AJPH08221289A (en) | 1995-02-15 | 1995-02-15 | Redundant control system |
| Publication Number | Publication Date |
|---|---|
| JPH08221289Atrue JPH08221289A (en) | 1996-08-30 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027132AWithdrawnJPH08221289A (en) | 1995-02-15 | 1995-02-15 | Redundant control system |
| Country | Link |
|---|---|
| JP (1) | JPH08221289A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7844852B2 (en) | 2004-03-31 | 2010-11-30 | Nec Corporation | Data mirror cluster system, method and computer program for synchronizing data in data mirror cluster system |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1078852A (en)* | 1996-09-04 | 1998-03-24 | Nec Corp | Multi-array disk device |
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| KR100754308B1 (en)* | 2002-09-05 | 2007-09-03 | 인터내셔널 비지네스 머신즈 코포레이션 | Remote direct memory access enabled network interface controller switchover and switchback support |
| US7844852B2 (en) | 2004-03-31 | 2010-11-30 | Nec Corporation | Data mirror cluster system, method and computer program for synchronizing data in data mirror cluster system |
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| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:20020507 |