【０００１】[0001]
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題（図６） 課題を解決するための手段（図１） 作用 実施例（図１〜図５） （１）基本構成（図１） （２）バイアス回路部（図２） （３）マツチング回路部（図３及び図４） （４）他の実施例（図５） 発明の効果[Table of Contents] The present invention will be described in the following order. Field of Industrial Application Conventional Technology Problem to be Solved by the Invention (FIG. 6) Means for Solving the Problem (FIG. 1) Action Example (FIGS. 1 to 5) (1) Basic Configuration (FIG. 1) ( 2) Bias circuit section (Fig. 2) (3) Matching circuit section (Figs. 3 and 4) (4) Other embodiments (Fig. 5)
【０００２】[0002]
【産業上の利用分野】本発明はスイツチ回路及び複合ス
イツチ回路に関し、特に高周波信号の入出力を切り替え
るものに適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switch circuit and a composite switch circuit, and is particularly suitable for application to switching input / output of high frequency signals.
【０００３】[0003]
【従来の技術】現在、自動車電話や携帯電話等の移動体
通信システムがビジネスとして大きく発展してきてい
る。ところで都市部では通信回線の不足が深刻になつて
きており、各国で様々な移動体通信システムの実用化が
進められている。これらの通信システムではアナログ通
信方式でなくデイジタル通信方式が多くの場合採用され
ており、また通信帯域も現在の移動体通信システムより
高周波側の準マイクロ波帯が使用されている。2. Description of the Related Art At present, mobile communication systems such as car phones and mobile phones have been greatly developed as a business. By the way, the shortage of communication lines is becoming serious in urban areas, and various mobile communication systems are being put to practical use in various countries. In these communication systems, the digital communication system is often adopted instead of the analog communication system, and the communication band uses the quasi-microwave band on the higher frequency side than the current mobile communication system.
【０００４】そして準マイクロ波帯の信号を送受するこ
れら通信システムでは携帯端末の信号処理部に半導体電
界効果トランジスタ（ＦＥＴ）が多くの場合用いられて
いる。特に携帯性が重視される携帯端末の場合、小型
化、低電圧駆動化、および低消費電力化を実現できるＧ
ａＡｓＦＥＴを使用したモノリシツク・マイクロウエー
ブＩＣ（以下、ＭＭＩＣ（Monolithic Microwave IC ）
という）の開発が重要視されている。中でも携帯端末内
で高周波信号を切り替える高周波スイツチがキーデバイ
スの１つとなつてきている。In these communication systems for transmitting and receiving signals in the quasi-microwave band, semiconductor field effect transistors (FETs) are often used in signal processing units of mobile terminals. Particularly in the case of a mobile terminal in which portability is important, downsizing, low voltage driving, and low power consumption can be realized.
Monolithic microwave IC using aAsFET (hereinafter referred to as MMIC (Monolithic Microwave IC))
Development) is emphasized. Among them, a high frequency switch for switching a high frequency signal in a mobile terminal has become one of the key devices.
【０００５】ここでＦＥＴをスイツチングデバイスとし
て用いる場合のと動作を説明する。まずオン状態で用い
るときにはゲートにＦＥＴのピンチオフ電圧より充分高
いバイアスを印加し、またオフ状態で使用する場合には
ゲートにＦＥＴのピンチオフ電圧より充分低いバイアス
を印加する。この状態でゲートにＦＥＴのピンチオフ電
圧より充分高いバイアスを印加することによつてドレイ
ン−ソース間を低インピーダンスの状態に制御できＦＥ
Ｔをオンすることができる。またこの状態でゲートにＦ
ＥＴのピンチオフ電圧より充分低いバイアスを印加する
ことによつてドレイン−ソース間を高インピーダンスの
状態に制御できＦＥＴをオフすることができる。Here, the operation when the FET is used as a switching device will be described. First, when used in the on state, a bias sufficiently higher than the pinch-off voltage of the FET is applied to the gate, and when used in the off state, a bias sufficiently lower than the pinch-off voltage of the FET is applied to the gate. In this state, by applying a bias sufficiently higher than the pinch-off voltage of the FET to the gate, the drain-source can be controlled to have a low impedance state.
The T can be turned on. Also, in this state, F at the gate
By applying a bias sufficiently lower than the pinch-off voltage of ET, the drain-source can be controlled to a high impedance state and the FET can be turned off.
【０００６】さて現在市販されているＧａＡｓＦＥＴの
場合、オン状態のときドレイン−ソース間に接続された
抵抗成分と近似でき、またオフ状態のときドレイン−ソ
ース間に接続された容量成分と近似できる。このときＦ
ＥＴの抵抗値及び容量値はそれぞれ、ＦＥＴの単位ゲー
ト幅（Wg）当たり数〔Ω／mm〕及び数百〔fF／mm〕とで
きる。例えば抵抗Ｒonは２〔Ω／mm〕、容量Ｃoff は 3
00〔fF／mm〕となる。In the case of a GaAs FET currently on the market, it can be approximated to the resistance component connected between the drain and the source in the on state, and can be approximated to the capacitance component connected between the drain and the source in the off state. At this time F
The resistance value and the capacitance value of ET can be set to several [Ω / mm] and several hundred [fF / mm] per unit gate width (Wg) of the FET. For example, the resistance Ron is 2 [Ω / mm] and the capacitance Coff is 3
It becomes 00 [fF / mm].
【０００７】上記のようなＦＥＴを用いてＦＥＴスイツ
チを構成する場合、ゲート幅Wgとして１〔mm〕程度のＦ
ＥＴを用いれば、数〔ＧHz〕以下の信号を扱う場合、オ
ン状態での損失を 0.2〔dB〕程度と小さく抑えられるは
ずである。When the FET switch is constructed by using the above FET, the gate width Wg is about 1 [mm] F.
If ET is used, the loss in the ON state should be suppressed to a small value of about 0.2 dB when handling signals of several GHz or less.
【０００８】[0008]
【発明が解決しようとする課題】ところが上述したよう
にＦＥＴスイツチを携帯電話端末等に用いる場合、コス
トを下げるためにＦＥＴ又はＦＥＴを用いたスイツチＩ
Ｃをプラスチツクモールドパツケージ等の安価なパツケ
ージに実装することが多い。このようなプラスチツクモ
ールドパツケージは準マイクロ波帯以上の周波数になる
と、挿入損失に与える影響が無視できなくなる。However, as described above, when the FET switch is used in a mobile phone terminal or the like, an FET or a switch I using the FET is used to reduce the cost.
C is often mounted in an inexpensive package such as a plastic mold package. When the plastic mold package has a frequency higher than the quasi-microwave band, the effect on the insertion loss cannot be ignored.
【０００９】特に半導体チツプとパツケージの信号ピン
を金等のボンデイングワイヤ等で接続する場合、このボ
ンデイングワイヤのインダクタンスがスイツチの挿入損
失に大きく影響をおよぼす問題があつた。この損失は実
際にはインピーダンス不整合による反射損である。例え
ばゲート幅Wgが１〔mm〕のＦＥＴ（Ｒon＝２〔Ω〕）の
入出力端子に、それぞれボンデイングワイヤ等による２
〔nH〕のインダクタンスを付加した場合、図６において
破線で示すように、損失は例えば２〔ＧHz〕において
0.2〔Ω〕から 1.1〔Ω〕に増大している。従つてスイ
ツチＩＣの低挿入損失化を考えた場合、ボンデイングワ
イヤ等のインダクタンスの低減が必要となる。In particular, when the semiconductor chip and the signal pin of the package are connected by a bonding wire such as gold, there is a problem that the inductance of the bonding wire greatly affects the insertion loss of the switch. This loss is actually a reflection loss due to impedance mismatch. For example, a FET with a gate width Wg of 1 [mm] (Ron = 2 [Ω]) is connected to the input / output terminals by a bonding wire, etc.
When an inductance of [nH] is added, as shown by the broken line in FIG. 6, the loss is 2 [GHz], for example.
It has increased from 0.2 [Ω] to 1.1 [Ω]. Therefore, in consideration of the reduction of insertion loss of the switch IC, it is necessary to reduce the inductance of the bonding wire or the like.
【００１０】しかしモールドパツケージでは、実装条件
の自由度が小さくインダクタンスの低減はそれほど簡単
ではない。また信号端子の半導体チツプとパツケージの
接続にボンデイングワイヤを多数本並列に使用する等す
ればインダクタンスをある程度低減することができる
が、チツプ面積が増大する等のデメリツトも大きいので
得策とは言い難い。そこで上記のような問題を回避する
策としてボンデイングワイヤのインダクタンスと、信号
経路及びグランド間に存在する寄生容量との共振を用い
てワイヤボンデイングによる損失を小さくしようとする
試しみがある。However, in the molded package, the degree of freedom of mounting conditions is small and the reduction of inductance is not so easy. Further, if a large number of bonding wires are used in parallel to connect the semiconductor chip of the signal terminal and the package, the inductance can be reduced to some extent, but demerits such as an increase in the chip area are large, which is not a good idea. Therefore, as a measure for avoiding the above problems, there is an attempt to reduce the loss due to wire bonding by using the resonance between the inductance of the bonding wire and the parasitic capacitance existing between the signal path and the ground.
【００１１】しかしながらこの場合、寄生容量及びボン
デイングワイヤの寄生インダクタンスは共に副次的なも
ので容易にコントロールできるパラメータではない。例
えば寄生容量をＩＣチツプ上に形成されるＦＥＴのゲー
ト幅でコントロールすることが考えられるが、このよう
なコントロールを行うことによりスイツチ回路としての
最適な構成を取ることができるとは限らず、結局、挿入
損失やアイソレーシヨン特性の劣化につながりかねな
い。このように挿入損失低減のため最適となるようにボ
ンデイングワイヤのインダクタンス値と寄生容量値を取
ることは非常に難しいという問題があつた。However, in this case, the parasitic capacitance and the parasitic inductance of the bonding wire are both secondary and are not easily controllable parameters. For example, it is conceivable to control the parasitic capacitance by the gate width of the FET formed on the IC chip, but it is not always possible to take the optimum configuration as a switch circuit by performing such control, and in the end, However, it may lead to insertion loss and deterioration of isolation characteristics. As described above, there is a problem that it is very difficult to obtain the inductance value and the parasitic capacitance value of the bonding wire so as to be optimum for reducing the insertion loss.
【００１２】また前にも述べたように、ＦＥＴをスイツ
チ用として用いる場合には、ピンチオフ電圧より充分大
きく、オン抵抗を充分小さくできるオンバイアスと、Ｆ
ＥＴが完全にオフさせることができるオフバイアスとを
ゲート端子に印加しなければならないが、一般にオフバ
イアスには負電位が必要となる。これはピンチオフ電圧
Ｖｐが０〔Ｖ〕以下に設定される場合が多いためであ
る。ところが負電源はＤＣ−ＤＣコンバータ等を必要と
するためコスト、サイズ、消費電力の点で好ましくな
い。Further, as described above, when the FET is used for a switch, an ON bias that is sufficiently higher than the pinch-off voltage and an ON resistance is sufficiently small, and F
An off bias capable of completely turning off ET must be applied to the gate terminal, but a negative potential is generally required for the off bias. This is because the pinch-off voltage Vp is often set to 0 [V] or less. However, the negative power source requires a DC-DC converter or the like, which is not preferable in terms of cost, size, and power consumption.
【００１３】これを回避するには正電源のみによつてス
イツチ回路が動作すれば良い。実際、ＦＥＴのドレイン
端子及びソース端子に正のバイアス（Ｖbias）を印加
し、かつゲートに０〔Ｖ〕以上（一般に０〔Ｖ〕）の電
位を印加する場合でもドレイン及びソースに対するゲー
トの相対的な電位を負にすることができ、この場合には
ＦＥＴをオフ状態（ピンチオフ状態）に制御できる。To avoid this, the switch circuit may be operated only by the positive power supply. In fact, even when a positive bias (Vbias ) is applied to the drain terminal and the source terminal of the FET and a potential of 0 [V] or more (generally 0 [V]) is applied to the gate, the gate is relative to the drain and the source. Potential can be made negative, and in this case, the FET can be controlled to an off state (pinch off state).
【００１４】しかしながらこの場合にはバイアス（Ｖ
bias）端子が余分に必要となる問題がでてくる。またバ
イアス（Ｖbias）端子から伸びるバイアス線の引き回し
は回路の占有面積の増大、さらにはＩＣの半導体チツプ
サイズ及びＩＣパツケージサイズの増大につながりかね
ない。またバイアス端子の存在はアイソレーシヨン特性
の劣化等の原因となる。However, in this case, the bias (V
Bias ) terminal is needed. Further, routing of the bias line extending from the bias (Vbias ) terminal may lead to an increase in the area occupied by the circuit, and further an increase in the semiconductor chip size and the IC package size of the IC. The presence of the bias terminal causes deterioration of the isolation characteristic.
【００１５】またこれに加えて、バイアス（Ｖbias）を
印加する場合、充分低いオン抵抗を得るためにはバイア
ス（Ｖbias）をゲートのオンバイアスに対してビルトイ
ン電圧Ｖbi程度低い電位に設定する必要がある。このた
めバイアス（Ｖbias）電位はＦＥＴの制御電位（オンバ
イアス）に応じて変動させなければならない。しかしな
がらこれは正電源制御スイツチＩＣ等を使用するユーザ
にとつて面倒である。In addition to this, when a bias (Vbias ) is applied, in order to obtain a sufficiently low on-resistance, the bias (Vbias ) is set to a potential lower than the on-bias of the gate by a built-in voltage Vbi. There is a need to. Therefore, the bias (Vbias ) potential must be changed according to the control potential (on bias) of the FET. However, this is troublesome for a user who uses a positive power supply control switch IC or the like.
【００１６】本発明は以上の点を考慮してなされたもの
で、従来に比して高周波信号に対する挿入損失の小さい
スイツチ回路を提案しようとするものである。また高い
アイソレーシヨン特性を実現できる正電源駆動のスイツ
チ回路及びこれらを用いた複合スイツチ回路を提案しよ
うとするものである。The present invention has been made in consideration of the above points, and is intended to propose a switch circuit having a smaller insertion loss for a high frequency signal than the conventional one. Another object of the present invention is to propose a switch circuit driven by a positive power source which can realize high isolation characteristics and a composite switch circuit using these.
【００１７】[0017]
【課題を解決するための手段】かかる課題を解決するた
め本発明のスイツチ回路においては、ドレイン−ソース
間を信号通路とする電界効果トランジスタ（ＦＥＴ１）
と、電界効果トランジスタ（ＦＥＴ１）のゲート端子
（Ｇ）に接続された高インピーダンス素子（Ｒ１）と、
電界効果トランジスタ（ＦＥＴ１）のドレイン端子
（Ｄ）とグランドとの間に接続された第１の容量（Ｃ
１）及び又は電界効果トランジスタ（ＦＥＴ１）のソー
ス端子（Ｇ）とグランドとの間に接続された第２の容量
（Ｃ２）とを設ける。In order to solve the above problems, in the switch circuit of the present invention, a field effect transistor (FET1) having a signal path between the drain and the source is used.
And a high impedance element (R1) connected to the gate terminal (G) of the field effect transistor (FET1),
The first capacitance (C) connected between the drain terminal (D) of the field effect transistor (FET1) and the ground
1) and / or a second capacitance (C2) connected between the source terminal (G) of the field effect transistor (FET1) and the ground.
【００１８】また本発明のスイツチ回路においては、大
きさの異なる第１及び第２の電圧（ＶCTL1及びＶCTL2）
がそれぞれ互い違いに印加される第１及び第２の制御端
子と、当該第１及び第２の制御端子に印加された第１及
び第２の電圧に基づいてバイアス電圧（Ｖbias）を生成
するバイアス電圧発生手段（２）と、ドレイン−ソース
間を信号通路とする電界効果トランジスタ（ＦＥＴ１）
と、電界効果トランジスタ（ＦＥＴ１）のゲート端子
（Ｇ）と第１の制御端子（ＣＴＬ１）との間に接続され
た高インピーダンス素子（Ｒ１）とを設ける。さらに本
発明の複合スイツチ回路においては、前述のスイツチ回
路を複数個組み合わしてなる。Further, in the switch circuit of the present invention, the first and second voltages (VCTL1 and VCTL2 ) having different magnitudes are used.
And a bias for generating a bias voltage (Vbias ) based on the first and second voltages applied to the first and second control terminals. Field effect transistor (FET1) using voltage generating means (2) and a signal path between drain and source
And a high impedance element (R1) connected between the gate terminal (G) of the field effect transistor (FET1) and the first control terminal (CTL1). Further, the composite switch circuit of the present invention is formed by combining a plurality of the above-mentioned switch circuits.
【００１９】[0019]
【作用】電界効果トランジスタ（ＦＥＴ１）のドレイン
端子（Ｄ）とグランドとの間、及び又は電界効果トラン
ジスタ（ＦＥＴ１）のソース端子（Ｓ）とグランドとの
間に接続された第１の容量（Ｃ１）及び又は第２の容量
（Ｃ２）の容量値を可変することにより信号線路上に存
在する寄生インダクタンス（Ｌ１及びＬ２）とのこれら
容量によつて得られる整合特性を調整する。これにより
所望の周波数での挿入損失を一段と低減することができ
る。A first capacitor (C1) connected between the drain terminal (D) of the field effect transistor (FET1) and the ground and / or between the source terminal (S) of the field effect transistor (FET1) and the ground. ) And / or by varying the capacitance value of the second capacitance (C2), the matching characteristic obtained by these capacitances with the parasitic inductances (L1 and L2) existing on the signal line is adjusted. This can further reduce the insertion loss at the desired frequency.
【００２０】第１及び第２の制御端子（ＣＴＬ１及びＣ
ＴＬ２）に印加される２種類の電圧に基づいてバイアス
電圧（Ｖbias）を生成することにより、正電源を用いる
場合にもバイアス専用の端子をなくすことができる。こ
の分、パツケージやチツプを一段と小型化できる。また
これに伴いバイアスラインを介した信号のもれもなくし
得、アイソレーシヨン特性を向上できる。First and second control terminals (CTL1 and C1)
By generating the bias voltage (Vbias ) based on the two types of voltages applied to TL2), it is possible to eliminate the bias dedicated terminal even when a positive power supply is used. As a result, the package and the chip can be further downsized. Along with this, leakage of the signal through the bias line can be prevented, and the isolation characteristic can be improved.
【００２１】[0021]
【実施例】以下図面について、本発明の一実施例を詳述
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.
【００２２】（１）基本構成 図１にスイツチ回路１の基本構成を示す。このスイツチ
回路１は２つの制御端子ＣＴＬ１及びＣＴＬ２に印加さ
れる２種類の電位に基づいてバイアス電圧を発生するバ
イアス電圧発生部２と、信号線路に対してシヤントの位
置に配置された容量Ｃ１及びＣ２によつてなるマツチン
グ回路部３とを有することを特徴とする。ここではまず
バイアス回路部２について説明し、続いてマツチング回
路３について説明する。(1) Basic Configuration FIG. 1 shows the basic configuration of the switch circuit 1. The switch circuit 1 includes a bias voltage generator 2 that generates a bias voltage based on two kinds of potentials applied to two control terminals CTL1 and CTL2, and a capacitor C1 arranged at a shunt position with respect to a signal line. And a matching circuit section 3 formed by C2. Here, the bias circuit section 2 will be described first, and then the matching circuit 3 will be described.
【００２３】（２）バイアス回路部 バイアス回路部２は２つの制御端子ＣＴＬ１及びＣＴＬ
２間に接続されたダイオードＤ１、Ｄ２及び抵抗Ｒ４、
Ｒ５によつて構成されている。ここで制御端子ＣＴＬ１
及びＣＴＬ２には互い違いに２種類の電位Ｖ（High）及
びＶ（Low ）（Ｖ（High）＞Ｖ（Low ））が印加される
ようになされている。例えば制御端子ＣＴＬ１に３
〔Ｖ〕／０〔Ｖ〕が印加されるとき、他方の制御端子Ｃ
ＴＬ２には０〔Ｖ〕／３〔Ｖ〕が印加されるといつた具
合である。(2) Bias Circuit Section The bias circuit section 2 has two control terminals CTL1 and CTL.
Diodes D1 and D2 and a resistor R4 connected between the two,
It is composed of R5. Here, control terminal CTL1
, And CTL2 are alternately applied with two kinds of potentials V (High) and V (Low) (V (High)> V (Low)). For example, 3 for the control terminal CTL1
When [V] / 0 [V] is applied, the other control terminal C
This is the case when 0 [V] / 3 [V] is applied to TL2.
【００２４】ここでは制御端子ＣＴＬ１の電位ＶCTL1が
他方の制御端子ＣＴＬ２の電位ＶCTL2より大きいとして
（すなわちＶCTL1＞ＶCTL2として）、バイアス回路部２
がバイアス電圧を発生する様子を説明する。このときダ
イオードＤ１は順方向にバイアスされ、ダイオードＤ２
は逆方向にバイアスされる。その結果、ダイオードＤ１
は抵インピーダンスＺｄ（Low ）の状態となり、ダイオ
ードＤ２は高インピーダンスＺｄ（High）の状態とな
る。Here, assuming that the potential VCTL1 of the control terminalCTL1 is higher than the potential VCTL2 of the other control terminal CTL2 (that is, VCTL1 > VCTL2 ), the bias circuit section 2
Will generate a bias voltage. At this time, the diode D1 is forward biased, and the diode D2
Is reverse biased. As a result, the diode D1
Is in the state of low impedance Zd (Low), and the diode D2 is in the state of high impedance Zd (High).
【００２５】ここで次式Where:
【数１】が成り立つとすると、バイアス回路部２の等価回路は図
２のようになる。従つてダイオードＤ１と抵抗Ｒ５の接
続中点に当たるバイアス端子Ｖbiasには、ダイオードの
接合ビルトイン電圧Ｖbi分だけＶ（High）より電圧降下
した電位Ｖ（High）−Ｖbiが印加される。これは制御端
子ＣＴＬ２の電位ＶCTL2が他方の制御端子ＣＴＬ１の電
位ＶCTL1より大きい場合（すなわちＶCTL2＞ＶCTL1の場
合）にも同様である。[Equation 1] 2 holds, the equivalent circuit of the bias circuit unit 2 is as shown in FIG. The bias terminal Vbias which corresponds to the connection between the resistors R5 and slave connexion diode D1, the potential V (High) -Vbi that voltage drop than the junction built-in voltage Vbi amount corresponding V (High) of the diode is applied. This is the same when the potential VCTL2 of the control terminalCTL2 is higher than the potential VCTL1 of the other control terminal CTL1 (that is, when VCTL2 > VCTL1 ).
【００２６】さて制御端子ＣＴＬ１及びバイアス端子Ｖ
biasは高インピーダンスの抵抗Ｒ１及びＲ２、Ｒ３を介
してＦＥＴ１のゲート端子及びドレイン端子、ソース端
子に接続されている。これら制御端子ＣＴＬ１及びバイ
アス端子Ｖbiasに印加される直流電圧ＶCTL1及びＶ（Hi
gh）−Ｖbiによつてゲート端子及びドレイン端子、ソー
ス端子が直流バイアスされ、信号経路からの高周波信号
の漏れが防がれている。結果として、ゲート端子のドレ
イン端子（ソース端子）に対する相対電位はＶbi（Ｖ
CTL1＝Ｖ（High）の時）、又はＶ（Low ）−Ｖ（High）
＋Ｖbi（ＶCTL1＝Ｖ（Low ）の時）となる。Now, the control terminal CTL1 and the bias terminal V
The bias is connected to the gate terminal, the drain terminal, and the source terminal of the FET1 via the high impedance resistors R1, R2, and R3. DC voltages VCTL1 and V (Hi) applied to the control terminal CTL1 and the bias terminal Vbias.
The gate terminal, the drain terminal, and the source terminal are DC biased by gh) -Vbi, and the leakage of the high frequency signal from the signal path is prevented. As a result, the relative potential of the gate terminal to the drain terminal (source terminal) is Vbi (V
CTL1 = V (High)), or V (Low) -V (High)
It becomes + Vbi (when VCTL1 = V (Low)).
【００２７】一般にＦＥＴのドレイン−ソース間抵抗
は、ＦＥＴのゲート端子に印加されるバイアス電圧がビ
ルトイン電圧程度で飽和傾向となるため、スイツチ用Ｆ
ＥＴとしてのゲート端子に印加するオンバイアス電圧は
ビルトイン電圧程度に設定するのが適当である。これは
たとえゲート端子にビルトイン電圧以上の電圧を印加し
ようとしてもゲート端子にリーク電流が流れ、ゲート端
子に接続した抵抗で電圧降下を起こすためビルトイン電
圧以上の電圧はゲートにはかかり難いことによる。In general, the drain-source resistance of a FET tends to saturate when the bias voltage applied to the gate terminal of the FET is about the built-in voltage, and therefore the resistance for the switch F
It is appropriate to set the on-bias voltage applied to the gate terminal as ET to about the built-in voltage. This is because even if an attempt is made to apply a voltage higher than the built-in voltage to the gate terminal, a leak current flows in the gate terminal and a voltage drop occurs due to the resistance connected to the gate terminal, so a voltage higher than the built-in voltage is hard to be applied to the gate.
【００２８】従つて上記のようにいかなる大きさの制御
電圧でコントロールしたとしても（ただしＶ（Low ）と
Ｖ（High）の差はビルトイン電圧以上必要である）、オ
ン状態にあるゲート端子のドレイン端子（ソース端子）
に対する相対電位はスイツチ用ＦＥＴとして最適電圧の
ビルトイン電圧Ｖbiとなる。以上のように、バイアス回
路部２を設けたことにより、外部接続用のバイアス端子
を不要とでき、パツケージやチツプの小型化を実現でき
る。またバイアス線も不要にできるのでバイアス線を介
した信号の漏れもなくし得、性能の向上を実現できる。
また正電源のみでスイツチ回路１を制御できる。さらに
制御電圧を変えた場合においてもＩＣ中で用いられるＦ
ＥＴのオンバイアスは最適値を維持できる。Therefore, no matter how much the control voltage is controlled as described above (however, the difference between V (Low) and V (High) must be equal to or more than the built-in voltage), the drain of the gate terminal in the ON state Terminal (source terminal)
The relative potential with respect to is the optimum built-in voltage Vbi for the switching FET. As described above, by providing the bias circuit section 2, it is possible to eliminate the need for a bias terminal for external connection, and to reduce the size of the package and the chip. Further, since the bias line can be eliminated, it is possible to prevent the signal from leaking through the bias line and improve the performance.
Further, the switch circuit 1 can be controlled only by the positive power source. F used in the IC even when the control voltage is changed
The on-bias of ET can maintain the optimum value.
【００２９】（３）マツチング回路部 マツチング回路部３は信号線路に対してシヤントの位置
に配置された容量Ｃ１、Ｃ２と信号経路上の寄生インダ
クタンスＬ１、Ｌ２とによつて伝送系とのインピーダン
スを整合し、損失の低減を図つている。図３にスイツチ
がオン状態のときの等価回路を示す。ただし図では高周
波信号の入出力端子ＲＦ１、ＲＦ２の部分に存在するボ
ンデイングワイヤ等の寄生インダクタンスをＬ１及びＬ
２とし、また簡単のためにＦＥＴのオン抵抗は０とす
る。また容量Ｃtotal1は容量Ｃ１と寄生容量Ｃ' との合
成容量を示しており、また容量Ｃtotal2は容量Ｃ２と寄
生容量Ｃ”との合成容量を示している。(3) Matching circuit section The matching circuit section 3 forms an impedance with the transmission system by the capacitors C1 and C2 arranged at the shunt position with respect to the signal line and the parasitic inductances L1 and L2 on the signal path. They are matched to reduce loss. FIG. 3 shows an equivalent circuit when the switch is on. However, in the figure, parasitic inductances such as bonding wires existing at the high frequency signal input / output terminals RF1 and RF2 are represented by L1 and L.
2 and the on-resistance of the FET is 0 for simplicity. Further, the capacitance Ctotal1 indicates a combined capacitance of the capacitance C1 and the parasitic capacitance C ′, and the capacitance Ctotal2 indicates a combined capacitance of the capacitance C2 and the parasitic capacitance C ″.
【００３０】この図より、寄生インダクタンスＬ１及び
Ｌ２をＬとし、合成容量Ｃtotal1及びＣtotal2をＣ／２
とし、角周波数をω、伝送系の特性インピーダンス、終
端をＲとすると、入力インピーダンスＺinは、次式From this figure, the parasitic inductances L1 and L2 are L, and the combined capacitances Ctotal1 and Ctotal2 are C / 2.
And the angular frequency is ω, the characteristic impedance of the transmission system is R, and the termination is R, the input impedance Zin is
【数２】となる。従つて整合周波数ｆは、次式[Equation 2] Becomes Therefore, the matching frequency f is
【数３】となる。この式より例えばＬが２〔nH〕、Ｃが１〔pF〕
とすると、整合周波数ｆは 3.1〔ＧHz〕となる。(Equation 3) Becomes From this formula, for example, L is 2 [nH] and C is 1 [pF]
Then, the matching frequency f becomes 3.1 [GHz].
【００３１】次にスイツチ回路１における寄生インダク
タンスＬを１〔nH〕としてＣの値を変化させた場合の挿
入損失の周波数特性のシミユレーシヨン結果を図４に示
す。ただしこのシミユレーシヨン結果は、ＦＥＴとして
ゲート幅１〔mm〕、ゲート長0.5〔μｍ〕のＧａＡｓ電
界接合型ＦＥＴ（JFET）を用いた場合の例である。この
図からＣ＝ 250〔fF〕、 500〔fF〕のとき、Ｃ＝０の場
合より損失が小さくなつている領域があり、この整合用
容量の効果があることが分かる。FIG. 4 shows the simulation result of the frequency characteristic of the insertion loss when the parasitic inductance L in the switch circuit 1 is set to 1 [nH] and the value of C is changed. However, this simulation result is an example when a GaAs electric field junction type FET (JFET) having a gate width of 1 [mm] and a gate length of 0.5 [μm] is used as the FET. From this figure, it can be seen that when C = 250 [fF] and 500 [fF], there is a region where the loss is smaller than when C = 0, and this matching capacitance is effective.
【００３２】また図４と先の整合周波数の式より、数
〔ＧHz〕程度の周波数の場合、整合用容量の大きさは、
高々１〔pF〕程度で低損失化の効果があることが分か
る。ただしボンデイングワイヤ等による寄生インダクタ
ンスは数〔nH〕だとする。また１〔pF〕程度の容量値
は、通常のＧａＡｓＦＥＴプロセスの窒化シリコン絶縁
膜を用いたＭＩＭ（Metal-Lnsulator-Metal ）容量の場
合、 100〔μｍ〕角程度の大きさで実現できるため、半
導体チツプ上の占有面積は非常に小さくて済むことにな
る。また、非常に小さな容量をチツプ上に作り込むこと
により、所望の周波数で挿入損失を低減できる。From the matching frequency equation shown in FIG. 4 and the frequency of several GHz, the size of the matching capacitance is
It can be seen that the effect of reducing the loss is about 1 [pF]. However, it is assumed that the parasitic inductance due to the bonding wire is a few [nH]. In addition, a capacitance value of about 1 [pF] can be realized in a size of about 100 [μm] square in the case of a MIM (Metal-Lnsulator-Metal) capacitance using a silicon nitride insulating film in a normal GaAsFET process, and thus can be realized in a semiconductor The area occupied on the chip is very small. Moreover, by inserting a very small capacitance on the chip, the insertion loss can be reduced at a desired frequency.
【００３３】（４）他の実施例 なお上述の実施例においては、スイツチ回路１としてバ
イアス回路部２及びマツチング回路部３の両方を備える
ものについて述べたが、本発明はこれに限らず、バイア
ス回路部２だけを備えるスイツチ回路にもマツチング回
路部３だけを備えるスイツチ回路にも適用し得る。(4) Other Embodiments In the above embodiment, the switch circuit 1 having both the bias circuit section 2 and the matching circuit section 3 has been described, but the present invention is not limited to this. The present invention can be applied to a switch circuit including only the circuit unit 2 and a switch circuit including only the matching circuit unit 3.
【００３４】また上述の実施例においては、ＦＥＴ１の
ドレイン端子及びソース端子にそれぞれ高インピーダン
ス素子を接続する場合について述べたが、本発明はこれ
に限らず、いずれか一方にだけ高インピーダンス素子を
接続する場合にも適用し得る。Further, in the above-mentioned embodiment, the case where the high impedance element is connected to the drain terminal and the source terminal of the FET 1 is described, but the present invention is not limited to this, and the high impedance element is connected to only one of them. It can also be applied when doing.
【００３５】さらに上述の実施例においては、ＦＥＴ１
のドレイン端子とグランドとの間及びソース端子とグラ
ンドとの間に容量Ｃ１及びＣ２をそれぞれ接続する場合
について述べたが、本発明はこれに限らず、いずれか一
方にだけ容量を接続する場合にも適用し得る。Further, in the above embodiment, the FET1
The case where the capacitors C1 and C2 are respectively connected between the drain terminal and the ground and between the source terminal and the ground has been described, but the present invention is not limited to this, and in the case where the capacitors are connected to only one of them. Can also be applied.
【００３６】さらに上述の実施例においては、ＦＥＴ１
としてシングルゲートＦＥＴを用いる場合について述べ
たが、本発明はこれに限らず、デユアルゲートＦＥＴの
場合にもマルチゲートＦＥＴの場合にも広く適用し得
る。Further, in the above embodiment, the FET1
As described above, the case of using a single gate FET is described, but the present invention is not limited to this, and can be widely applied to both a dual gate FET and a multi-gate FET.
【００３７】さらに上述の実施例においては、ＦＥＴ１
として接合型ＦＥＴを用いる場合について述べたが、本
発明はこれに限らず、ＭＥＳＦＥＴの場合にも適用し得
る。Further, in the above embodiment, the FET1
Although the case where the junction type FET is used is described as above, the present invention is not limited to this, and can be applied to the case of MESFET.
【００３８】さらに上述の実施例においては、基本的な
スイツチ回路１について述べたが、本発明はこれに限ら
ず、これらスイツチ回路１を複数個組み合わせてなる複
合型のスイツチ回路にも適用し得る。例えば図５に示す
ように、信号線路に対してシリーズの位置とシヤントの
位置にそれぞれスイツチ回路１が配置される複合型のス
イツチ回路にも適用し得る。Further, although the basic switch circuit 1 has been described in the above-mentioned embodiments, the present invention is not limited to this, and can be applied to a composite type switch circuit in which a plurality of these switch circuits 1 are combined. . For example, as shown in FIG. 5, the present invention can be applied to a composite type switch circuit in which the switch circuit 1 is arranged at each of a series position and a shunt position with respect to a signal line.
【００３９】[0039]
【発明の効果】上述のように本発明によれば、電界効果
トランジスタのドレイン端子とグランドとの間、及び又
は、電界効果トランジスタのソース端子とグランドとの
間に第１の容量及び又は第２の容量を接続し、当該容量
値を信号特性に応じて設定することにより所望の周波数
における挿入損失の低いスイツチ回路を実現することが
できる。As described above, according to the present invention, the first capacitance and / or the second capacitance is provided between the drain terminal of the field effect transistor and the ground and / or between the source terminal of the field effect transistor and the ground. It is possible to realize a switch circuit having a low insertion loss at a desired frequency by connecting the capacitances of 1 and setting the capacitance value according to the signal characteristics.
【００４０】また本発明によれば、電界効果トランジス
タを用いたスイツチ回路に２つの制御端子に印加される
制御電圧からバイアス電圧を発生するバイアス回路を設
けたことにより、正電源を用いる場合にも専用のバイア
ス端子をなくし得るアイソレーシヨン特性に優れたスイ
ツチ回路を実現することができる。Further, according to the present invention, the switch circuit using the field effect transistor is provided with the bias circuit for generating the bias voltage from the control voltage applied to the two control terminals. It is possible to realize a switch circuit having excellent isolation characteristics that can eliminate a dedicated bias terminal.
【図１】本発明によるスイツチ回路の一実施例を示す接
続図である。FIG. 1 is a connection diagram showing an embodiment of a switch circuit according to the present invention.
【図２】２つの制御端子に異なる電位が印加された状態
におけるバイアス回路部の等価回路を示す接続図であ
る。FIG. 2 is a connection diagram showing an equivalent circuit of a bias circuit unit in a state where different potentials are applied to two control terminals.
【図３】スイツチ回路がオン状態に制御されている状態
における信号線路の等価回路を示す接続図である。FIG. 3 is a connection diagram showing an equivalent circuit of a signal line in a state where a switch circuit is controlled to be in an ON state.
【図４】マツチング回路部による挿入損失の改善の説明
に供する特性曲線図である。FIG. 4 is a characteristic curve diagram for explaining the improvement of insertion loss by the matching circuit unit.
【図５】複合スイツチ回路の説明に供する接続図であ
る。FIG. 5 is a connection diagram used for explaining a compound switch circuit.
【図６】寄生インダクタンスによる挿入損失の説明に供
する特性曲線図である。FIG. 6 is a characteristic curve diagram for explaining insertion loss due to parasitic inductance.
１……スイツチ回路、２……バイアス回路部、３……マ
ツチング回路部。1 ... Switch circuit, 2 ... Bias circuit section, 3 ... Matching circuit section.
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