【０００１】[0001]
【産業上の利用分野】本発明は位相検出回路に関し、特
に、ディジタル信号が記録された磁気記録媒体等の再生
信号からデータを検出する場合に用いられて好適な位相
検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase detection circuit, and more particularly to a phase detection circuit suitable for detecting data from a reproduction signal of a magnetic recording medium or the like on which a digital signal is recorded.
【０００２】[0002]
【従来の技術】この種の位相検出回路の一例として、例
えば、特開昭５９−９２４１０号に記載のデ−タ検出装
置が知られている。この装置によれば、再生波形をサン
プリングし、このサンプリング値から再生波形と基準レ
ベルとが交叉する点を求め、この点から所定期間離れた
位置をデ−タ検出点とする２値よるデ−タ検出装置であ
り、マルチトラックシステムのディジタル記録再生装置
における再生回路の構成を簡略化し、ＩＣ化を容易にし
ようとするものである。2. Description of the Related Art As an example of this type of phase detecting circuit, for example, a data detecting device described in Japanese Patent Laid-Open No. 59-92410 is known. According to this apparatus, a reproduced waveform is sampled, a point where the reproduced waveform and the reference level intersect is obtained from the sampled value, and a binary data whose position is apart from this point for a predetermined period is a data detection point. The present invention intends to simplify the structure of a reproducing circuit in a digital recording / reproducing apparatus of a multi-track system, and to facilitate IC integration.
【０００３】[0003]
【発明が解決しようとする課題】ところで、現在、テレ
ビジョン信号をディジタル処理をし、このディジタル信
号を磁気記録再生するために、各種の符号化方式のディ
ジタルＶＴＲが提案されている。その一つにデ−タ通信
分野で開発されたパ−シャルレスポンス Class IV の方
式を採用するものがある。この方式によれば、再生等化
後の波形を３値波形で表現するようにしているために、
直流及び低周波成分を少なくでき、磁気記録再生には好
適な符号化方式である。By the way, at present, digital VTRs of various encoding systems have been proposed in order to digitally process a television signal and magnetically record and reproduce the digital signal. One of them is to adopt the Partial Response Class IV method developed in the data communication field. According to this method, since the waveform after reproduction equalization is represented by a ternary waveform,
This is an encoding method suitable for magnetic recording and reproduction because it can reduce DC and low frequency components.
【０００４】ところが、前記従来例の装置では、２値に
よる位相検出を行っているために、前記３値波形を扱う
符号化方式の装置には、適用できないものであった。ま
た、デ−タ再生クロック信号はデ−タに同期しているも
のの、いわゆるビットクロックではなく、例えば、タッ
プ遅延量がビット周期のトランスバ−サル型の自動、或
は適応波形等化回路のためのサンプリングクロック信
号、又は、ビタビ復調器のクロック信号は、ビット中央
に発生するビットクロックを必要とするため、従来の装
置では使用できないものである。However, since the above-mentioned conventional apparatus performs binary phase detection, it cannot be applied to an encoding system apparatus that handles the ternary waveform. Further, although the data reproduction clock signal is synchronized with the data, it is not a so-called bit clock but is, for example, a transversal type automatic or adaptive waveform equalization circuit with a tap delay amount of a bit period. The sampling clock signal of 1) or the clock signal of the Viterbi demodulator requires a bit clock generated at the center of the bit and cannot be used in the conventional device.
【０００５】更に、得られたデ−タ再生クロックは、低
域の周波数の揺らぎ成分（クロックジッタ）が大きくな
ってしまう、という問題もあった。Further, the obtained data reproduction clock has a problem that the fluctuation component (clock jitter) of the low frequency band becomes large.
【０００６】そこで、本発明はこれらの問題点に鑑み
て、３値の検出が可能で、再生クロックがビット周期の
略中央に得られ、かつ、クロックジッタの小さな、いわ
ゆるディジタル位相同期ル−プを形成した検出回路を提
供するものである。In view of these problems, the present invention can detect ternary values, the reproduction clock can be obtained in the approximate center of the bit period, and the so-called digital phase synchronization loop with small clock jitter can be obtained. To provide a detection circuit in which
【０００７】[0007]
【課題を解決するための手段】本発明は、上記目的を達
成するために、以下の手段より成る位相検出回路を提供
しようというものである。即ち、再生信号のチャネルビ
ットレ−トのｍ（ｍは１以上の整数）倍の周波数でサン
プリングを行い、サンプリング値系列におけるチャネル
ビット期間をＮ等分して表すと共に、連続した２つのサ
ンプリング値に基づいて特定のレベルを交差する点を演
算し、この交差点の値をもとに、順次Ｎ／２を加えた点
を演算すると共に、次に特定のレベルを交差する点が現
われたときに、誤差を演算し、この誤差をもとにして、
チャネルビットレ−トと等しい周波数で、位相が互いに
異なる複数のクロック信号の中から、１つのクロック信
号を選択し、再生信号のビット周期の略中央にデ−タ再
生クロックを出力する構成にしたことを特徴とする位相
検出回路。In order to achieve the above object, the present invention is to provide a phase detection circuit comprising the following means. That is, sampling is performed at a frequency m times the channel bit rate of the reproduced signal (m is an integer greater than or equal to 1), and the channel bit period in the sampling value sequence is equally divided into N and expressed as two consecutive sampling values. Based on the value of this intersection, the points that sequentially add N / 2 are calculated based on the value of this intersection, and when the next point that intersects the specific level appears, Calculate the error and based on this error,
One clock signal is selected from a plurality of clock signals having the same frequency as the channel bit rate but different phases, and the data reproduction clock is output at approximately the center of the bit cycle of the reproduction signal. Phase detection circuit characterized by.
【０００８】[0008]
【実施例】以下、図面を参照して、本発明の一実施例に
つき説明する。図１は、本発明の位相検出回路を採用し
たディジタルＶＴＲの再生処理系の一例を示す概略ブロ
ック図である。同図において、１は磁気テ−プで、この
磁気テ−プ１に記録された信号は、磁気ヘッド２ａ，ｂ
により交互に再生され、再生増幅器３により増幅された
後、公知の構成から成る波形等化回路４に供給される。
この波形等化回路４において、符号間干渉が取り除かれ
ると共に、パ−シャルレスポンス Class IV の方式によ
り３レベル（３値）の再生波に等化される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic block diagram showing an example of a reproduction processing system of a digital VTR adopting the phase detection circuit of the present invention. In the figure, 1 is a magnetic tape, and the signals recorded on this magnetic tape 1 are the magnetic heads 2a and 2b.
Are reproduced alternately, amplified by a reproduction amplifier 3, and then supplied to a waveform equalizing circuit 4 having a known structure.
In the waveform equalization circuit 4, the intersymbol interference is removed, and at the same time, it is equalized into a reproduction wave of three levels (three values) by the method of partial response Class IV.
【０００９】そして、この一方の出力信号は、Ａ／Ｄ
（アナログ／ディジタル）変換器５に供給され、他方は
Ａ／Ｄ変換器６に供給される。前記Ａ／Ｄ変換器５の出
力信号は本発明が適用される位相検出回路７に供給さ
れ、ここで、後述する再生信号に同期した所定のビット
クロックが再生されて、このクロックにより前記他方の
Ａ／Ｄ変換器６において、再生波をサンプリングする。
更に、この出力信号と前記ビットクロックとは公知の構
成から成るビタビ復調器８に供給されて、ここで、ビタ
ビ復調が行なわれる。そして、この復調信号がビットク
ロックと共に図示しない再生信号処理回路に供給される
構成としているものである。Then, one of the output signals is A / D
It is supplied to the (analog / digital) converter 5, and the other is supplied to the A / D converter 6. The output signal of the A / D converter 5 is supplied to a phase detection circuit 7 to which the present invention is applied, where a predetermined bit clock synchronized with a reproduction signal, which will be described later, is reproduced, and this clock is used to reproduce the other signal. The reproduced wave is sampled in the A / D converter 6.
Further, this output signal and the bit clock are supplied to a Viterbi demodulator 8 having a known structure, and Viterbi demodulation is performed here. The demodulated signal is supplied to a reproduction signal processing circuit (not shown) together with the bit clock.
【００１０】ここで、本願発明の具体例である前記位相
検出回路７の構成を詳述する前に、理解を容易にするた
めに３値の位相同期ル−プ（以降、ＰＬＬと記す）回路
の基本構成を図２、図３を参照して説明する。図２は、
そのブロック構成図、図３はその各出力点における出力
波形図である。Before describing the configuration of the phase detection circuit 7 which is a specific example of the present invention in detail, a three-valued phase synchronization loop (hereinafter referred to as PLL) circuit for easy understanding. The basic configuration of will be described with reference to FIGS. Figure 2
The block configuration diagram and FIG. 3 are output waveform diagrams at respective output points.
【００１１】これらの図において、入力再生信号ａは比
較器１０、１１にそれぞれ供給され、ここで、例えば、
スレショルドレベル０．５より大きい時に１、スレショ
ルドレベルー０．５より小さい時に−１、そして、これ
らの間にある時に０として、それぞれ復号される。この
ような再生信号は、１，０，−１の変換点、即ち、スレ
ッショルドレベルとの交差点に位相情報を持ち、比較器
１０、１１からは信号ｂが得られる。エッジ検出器１２
は、この信号ｂの位相情報点を検出して信号ｃを得る。In these figures, the input reproduction signal a is supplied to the comparators 10 and 11, respectively, where, for example,
It is decoded as 1 when the threshold level is higher than 0.5, -1 when the threshold level is lower than 0.5, and 0 when the threshold level is between them. Such a reproduction signal has phase information at a conversion point of 1, 0, -1, that is, an intersection with the threshold level, and a signal b is obtained from the comparators 10 and 11. Edge detector 12
Detects the phase information point of the signal b to obtain the signal c.
【００１２】そして、比較器１３において、前記波形信
号ｃと、電圧制御発信器（以下、ＶＣＯと記す）１５の
出力信号を分周器１６を通じて得られた信号ｄとが比較
され、この誤差分がル−プフィルタ１４を通じて前記Ｖ
ＣＯ１５に帰還され、ＰＬＬ回路が構成されるものであ
る。Then, in the comparator 13, the waveform signal c is compared with the signal d obtained from the output signal of the voltage control oscillator (hereinafter referred to as VCO) 15 through the frequency divider 16, and the error component is compared. Is passed through the loop filter 14 to the V
The PLL circuit is configured to be fed back to the CO 15.
【００１３】次に、このような基本的な考え方に基づい
てなされた位相検出回路７の具体的構成につき、図４及
び図５を用いて詳述する。図４はそのブロック図、図５
は図４のタイミングチャ−トを示すもので、（Ａ）〜
（Ｇ）は図４に示した各出力点の出力波形を示し、クロ
ックｃｋ１，ｃｋ２、及び再生信号ｘ（ｔ）はそれぞれ
図４に対応する。Next, a specific configuration of the phase detection circuit 7 based on such a basic concept will be described in detail with reference to FIGS. 4 and 5. FIG. 4 is a block diagram thereof, and FIG.
Shows the timing chart of FIG.
(G) shows the output waveform of each output point shown in FIG. 4, and the clocks ck1 and ck2 and the reproduction signal x (t) correspond to those in FIG.
【００１４】図において、入力端子７０１より入来した
ディジタル再生信号ｘ（ｔ）（連続時間波形）は、Ａ／
Ｄ変換器７０２においてビットレ−トのｍ（ｍは１以上
の整数）倍のクロックｃｋ１によって信号ｘｋ（離散時
間波形，ｋは整数）に変換される〔信号（Ａ）〕。この
信号ｘｋは、Ｄ型フィリップ・フロップ（以降ＤＦＦと
記す）７０３及び比較器７０４に夫々に供給される。In the figure, the digital reproduction signal x (t) (continuous time waveform) received from the input terminal 701 is A /
In the D converter 702, a signal xk (discrete time waveform, k is an integer) is converted by a clock ck1 that is m times the bit rate (m is an integer of 1 or more) [signal (A)]. This signal xk is supplied to a D-type Philip flop (hereinafter referred to as DFF) 703 and a comparator 704, respectively.
【００１５】この比較器７０４には、信号ｘｋと共にＤ
ＦＦ７０３から出力される１クロック前の信号（ｘｋ−
１）〔信号（Ｂ）〕とが供給されて、位相情報点の検出
が行なわれる。例えば、±５をスレッショルドレベルと
し、３値を検出する場合には、５を横切る位置で０から
１又は１から０への変移があった場合、或いは、ー５を
横切る位置で−１から０又は０から−１への変移がそれ
ぞれあった場合に、位相情報点があったものとして、１
が出力される〔信号（Ｃ）〕。この動作を行わせるため
のに、例えば、図６に示す参照テ−ブルが使用される。
この例では、縦方向にｘｋの絶対値をとり、横方向にｘ
ｋ−１の絶対値をとって所定のテ−ブルを形成している
ものである。This comparator 704 outputs D along with signal xk.
The signal (xk−) one clock before output from the FF703.
1) [Signal (B)] is supplied to detect the phase information point. For example, when ± 5 is set as the threshold level and three values are detected, there is a transition from 0 to 1 or 1 to 0 at a position crossing 5, or -1 to 0 at a position crossing -5. Or, if there is a transition from 0 to -1, there is a phase information point, and 1
Is output [signal (C)]. To carry out this operation, for example, the reference table shown in FIG. 6 is used.
In this example, the absolute value of xk is taken in the vertical direction and x is taken in the horizontal direction.
A predetermined table is formed by taking the absolute value of k-1.
【００１６】また、信号ｘｋ，ｘｋ−１は演算器７０５
にも供給され、ここで、（ｘｋ−ＳＬ）／〔ｘｋ−（ｘ
ｋ−１）〕×Ｎ／２の演算が行われる（ただし、ＳＬは
スレッショルドレベルの大きを示す）。この演算結果は
スレッショルドレベルとの交差点からｘｋまでの距離を
表す〓〔信号（Ｄ）〕。そして、この出力信号が演算器
７０７に入力され、Ｎ／２発生器７０６より入来する数
値Ｎ／２が用いられ、（信号Ｄ）＋Ｎ／２−（加算器７
１２の出力）の演算が行われる。The signals xk and xk-1 are calculated by the arithmetic unit 705.
, Where (xk-SL) / [xk- (x
k−1)] × N / 2 is calculated (where SL indicates the magnitude of the threshold level). The result of this calculation represents the distance from the intersection with the threshold level to xk [signal (D)]. Then, this output signal is input to the arithmetic unit 707, the numerical value N / 2 input from the N / 2 generator 706 is used, and (signal D) + N / 2− (adder 7
12 outputs) are calculated.
【００１７】演算器７０７の出力は係数器７０８におい
てｋ倍（ただし、０≦Ｋ≦１）され、この出力が信号
（Ｃ）＝１の場合、即ち、ｘｋ−１からｘｋの間にスレ
ッショレベルと交差する点があった場合に、ゲ−ト回路
７０９がオ−プンされて、その出力が加算器７１０に加
えられる。この加算器７１０では加算器７１２の出力と
加算され、その結果、信号（Ｅ）が生成されてＤＦＦ７
１１に供給される。このＤＦＦ７１１では、クロックｃ
ｋ１より遅れたクロックｃｋ２でラッチされ、加算器７
１２に加えられる。そして、この加算器７１２では、Ｎ
／２発生器７１６より供給されるＮ／２値と加算される
が、この時の加算はＭＯＤ（Ｎ）の加算が行われる。The output of the computing unit 707 is multiplied by k (where 0≤K≤1) in the coefficient unit 708, and when this output is the signal (C) = 1, that is, between the thresholds xk-1 and xk. If there is a point that intersects the level, the gate circuit 709 is opened and its output is added to the adder 710. In the adder 710, the output of the adder 712 is added, and as a result, the signal (E) is generated and the DFF 7
11 is supplied. In this DFF711, the clock c
It is latched by the clock ck2 delayed from k1, and the adder 7
Added to 12. Then, in this adder 712, N
The value is added to the N / 2 value supplied from the / 2 generator 716. At this time, the addition of MOD (N) is performed.
【００１８】即ち、前記演算器７０７、係数器７０８、
ゲート回路７０９、加算器７１０、ＤＦＦ７１１、及び
加算器７１２によりＰＬＬ回路が構成され、後述により
明らかになるが、前記加算器７１２の出力がｘｋの位置
の予測値となり、前記係数器７０８の出力がこの予測値
に対する補正値となっている。また、この係数器７０８
に乗じられるｋはル−プのゲインとなっている。That is, the arithmetic unit 707, the coefficient unit 708,
The gate circuit 709, the adder 710, the DFF 711, and the adder 712 constitute a PLL circuit, and as will become apparent later, the output of the adder 712 becomes the predicted value at the position of xk, and the output of the coefficient unit 708 becomes It is a correction value for this predicted value. Also, this coefficient unit 708
K multiplied by is a loop gain.
【００１９】前記ＰＬＬ回路からのクロックを入力位相
情報に同期したクロックとして出力するために、入力波
形から演算によって求めたスレッショルドレベルとの交
差点からの距離を示す信号（Ｄ）に、係数器７０８の出
力信号を補正値として加算器７１５で加算し、この出力
を係数器７１６においてｊ／Ｎ倍して、ＤＦＦ７１７に
供給する。そして、この信号をＡＮＤ回路７１４より供
給される信号によりラッチして、デ−タセレクタ７１８
に切り換え信号（Ｇ）として出力する。In order to output the clock from the PLL circuit as a clock synchronized with the input phase information, a signal (D) indicating the distance from the intersection with the threshold level obtained by calculation from the input waveform is added to the coefficient unit 708. The output signal is added as a correction value in the adder 715, and this output is multiplied by j / N in the coefficient unit 716 and supplied to the DFF 717. Then, this signal is latched by the signal supplied from the AND circuit 714, and the data selector 718
Is output as a switching signal (G).
【００２０】一方、このデ−タセレクタ７１８には、発
信器７１９から再生信号のビットレ−トと等しい周波数
のクロックがディレイライン（Ｄｅｌａｙ ｌｉｎｅ）
７２０を通じて、例えば、ｊ＝８とすると、図７に示す
ような所定時間ずつ遅延されたクロックΦ0 〜Φ7 が生
成されて供給されており、これらのクロックを前記切り
換え信号（Ｇ）により選択して端子７２１より出力する
構成としているものである。On the other hand, in the data selector 718, a clock having a frequency equal to the bit rate of the reproduced signal from the oscillator 719 is supplied to the delay line (Delay line).
If, for example, j = 8 through 720, clocks Φ 0 to Φ 7 delayed by a predetermined time as shown in FIG. 7 are generated and supplied, and these clocks are selected by the switching signal (G). It is configured to output from the terminal 721.
【００２１】次に、これらの構成より成る位相検出回路
７の動作につき、図５を併せ参照して説明する。この動
作の例では、ｍ＝２，Ｎ＝１６，ｊ＝８，ｋ＝０．５と
する。同図において、再生デ−タはサンプリングクロッ
クｃｋ１のＡ／Ｄ変換器７０２において、Ｘ１＝１，Ｘ
２＝６，Ｘ３＝９……の離散値に変換される。また、ｃ
ｋ１を基準としたタイムスロットをｔ１，ｔ２，ｔ３，
……とする。この時、比較器７０４の出力（Ｃ）は図６
示した参照テ−ブルの判定値より、ｔ２，ｔ４，ｔ８，
ｔ１２でスレッショルドレベルと交差したと判断されて
１が出力され、それ以外は０が出力される。Next, the operation of the phase detection circuit 7 having these configurations will be described with reference to FIG. In this operation example, m = 2, N = 16, j = 8, and k = 0.5. In the figure, the reproduction data is X1 = 1, X in the A / D converter 702 of the sampling clock ck1.
Converted to discrete values of 2 = 6, X3 = 9 ... Also, c
Time slots based on k1 are t1, t2, t3,
……. At this time, the output (C) of the comparator 704 is as shown in FIG.
From the reference table judgment values shown, t2, t4, t8,
At t12, it is determined that the threshold level is crossed, 1 is output, and otherwise 0 is output.
【００２２】演算器７０５の出力（Ｄ）は、出力（Ｃ）
が１の時のみ意味を持ち、 ｔ２で（６−５） ／ （６−１）×８＝約２ ｔ４で（３−５） ／ （３−９）×８＝約３ ｔ２で（−９＋５）／（−９＋１）×８＝約４ となる。これは、ｘ２，ｘ４，ｘ７の直前のスレッショ
ルドレベルとの交差点からの距離を示している。The output (D) of the computing unit 705 is the output (C).
Has a meaning only when is 1, and at t2, (6-5) / (6-1) × 8 = approximately 2 at t4 (3-5) / (3-9) × 8 = approximately 3 at t2 (-9 + 5 ) / (− 9 + 1) × 8 = about 4. This indicates the distance from the intersection with the threshold level immediately before x2, x4, and x7.
【００２３】これらの演算値が演算器７０７、係数器７
０８を順次経て、補正値として前の値から求めた予測値
と加算されるのであるが、例えば、ｘ１の位置ｄ１が４
であったとすると、タイムスロットｔ２において、ＤＦ
Ｆ７１２の出力（Ｆ）の出力が４、加算器７１２の出力
が４＋８＝１２となる。即ち、ｘ２の位置ｄ２の予測値
は１２となる。These calculated values are calculated by the calculator 707 and the coefficient unit 7.
08, the predicted value obtained from the previous value is added as the correction value sequentially. For example, the position d1 of x1 is 4
, DF at time slot t2
The output of the output (F) of F712 is 4, and the output of the adder 712 is 4 + 8 = 12. That is, the predicted value of the position d2 of x2 is 12.
【００２４】しかし、この時、係数器７０８の出力は−
１で、ゲ−ト回路７０９はオ−プン状態となり、加算器
７１０の出力（Ｅ）が１２−１＝１１となって、ｘ２の
位置ｄ２は１１と判断される。また、ｘ３の位置ｄ３が
ｔ３で、ゲ−ト回路７０９がクロ−ズ状態となるので１
１＋８＝１９のＭＯＤ（１６）の３となる。また、ｔ４
ではゲ−ト回路７０９がオ−プン状態となり、その補正
値が３＋８−１１＝０となってｄ４の位置は１１、また
更に、ｔ８については（４＋８−１１）×０．５＝約１
で、ｄ８の位置は１１＋１＝１２となる。即ち、スレッ
ショルドレベルとの交差点毎に補正ゲ−トがオ−プン状
態となり、ル−プゲインで決まる補正値によって位相の
調整がなされ、ゲ−ト回路７０９がクロ−ズ状態になっ
た場合にはフリ−ランでル−プが回ることになる。However, at this time, the output of the coefficient unit 708 is −
At 1, the gate circuit 709 is in the open state, the output (E) of the adder 710 is 12-1 = 11, and the position d2 of x2 is determined to be 11. In addition, since the gate circuit 709 is in the closed state when the position d3 of x3 is t3, 1
It becomes 3 of MOD (16) of 1 + 8 = 19. Also, t4
Then, the gate circuit 709 is in the open state, the correction value is 3 + 8-11 = 0, and the position of d4 is 11, and further, at t8, (4 + 8-11) × 0.5 = about 1
Thus, the position of d8 is 11 + 1 = 12. That is, the correction gate is opened at each intersection with the threshold level, the phase is adjusted by the correction value determined by the loop gain, and the gate circuit 709 is closed. The loop runs around on a free run.
【００２５】この場合において、再生クロックとクロッ
クｃｋ１との関係を図４に示すように決める。この時ｊ
＝８とする。ｔ２の時、前述のように信号Ｄは２、係数
器８の出力は−１であるので加算器７１５の出力は１、
係数器７１６の出力は１×８／１６＝約１となり、この
値がクロックｃｋ２でラッチされる。In this case, the relationship between the reproduced clock and the clock ck1 is determined as shown in FIG. At this time j
= 8. At t2, as described above, the signal D is 2, and the output of the coefficient unit 8 is -1, so the output of the adder 715 is 1,
The output of the coefficient multiplier 716 becomes 1 × 8/16 = about 1, and this value is latched at the clock ck2.
【００２６】この値は、ビット中央からクロックｃｋ１
までの時間的なずれと考えられ、これを基にしてクロッ
クΦ0 〜Φj-1 を選べばビットの略中央にビットクロッ
クを発生させることができる。例えば、ｔ２からｔ４ま
ではクロックΦ１が再生クロックとして出力され、ｔ５
からｔ８まではクロックΦ２が、そして、ｔ９以降はク
ロックΦ３が順次出力されていくことになる。この場合
のクロックはいわゆるビットクロックであり、タイミン
グジッタ−もデータセレクタ７１８で選ぶクロックの数
で決まるから復号の方法から決まるジッタ−マ−ジンか
ら選択されるクロックの数を決定すれば良い。This value is clocked from the center of the bit to the clock ck1.
It is considered that there is a time lag, and if the clocks Φ 0 to Φ j-1 are selected based on this, the bit clock can be generated at the approximate center of the bit. For example, from t2 to t4, the clock Φ1 is output as the reproduction clock, and t5
The clock Φ2 is sequentially output from t8 to t8, and the clock Φ3 is sequentially output from t9. The clock in this case is a so-called bit clock, and since the timing jitter is also determined by the number of clocks selected by the data selector 718, the number of clocks selected from the jitter margin determined by the decoding method may be determined.
【００２７】従って、本実施例によれば、３値の検出が
可能で、しかも、再生クロックをビット周期の略中央に
得るようにしているので、クロックジッターの小さな位
相検出回路を提供でき、ビタビ復調器等を具備した３値
波形を扱う符号化方式の磁気記録再生装置には好適な回
路である。Therefore, according to the present embodiment, since it is possible to detect three values and the reproduced clock is obtained at approximately the center of the bit period, it is possible to provide a phase detection circuit with a small clock jitter, and to obtain the Viterbi signal. It is a circuit suitable for a magnetic recording / reproducing apparatus of a coding system which handles a ternary waveform provided with a demodulator and the like.
【００２８】[0028]
【発明の効果】本発明によれば、３値の検出が可能で、
再生クロックをビット周期の略中央に得るようにしてい
るので、クロックジッターの小さな位相検出回路を提供
できる。According to the present invention, it is possible to detect three values,
Since the reproduced clock is obtained at the approximate center of the bit period, it is possible to provide a phase detection circuit with small clock jitter.
【図１】本発明の位相検出回路を採用したディジタルＶ
ＴＲの再生処理系の一例を示す概略ブロック図である。FIG. 1 is a digital V adopting the phase detection circuit of the present invention.
It is a schematic block diagram which shows an example of the reproduction | regeneration processing system of TR.
【図２】３値の位相同期ル−プ回路の基本ブロック図で
ある。FIG. 2 is a basic block diagram of a ternary phase-locked loop circuit.
【図３】図２はの各出力点の波形図である。FIG. 3 is a waveform diagram of each output point of FIG.
【図４】本発明の一実施例に係る位相検出回路７のブロ
ック図である。FIG. 4 is a block diagram of a phase detection circuit 7 according to an embodiment of the present invention.
【図５】図４のタイミングチャ−ト図である。5 is a timing chart of FIG.
【図６】比較器７０４にける参照テ−ブルを示す図であ
る。6 is a diagram showing a reference table in a comparator 704. FIG.
【図７】デ−タセレクタ７１８から出力されるクロック
Φ0 〜Φ7 を示す図である。7 is a diagram showing clocks Φ0 to Φ7 output from the data selector 718. FIG.
１ 磁気テ−プ入射光 ２ａ，ｂ 磁気ヘッド ３ 再生増幅器 ４ 波形等化回路 ５，６、７０２ Ａ／Ｄ（アナログ／ディジタル）変
換器 ７ 位相検出回路 ８ ビタビ復調器 １０〜１３ 比較器 １２ エッジ検出器 １４ ル−プフィルタ １５ 電圧制御発信器（ＶＣＯ） １６ 分周器 ７０３，７１１，７１７ ＤＦＦ（Ｄ型フィリップ・
フロップ） ７０４ 比較器 ７０５，７０７ 演算器 ７０６ Ｎ／２発生器 ７０９ ゲ−ト回路 ７１０，７１２，７１５ 加算器 ７１６ 係数器 ７１８ デ−タセレクタ ７１９ 発信器 ７２０ ディレイライン（Ｄｅｌａｙ ｌｉｎｅ）1 Magnetic Tape Incident Light 2a, b Magnetic Head 3 Reproducing Amplifier 4 Waveform Equalizing Circuit 5, 6, 702 A / D (Analog / Digital) Converter 7 Phase Detection Circuit 8 Viterbi Demodulator 10-13 Comparator 12 Edge Detector 14 Loop filter 15 Voltage controlled oscillator (VCO) 16 Frequency divider 703, 711, 717 DFF (D-type Philip
Flop) 704 comparator 705,707 arithmetic unit 706 N / 2 generator 709 gate circuit 710,712,715 adder 716 coefficient unit 718 data selector 719 oscillator 720 delay line (Delay line)
【手続補正書】[Procedure amendment]
【提出日】平成５年１２月１４日[Submission date] December 14, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Name of item to be corrected] 0022
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２２】演算器７０５の出力（Ｄ）は、出力（Ｃ）
が１の時のみ意味を持ち、 ｔ２で（６−５） ／ （６−１）×８＝約２ ｔ４で（３−５） ／ （３−９）×８＝約３ ｔ２で（−９＋５）／（−９＋１）×８＝約４ となる。これは、ｘ２，ｘ４，ｘ８の直前のスレッショ
ルドレベルとの交差点からの距離を示している。 ─────────────────────────────────────────────────────
The output (D) of the computing unit 705 is the output (C).
Has a meaning only when is 1, and at t2, (6-5) / (6-1) × 8 = approximately 2 at t4 (3-5) / (3-9) × 8 = approximately 3 at t2 (-9 + 5 ) / (− 9 + 1) × 8 = about 4. This indicates the distance from the intersection with the threshold level immediately before x2, x4, and x8. ─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成５年１２月１４日[Submission date] December 14, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図２】[Fig. 2]
【図３】[Figure 3]
【図６】[Figure 6]
【図７】[Figure 7]
【図１】[Figure 1]
【図５】[Figure 5]
【図４】[Figure 4]
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4285585AJPH0793909A (en) | 1992-09-30 | 1992-09-30 | Phase detection circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4285585AJPH0793909A (en) | 1992-09-30 | 1992-09-30 | Phase detection circuit |
| Publication Number | Publication Date |
|---|---|
| JPH0793909Atrue JPH0793909A (en) | 1995-04-07 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4285585APendingJPH0793909A (en) | 1992-09-30 | 1992-09-30 | Phase detection circuit |
| Country | Link |
|---|---|
| JP (1) | JPH0793909A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002030075A1 (en)* | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter, transmission line encoding method, and decoding method |
| US6377528B1 (en) | 1997-03-25 | 2002-04-23 | Sanyo Electric Co., Ltd. | Information reproducer, information recorder and reference mark detection circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377528B1 (en) | 1997-03-25 | 2002-04-23 | Sanyo Electric Co., Ltd. | Information reproducer, information recorder and reference mark detection circuit |
| US6385150B2 (en) | 1997-03-25 | 2002-05-07 | Sanyo Electric Co., Ltd. | Information reproduction apparatus, information recording apparatus, and reference mark detection circuit |
| US6438082B2 (en) | 1997-03-25 | 2002-08-20 | Sanyo Electric Co., Ltd. | Information reproduction apparatus, information recording apparatus, and reference mark detection circuit |
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| WO2002030075A1 (en)* | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter, transmission line encoding method, and decoding method |
| US7190728B2 (en) | 2000-10-05 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter, transmission line encoding method, and decoding method |
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