【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置に関し、
特に、歩留まりの向上と特性の安定化を達成した液晶表
示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device,
In particular, the present invention relates to a liquid crystal display device that has improved yield and stabilized characteristics.
【０００２】[0002]
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、正
スタガー型の薄膜トランジスタ（以下、ＴＦＴと略す）
を用いたアクティブマトリクス型は、構造が簡単である
ので大画面の動画表示に適し、ディスプレイに使用され
ている。2. Description of the Related Art Liquid crystal display devices have advantages such as small size, thin shape, and low power consumption, and are being put to practical use in fields such as OA equipment and AV equipment. Particularly, as a switching element, a positive stagger type thin film transistor (hereinafter abbreviated as TFT)
The active matrix type using is suitable for displaying a large-screen moving image because of its simple structure and is used for a display.
【０００３】以下で従来例を図４を参照しながら説明す
る。まず透明基板（１０）上に表示電極（１１Ｐ）、表
示電極（１１Ｐ）と一体のソース電極（１１Ｓ）、ドレ
インライン（１１Ｌ）及びドレインライン（１１Ｌ）と
一体のドレイン電極（１１Ｄ）が、ＩＴＯ（１１）より
形成されている。ソース電極（１１Ｓ）とドレイン電極
（１１Ｄ）を覆ってはａ−Ｓｉ（１２）が設けられ、更
にＳｉＮXなどのゲート絶縁膜（１３）を挟んで、ゲー
トライン（１４Ｌ）と一体のゲート電極（１４Ｇ）が、
ａ−Ｓｉ（１２）に対向して設けられている。A conventional example will be described below with reference to FIG. First, the display electrode (11P), the source electrode (11S) integrated with the display electrode (11P), the drain line (11L), and the drain electrode (11D) integrated with the drain line (11L) are formed on the transparent substrate (10) by ITO. It is formed of (11). Is to cover the source electrode (11S) and drain electrode (11D) a-Si (12) is provided, further through the gate insulating film (13), such as SiNX, the gate electrode integral with the gate line (14L) (14G)
It is provided so as to face the a-Si (12).
【０００４】[0004]
【発明が解決しようとする課題】表示電極及びソース・
ドレイン配線に用いられているＩＴＯ（１１）は、１０
００Å程度の厚さに形成されており、また、ａ−Ｓｉ
（１２）はＯＦＦ電流の低減のために薄く、５００〜１
０００Åの程度の厚さにされる。そのため、ＩＴＯ（１
１）膜のエッジ部の断面形状によっては、ａ−Ｓｉ（１
２）の段切れやａ−Ｓｉ（１２）層とＩＴＯ（１１）膜
のコンタクト不良が生じて、ＴＦＴ特性の不安定化や歩
留まりの低下につながっていた。[Problems to be Solved by the Invention] Display electrode and source
The ITO (11) used for the drain wiring is 10
It is formed to a thickness of about 00Å and is made of a-Si.
(12) is thin due to the reduction of OFF current, 500 to 1
The thickness is about 000Å. Therefore, ITO (1
1) Depending on the cross-sectional shape of the edge portion of the film, a-Si (1
2) The step breakage and contact failure between the a-Si (12) layer and the ITO (11) film occurred, leading to instability of the TFT characteristics and a reduction in yield.
【０００５】本発明の目的は、ａ−Ｓｉ（１２）の膜欠
陥を防止し、ａ−Ｓｉ（１２）層とＩＴＯ（１１）膜の
良好なコンタクトを得るために、ＩＴＯ（１１）膜のエ
ッジ部の断面形状を改善することにある。An object of the present invention is to prevent a film defect of a-Si (12) film and to obtain a good contact between the a-Si (12) film and the ITO (11) film. It is to improve the cross-sectional shape of the edge portion.
【０００６】[0006]
【課題を解決するための手段】本発明は、前記目的を達
成するために成され、第１に、透明な絶縁性基板上にマ
トリクス状に設けられた表示電極と、前記表示電極の列
間に設けられたドレインラインと、前記表示電極の行間
に設けられたゲートラインと、前記ドレインラインと一
体のドレイン電極、前記表示電極と一体のソース電極、
前記ドレイン電極及び前記ソース電極を覆うａ−Ｓｉ
層、前記ゲートラインと一体で、絶縁膜を介して前記ａ
−Ｓｉ層に対向して配置されたゲート電極より構成され
る薄膜トランジスタを有する液晶表示装置であって、前
記ドレイン電極及び前記ソース電極はＩＴＯからなり、
エッジ部の断面がテーパー状に形成されており、かつ、
前記ドレイン電極と前記ａ−Ｓｉ層の接続部分、及び、
前記ソース電極と前記ａ−Ｓｉ層との接続部分には、Ｎ
+ａ−Ｓｉ層が介在されている構造である。SUMMARY OF THE INVENTION The present invention has been made to achieve the above-mentioned object, and firstly, the display electrodes arranged in a matrix on a transparent insulating substrate and the columns of the display electrodes. A drain line provided on the display electrode, a gate line provided between the rows of the display electrodes, a drain electrode integrated with the drain line, a source electrode integrated with the display electrode,
A-Si covering the drain electrode and the source electrode
Layer, the gate line and the a through an insulating film
-A liquid crystal display device having a thin film transistor composed of a gate electrode arranged facing a Si layer, wherein the drain electrode and the source electrode are made of ITO,
The cross section of the edge part is formed in a tapered shape, and
A connection portion between the drain electrode and the a-Si layer, and
At the connection portion between the source electrode and the a-Si layer, N
In this structure, the+ a-Si layer is interposed.
【０００７】第２に、透明な絶縁性基板上にマトリクス
状に設けられた表示電極と、前記表示電極の列間に設け
られたドレインラインと、前記表示電極の行間に設けら
れたゲートラインと、前記ドレインラインと接続するド
レイン電極、前記表示電極と接続するソース電極、前記
ドレイン電極及び前記ソース電極を覆うａ−Ｓｉ層、前
記ゲートラインと一体で、絶縁膜を介して前記ａ−Ｓｉ
層に対向して配置されたゲート電極より構成される薄膜
トランジスタを有する液晶表示装置であって、前記ドレ
イン電極及び前記ソース電極は下層がＩＴＯ、上層がＭ
ｏの２層構造からなり、エッジ部の断面がテーパー状に
形成されており、かつ、前記ドレイン電極と前記ａ−Ｓ
ｉ層の接続部分、及び、前記ソース電極と前記ａ−Ｓｉ
層との接続部分には、Ｎ+ａ−Ｓｉ層が介在されている
構造である。Secondly, display electrodes provided in a matrix on a transparent insulating substrate, drain lines provided between columns of the display electrodes, and gate lines provided between rows of the display electrodes. A drain electrode connected to the drain line, a source electrode connected to the display electrode, an a-Si layer covering the drain electrode and the source electrode, an a-Si layer integrated with the gate line via an insulating film.
A liquid crystal display device having a thin film transistor composed of a gate electrode arranged facing a layer, wherein the drain electrode and the source electrode have a lower layer of ITO and an upper layer of M.
O two-layer structure, the cross section of the edge portion is formed in a tapered shape, and the drain electrode and the aS
The connection portion of the i layer, and the source electrode and the a-Si
The structure is such that the N+ a-Si layer is interposed in the connection portion with the layer.
【０００８】第３に、透明な絶縁性基板上にＩＴＯ膜を
形成する工程と、該ＩＴＯ膜上にＭｏ膜を形成する工程
と、前記Ｍｏ膜及び前記ＩＴＯ膜を塩酸と塩化第２鉄よ
り調合されるエッチャントを用いたフォトエッチで、パ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記Ｍｏ
膜表面にＮ+ａ−Ｓｉ層を形成する工程と、これらの上
にａ−Ｓｉ層を形成する工程と、該ａ−Ｓｉ層上に絶縁
膜を形成する工程と、該絶縁膜上に導電層を形成する工
程と、前記導電層、前記絶縁膜、前記ａ−Ｓｉ層、前記
Ｎ+ａ−Ｓｉ層及び前記Ｍｏ膜を同一のマスクでパター
ニングすることにより、前記ソース電極上及び前記ドレ
イン電極上にＮ+ａ−Ｓｉ層、該両Ｎ+ａ−Ｓｉ層を被覆
するａ−Ｓｉ層、前記絶縁膜を挟んで前記ａ−Ｓｉ層に
対向して配置されるゲート電極、及び該ゲート電極と一
体で前記表示電極の行間に設けられるゲートラインを形
成するとともに、前記表示電極の前記Ｍｏ膜を除去する
工程とを有する製造方法である。Thirdly, a step of forming an ITO film on a transparent insulating substrate, a step of forming a Mo film on the ITO film, and a step of forming the Mo film and the ITO film from hydrochloric acid and ferric chloride. By patterning by photoetching using a mixed etchant, display electrodes arranged in a matrix, source electrodes integrated with the display electrodes, drain lines located between columns of the display electrodes, and the drains Forming a drain electrode integral with the line;
A step of forming an N+ a-Si layer on the film surface, a step of forming an a-Si layer on them, a step of forming an insulating film on the a-Si layer, and a conductive step on the insulating film. By forming a layer and patterning the conductive layer, the insulating film, the a-Si layer, the N+ a-Si layer and the Mo film with the same mask, the source electrode and the drain electrode are formed. An N+ a-Si layer, an a-Si layer covering the both N+ a-Si layers, a gate electrode arranged to face the a-Si layer with the insulating film interposed therebetween, and the gate electrode And a step of integrally forming a gate line provided between the rows of the display electrodes and removing the Mo film of the display electrodes.
【０００９】第４に、透明な絶縁性基板上にＩＴＯ膜を
形成する工程と、該ＩＴＯ膜上にＡｌ膜を形成する工程
と、前記Ａｌ膜及び前記ＩＴＯ膜を塩酸と塩化第２鉄よ
り調合されるエッチャントを用いたフォトエッチで、パ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記ソー
ス電極、前記ドレイン電極及び前記表示電極の前記Ａｌ
膜をエッチング除去する工程と、前記ＩＴＯ膜表面にＰ
をドープする工程と、これらの上にａ−Ｓｉを積層しな
がら、前記ＩＴＯ膜との界面にＮ+ａ−Ｓｉ層を形成す
る工程と、前記ａ−Ｓｉ層上に絶縁膜を形成する工程
と、該絶縁膜上に導電層を形成する工程と、前記導電
層、前記絶縁膜、前記ａ−Ｓｉ層、前記Ｎ+ａ−Ｓｉ層
を同一のマスクでパターニングすることにより、前記ソ
ース電極上及び前記ドレイン電極上にＮ+ａ−Ｓｉ層、
該両Ｎ+ａ−Ｓｉ層を被覆するａ−Ｓｉ層、前記絶縁膜
を挟んで前記ａ−Ｓｉ層に対向して配置されるゲート電
極、及び該ゲート電極と一体で前記表示電極の行間に設
けられるゲートラインを形成する工程とを有する製造方
法である。Fourth, the step of forming an ITO film on a transparent insulating substrate, the step of forming an Al film on the ITO film, and the steps of forming the Al film and the ITO film with hydrochloric acid and ferric chloride. By patterning by photoetching using a mixed etchant, display electrodes arranged in a matrix, source electrodes integrated with the display electrodes, drain lines located between columns of the display electrodes, and the drains Forming a drain electrode integral with a line, and forming the source electrode, the drain electrode, and the Al of the display electrode.
A step of removing the film by etching, and forming a P on the surface of the ITO film.
And a step of forming an N+ a-Si layer at the interface with the ITO film while laminating a-Si thereon, and a step of forming an insulating film on the a-Si layer. A step of forming a conductive layer on the insulating film, and patterning the conductive layer, the insulating film, the a-Si layer, and the N+ a-Si layer with the same mask. And an N+ a-Si layer on the drain electrode,
An a-Si layer that covers both N+ a-Si layers, a gate electrode that is arranged to face the a-Si layer with the insulating film interposed therebetween, and between the rows of the display electrodes integrally with the gate electrode. And a step of forming a gate line to be provided.
【００１０】第５に、透明な絶縁性基板上にＩＴＯ膜
を、所定の温度及び所定の酸素流量でスパッタリングす
る第１次成長、及び、該第１次成長よりも低い温度、ま
たは、該第１次成長よりも少ない酸素流量でスパッタリ
ングする第２次成長よりなる工程と、前記ＩＴＯ膜をパ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記ＩＴ
Ｏ膜表面にＰをドープする工程と、これらの上にａ−Ｓ
ｉを積層しながら、前記ＩＴＯ膜との界面にＮ+ａ−Ｓ
ｉ層を形成する工程と、前記ａ−Ｓｉ層上に絶縁膜を形
成する工程と、該絶縁膜上に導電層を形成する工程と、
前記導電層、前記絶縁膜、前記ａ−Ｓｉ層、前記Ｎ+ａ
−Ｓｉ層を同一のマスクでパターニングすることによ
り、前記ソース電極上及び前記ドレイン電極上にＮ+ａ
−Ｓｉ層、該両Ｎ+ａ−Ｓｉ層を被覆するａ−Ｓｉ層、
前記絶縁膜を挟んで前記ａ−Ｓｉ層に対向して配置され
るゲート電極、及び該ゲート電極と一体で前記表示電極
の行間に設けられるゲートラインを形成する工程とを有
する製造方法である。Fifth, primary growth in which an ITO film is sputtered on a transparent insulating substrate at a predetermined temperature and a predetermined oxygen flow rate, and a temperature lower than the first growth, or the first growth. Display electrodes arranged in a matrix by patterning the ITO film, source electrodes integrated with the display electrodes, and the display electrodes And a step of forming a drain line positioned between the rows of the drain line and a drain electrode integrated with the drain line,
A step of doping P on the surface of the O film, and a-S
While laminating i, N+ a-S is formed at the interface with the ITO film.
a step of forming an i layer, a step of forming an insulating film on the a-Si layer, and a step of forming a conductive layer on the insulating film,
The conductive layer, the insulating film, the a-Si layer, the N+ a
By patterning the -Si layer with the same mask, N+ a is formed on the source electrode and the drain electrode.
-Si layer, a-Si layer covering both N+ a-Si layers,
And a gate line disposed opposite to the a-Si layer with the insulating film interposed therebetween, and a gate line integrally provided with the gate electrode and provided between the rows of the display electrodes.
【００１１】[0011]
【作用】表示電極及びソース・ドレイン配線の材料とな
るＩＴＯ（１１）上に、Ｍｏ（２０Ｍ）又はＡｌ（２０
Ａ）を積層することにより、下層のエッチングレートが
遅く、上層のエッチングレートが早い２層構造となる。
すなわち、パターニングにおいて、塩酸と塩化第２鉄を
調合して得られるエッチャントを用いることにより、Ｍ
ｏ／ＩＴＯまたはＡｌ／ＩＴＯのエッチングレート比を
５程度に設定したウエットエッチングを行うことができ
る。これにより、界面を境にして、上層のＭｏ（２０
Ｍ）又はＡｌ（２０Ａ）のエッチングが下層のＩＴＯ
（１１）よりも早く進むため、エッジ部においてＩＴＯ
（１１）膜の断面はテーパー形状に加工することができ
る。Function: Mo (20M) or Al (20M) is formed on ITO (11) which is a material for the display electrode and the source / drain wiring.
By laminating A), a two-layer structure in which the etching rate of the lower layer is slow and the etching rate of the upper layer is fast is obtained.
That is, in patterning, by using an etchant obtained by mixing hydrochloric acid and ferric chloride, M
Wet etching can be performed by setting the etching rate ratio of o / ITO or Al / ITO to about 5. As a result, the Mo (20
M) or Al (20A) is the lower layer of ITO
Since it progresses faster than (11), ITO is used at the edge.
(11) The cross section of the film can be processed into a tapered shape.
【００１２】また、ＩＴＯ（１１）を成膜する際、通常
のスパッタリングを行った後、温度を下げる、または、
Ｏ2の流量を下げるなどの条件を変えたスパッタリング
を行うことにより、上層のエッチングレートが下層より
も早いＩＴＯ（１１）膜が得られる。この膜をウエット
エッチすることによっても、同様にエッジ部をテーパー
加工することができる。When forming the ITO (11) film, the temperature is lowered after performing ordinary sputtering, or
By performing sputtering under different conditions such as reducing the flow rate of O2 , an ITO (11) film having an etching rate of the upper layer higher than that of the lower layer can be obtained. The edge portion can be similarly tapered by wet etching this film.
【００１３】[0013]
【実施例】以下で、本発明の第１の実施例を図１を参照
しながら説明する。まず透明基板（１０）上に、スパッ
タリングによりＩＴＯ（１１）を約１０００Åの厚さに
積層し、続いて、Ｍｏ（２０Ｍ）を約５００Åの厚さに
積層する。次に、塩酸と塩化第２鉄の混合液で、Ｍｏ／
ＩＴＯのエッチングレート比が５程度になるように調整
したエッチャントでウエットエッチングを行って、パタ
ーニングする。これにより、表示電極（１１Ｐ）、ドレ
インライン（１１Ｌ）、及び表示電極（１１Ｐ）と一体
のソース電極（１１Ｓ）、ドレインライン（１１Ｌ）と
一体のドレイン電極（１１Ｄ）のパターンが、エッジ部
の断面がテーパー状になって形成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIG. First, ITO (11) is laminated on the transparent substrate (10) to a thickness of about 1000Å by sputtering, and then Mo (20M) is laminated to a thickness of about 500Å. Next, with a mixed solution of hydrochloric acid and ferric chloride, Mo /
Wet etching is performed with an etchant adjusted so that the etching rate ratio of ITO is about 5, and patterning is performed. As a result, the pattern of the display electrode (11P), the drain line (11L), the source electrode (11S) integrated with the display electrode (11P), and the drain electrode (11D) integrated with the drain line (11L) are The cross section is tapered.
【００１４】次に、プラズマＣＶＤ装置において、Ｓｉ
Ｈ3中にＰＨ3を１％含んだ材料ガスを高周波グロー放電
により活性化することによる膜成長と、Ｈ2のプラズマ
照射を交互に繰り返すことにより、Ｍｏ（２０Ｍ）の表
面に、選択的にＮ+ａ−Ｓｉ薄膜が形成される。引き続
き、プラズマＣＶＤによりａ−Ｓｉ（１２Ｎ）を５００
〜１０００Å、ゲート絶縁膜（１３）としてＳｉＮXを
２０００〜４０００Å程度の厚さに順次積層する。次
に、ゲート配線材料として、例えばＡｌをスパッタリン
グなどにより５０００Å程度の厚さに積層する。そし
て、Ａｌ、ＳｉＮX、ａ−Ｓｉ、Ｎ+ａ−Ｓｉ及びＭｏを
同一マスクでパターニングすることにより、Ｍｏ／ＩＴ
Ｏの積層体でなるソース及びドレイン電極（１１Ｓ，１
１Ｄ）、ソース及びドレイン電極（１１Ｓ，１１Ｄ）上
に、それぞれのコンタクト層となるＮ+ａ−Ｓｉ（１２
Ｓ，１２Ｄ）、チャンネル層として両Ｎ+ａ−Ｓｉ（１
２Ｓ，１２Ｄ）を被覆するａ−Ｓｉ（１２Ｎ）、更に、
ＳｉＮXのゲート絶縁膜（１３）を挟んで、ａ−Ｓｉ
（１２Ｎ）に対向するゲート電極（１４Ｇ）、及び、ゲ
ート電極（１４Ｇ）と一体で、ゲート絶縁膜（１３）を
介して、ドレインライン（１１Ｌ）と交差するゲートラ
イン（１４Ｌ）がＡｌにより形成されるとともに、表示
電極（１１Ｐ）とドレインライン（１１Ｌ）のＭｏ（２
０Ｍ）が除去されて、ＩＴＯ（１１）の１層となり、図
１の構造が得られる。Next, in the plasma CVD apparatus, Si
By alternately repeating film growth by activating a material gas containing 1% of PH3 in H3 by high frequency glow discharge and plasma irradiation of H2 alternately, Mo (20M) surface is selectively irradiated. An N+ a-Si thin film is formed. Then, a-Si (12N) is added to 500 by plasma CVD.
˜1000 Å and SiNx as a gate insulating film (13) are sequentially laminated to a thickness of about 2000 to 4000 Å. Next, as a gate wiring material, for example, Al is laminated by sputtering or the like to a thickness of about 5000Å. Then, by patterning Al, SiNx , a-Si, N+ a-Si and Mo with the same mask, Mo / IT
Source and drain electrodes (11S, 1
1D) and the source and drain electrodes (11S, 11D) on the N+ a-Si (12
S, 12D), both N+ a-Si (1
A-Si (12N) coating 2S, 12D),
A-Si with the gate insulating film (13) of SiNx interposed therebetween.
A gate electrode (14G) facing (12N) and a gate line (14L) which is integrated with the gate electrode (14G) and intersects the drain line (11L) via the gate insulating film (13) are formed of Al. The display electrode (11P) and the drain line (11L) Mo (2
0M) is removed to form one layer of ITO (11), resulting in the structure of FIG.
【００１５】上で述べたように、ソース電極（１１Ｓ）
及びドレイン電極（１１Ｄ）となっているＩＴＯ（１
１）膜は、エッジ部がテーパー状の断面を有しているた
め、ａ−Ｓｉ層（１２Ｎ）は良好なステップカヴァレッ
ジをもって被覆される。そのため、ＩＴＯ（１１）膜の
段差の影響が緩和され、膜欠陥などによるＴＦＴ特性の
悪化が防止される。As described above, the source electrode (11S)
And the ITO (1D) serving as the drain electrode (11D).
1) Since the film has a tapered cross section at the edge, the a-Si layer (12N) is covered with good step coverage. Therefore, the influence of the step of the ITO (11) film is mitigated, and the deterioration of the TFT characteristics due to film defects and the like is prevented.
【００１６】また、ＩＴＯ（１１）膜上のＭｏ（２０
Ｍ）膜は、ＩＴＯ（１１）膜のテーパー加工と同時に、
コンタクト層の形成のために設けられる。そのため、Ｍ
ｏ（２０Ｍ）膜の段差がａ−Ｓｉ（１２Ｎ）の欠陥の原
因にならないように薄く形成している。また、製造過程
において、マスクを１枚増やして、Ｍｏ（２０Ｍ）のパ
ターニングを、別のマスクで行って、ドレインライン
（１１Ｌ）上にも残すことにより、Ｍｏ／ＩＴＯの２層
構造とし、ドレイン配線の低抵抗化を図ることができ
る。Further, Mo (20) on the ITO (11) film is
The M) film is formed by simultaneously tapering the ITO (11) film,
It is provided for forming a contact layer. Therefore, M
The step of the o (20M) film is formed thin so as not to cause a defect of a-Si (12N). In the manufacturing process, the number of masks is increased by one, patterning of Mo (20M) is performed using another mask, and it is left on the drain line (11L) to form a Mo / ITO two-layer structure. The resistance of the wiring can be reduced.
【００１７】以下で、ＩＴＯ膜のテーパー加工について
の他の実施例について説明する。図２は本発明の第２の
実施例である。透明基板（１０）上に、スパッタリング
によりＩＴＯ（１１）を約１０００Åの厚さに積層し、
続いて、Ａｌ（２０Ａ）を約５００Åの厚さに積層す
る。次に、塩酸と塩化第２鉄の混合液で、Ａｌ／ＩＴＯ
のエッチングレート比が５程度になるように調整したエ
ッチャントを用いて、ウエットエッチングによるパター
ニングを行う。これにより、表示電極（１１Ｐ）、ドレ
インライン（１１Ｌ）、ソース電極（１１Ｓ）、及びド
レイン電極（１１Ｄ）のパターンが、エッジ部の断面が
テーパー状になって形成される。そして、ドレインライ
ン（１１Ｌ）以外の全てのＡｌ（２０Ａ）をエッチング
除去することにより、表示電極（１１Ｐ）、ソース電極
（１１Ｓ）及びドレイン電極（１１Ｄ）をＩＴＯ（１
１）の１層とし、ドレインライン（１１Ｌ）をＡｌ／Ｉ
ＴＯの２層構造とする。これにより、ドレイン配線が低
抵抗化される。また、マスク数減のためＡｌ（２０Ａ）
を全てエッチングしてもよい。Another embodiment of tapering the ITO film will be described below. FIG. 2 shows a second embodiment of the present invention. ITO (11) is laminated on the transparent substrate (10) by sputtering to a thickness of about 1000Å,
Subsequently, Al (20A) is laminated to a thickness of about 500Å. Next, with a mixed solution of hydrochloric acid and ferric chloride, Al / ITO
Patterning by wet etching is performed using an etchant adjusted to have an etching rate ratio of about 5. As a result, patterns of the display electrode (11P), the drain line (11L), the source electrode (11S), and the drain electrode (11D) are formed such that the cross section of the edge portion is tapered. Then, all the Al (20A) except for the drain line (11L) is removed by etching, so that the display electrode (11P), the source electrode (11S) and the drain electrode (11D) are replaced with the ITO (1
1) as a single layer, and the drain line (11 L) is Al / I
It has a two-layer structure of TO. This reduces the resistance of the drain wiring. Also, Al (20A) is used to reduce the number of masks
May be entirely etched.
【００１８】次に、プラズマＣＶＤ装置を用いた、ＰＨ
3ガスの高周波グロー放電により、ＩＴＯ（１１）膜の
表面にＰをドープし、引き続き、ａ−Ｓｉの膜形成を行
うことにより、同時に、ＩＴＯ（１１）とａ−Ｓｉの界
面に選択的にＮ+ａ−Ｓｉ薄膜が形成される。続いて、
ＳｉＮX、Ａｌを順次積層した後、パターニングするこ
とにより、ＩＴＯでなるソース及びドレイン電極（１１
Ｓ，１１Ｄ）、ソース及びドレイン電極（１１Ｓ，１１
Ｄ）上に、それぞれのコンタクト層となるＮ+ａ−Ｓｉ
（１２Ｓ，１２Ｄ）、チャンネル層として両Ｎ+ａ−Ｓ
ｉ（１２Ｓ，１２Ｄ）を被覆するａ−Ｓｉ（１２Ｎ）、
更に、ＳｉＮXのゲート絶縁膜（１３）を挟んで、ａ−
Ｓｉ（１２Ｎ）に対向するゲート電極（１４Ｇ）、及
び、ゲート電極（１４Ｇ）と一体で、ゲート絶縁膜（１
３）を介して、ドレインライン（１１Ｌ）と交差するゲ
ートライン（１４Ｌ）がＡｌにより形成されて、図２の
構造が得られる。Next, using a plasma CVD apparatus, PH
By high-frequency glow discharge of3 gas, P is doped on the surface of the ITO (11) film, and then a film of a-Si is formed. At the same time, selectively, the interface of ITO (11) and a-Si is selectively formed. An N+ a-Si thin film is formed. continue,
The source and drain electrodes (11) made of ITO are formed by sequentially stacking SiNx and Al and then patterning.
S, 11D), source and drain electrodes (11S, 11D)
D) on top of which N+ a-Si will be the respective contact layers
(12S, 12D), both N+ a-S as channel layers
a-Si (12N) coating i (12S, 12D),
Furthermore, through the gate insulating film of SiNX (13), a-
The gate electrode (14G) facing the Si (12N), and the gate insulating film (1) integrally with the gate electrode (14G).
The gate line (14L) intersecting the drain line (11L) is formed of Al through 3), and the structure of FIG. 2 is obtained.
【００１９】次に、本発明の第３の実施例を図３を参照
しながら説明する。透明基板（１０）上に、ＩＴＯ（１
１）のスパッタリングを、温度２８５℃、酸素流量１．
５ｓｃｃｍの条件下で行って、１０００Å程度の厚さに
第１次成長した後、条件を温度１５０〜２００℃、酸素
流量１．０ｓｃｃｍ以下に変えて、５００Å程度の厚さ
に第２次成長する。これにより、エッチングレートが、
第１次成長により形成された下層よりも、第２次成長に
より形成された上層の方が早くなるので、第１及び第２
の実施例と同様に、ウエットエッチングで表示電極（１
１Ｐ）、ドレインライン（１１Ｌ）、ソース電極（１１
Ｓ）及びドレイン電極（１１Ｄ）のパターン形成を行え
ば、エッジ部の断面がテーパー状に加工される。Next, a third embodiment of the present invention will be described with reference to FIG. On the transparent substrate (10), ITO (1
The sputtering of 1) was performed at a temperature of 285 ° C. and an oxygen flow rate of 1.
After performing the first growth at a thickness of about 1000 Å under the condition of 5 sccm, the conditions are changed to a temperature of 150 to 200 ° C. and an oxygen flow rate of 1.0 sccm or less, and the second growth is performed at a thickness of about 500 Å. . As a result, the etching rate
Since the upper layer formed by the secondary growth becomes faster than the lower layer formed by the primary growth, the first and second layers are formed.
In the same manner as in the above example, the display electrode (1
1P), drain line (11L), source electrode (11P)
When the pattern of (S) and the drain electrode (11D) is formed, the cross section of the edge portion is processed into a tapered shape.
【００２０】後は、第２の実施例と同様に、ＩＴＯ（１
１）膜表面にＰをドープした後、ａ−Ｓｉ（１２Ｎ）を
成膜し、ＳｉＮX、Ａｌを積層し、パターニングを行う
ことにより、２層のＩＴＯよりなるソース・ドレイン電
極（１１Ｓ，１１Ｄ）及びドレインライン（１１Ｌ）、
Ｎ+ａ−Ｓｉ（１２Ｓ，１２Ｄ）、ａ−Ｓｉ（１２
Ｎ）、ゲート絶縁膜（１３）、ゲート電極（１４Ｇ）、
及び、ゲートライン（１４Ｌ）が形成されて、図３の構
造が得られる。After that, as in the second embodiment, the ITO (1
After doped with P to 1) the film surface, a-Si a (12N) is formed, SiNX, and Al are laminated, by patterning, the source and drain electrodes (11S made of ITO of the two layers, 11D ) And drain line (11 L),
N+ a-Si (12S, 12D), a-Si (12
N), gate insulating film (13), gate electrode (14G),
And, the gate line (14L) is formed to obtain the structure of FIG.
【００２１】[0021]
【発明の効果】以上の説明から明らかなように、ＩＴＯ
からなるソース・ドレイン配線及び表示電極のパターン
形成を行う際、ＩＴＯと同じエッチャントでエッチング
でき、かつ、ＩＴＯよりもエッチングレートが早いＭ
ｏ、Ａｌなどと組み合わせることにより、エッジ部をテ
ーパー加工できる。これにより、チャンネル領域におい
て、ａ−Ｓｉ層の膜欠陥が防止され、安定なＴＦＴ特性
が得られた。特に、Ｍｏは、その表面に選択的にＮ+ａ
−Ｓｉ薄膜をプラズマ成膜できるので、Ｍｏと同一のマ
スクでパターニングすることにより、マスク数が減らせ
る。As is apparent from the above description, ITO
When patterning the source / drain wirings and display electrodes made of M, it can be etched with the same etchant as ITO, and the etching rate is faster than that of ITO.
By combining with o, Al, etc., the edge part can be tapered. As a result, film defects of the a-Si layer were prevented in the channel region, and stable TFT characteristics were obtained. In particular, Mo is selectively N+ a on its surface.
Since a -Si thin film can be formed by plasma, the number of masks can be reduced by patterning with the same mask as Mo.
【００２２】また、ＭｏまたはＡｌをａ−Ｓｉと別のマ
スクでパターニングして、ドレインライン上に残して、
ＩＴＯとの２層構造にすることにより、ドレインを低抵
抗化できた。また、ＩＴＯ膜のスパッタリングの際に、
条件設定を変えて、通常のＩＴＯ膜上に、それよりもエ
ッチングレートの早い膜を形成して、パターニングする
ことによっても、エッジ部をテーパー状に加工できた。
更に、ＩＴＯ表面にＰをプラズマドープすることによ
り、ａ−Ｓｉのプラズマ成膜中に、ＩＴＯ上にＮ+ａ−
Ｓｉ薄膜を選択的に形成できるので、Ｎ+ａ−Ｓｉ用の
マスクが不要になった。Further, Mo or Al is patterned by using a mask different from a-Si and is left on the drain line,
By using a two-layer structure with ITO, the resistance of the drain could be reduced. Also, when sputtering the ITO film,
By changing the condition setting and forming a film having a faster etching rate on the normal ITO film and patterning the film, the edge portion could be processed into a tapered shape.
Furthermore, by plasma-doping P on the ITO surface, N+ a- on the ITO during plasma film formation of a-Si.
Since the Si thin film can be selectively formed, the mask for N+ a-Si is not required.
【図１】本発明の第１の実施例である液晶表示装置の断
面図である。FIG. 1 is a cross-sectional view of a liquid crystal display device that is a first embodiment of the present invention.
【図２】本発明の第２の実施例である液晶表示装置の断
面図である。FIG. 2 is a sectional view of a liquid crystal display device according to a second embodiment of the present invention.
【図３】本発明の第３の実施例である液晶表示装置の断
面図である。FIG. 3 is a sectional view of a liquid crystal display device according to a third embodiment of the present invention.
【図４】従来の液晶表示装置の断面図である。FIG. 4 is a cross-sectional view of a conventional liquid crystal display device.
１０ 透明基板 １１ ＩＴＯ １１Ｐ 表示電極 １１Ｌ ドレインライン １１Ｓ ソース電極 １１Ｄ ドレイン電極 １２Ｎ ａ−Ｓｉ １２Ｓ，１２Ｄ Ｎ+ａ−Ｓｉ １３ ゲート絶縁膜 １４Ｇ ゲート電極 １４Ｌ ゲートライン ２０Ｍ Ｍｏ ２０Ａ Ａｌ10 transparent substrate 11 ITO 11P display electrode 11L drain line 11S source electrode 11D drain electrode 12N a-Si 12S, 12D N+ a-Si 13 gate insulating film 14G gate electrode 14L gate line 20M Mo 20A Al
| Application Number | Priority Date | Filing Date | Title |
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| JP21408893AJPH0764112A (en) | 1993-08-30 | 1993-08-30 | Liquid crystal display device and its production |
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