【０００１】[0001]
【産業上の利用分野】本発明は、ワイドなアスペクト比
（16：9 ）の表示画面を有するテレビジョン受像機等に
用いられて、画面の水平方向の圧縮及び伸長を可能にす
るディジタル伸長圧縮回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used in a television receiver or the like having a wide aspect ratio (16: 9) display screen to enable digital expansion and compression for horizontal compression and expansion of the screen. Regarding the circuit.
【０００２】[0002]
【従来の技術】近年、１６：９のアスペクト比を持つテ
レビジョン受像機（以下、ワイドＴＶ受像機という）が
普及してきている。ワイドＴＶ受像機において現行のア
スペクト比４：３で送られてきている信号を受信する場
合、相対的に画面の中央部を縮め、周辺部にいくほど伸
ばすことにより、１６：９のディスプレイを有効に使用
しつつ、出来るだけ自然に４：３の映像を映出する方法
が採用されつつある。2. Description of the Related Art In recent years, television receivers having an aspect ratio of 16: 9 (hereinafter referred to as wide TV receivers) have become widespread. When receiving a signal sent with the current aspect ratio of 4: 3 on a wide TV receiver, the 16: 9 display is effective by relatively shrinking the central part of the screen and extending it toward the peripheral part. The method of displaying a 4: 3 image as naturally as possible while being used for is being adopted.
【０００３】図１０に、１６：９のアスペクト比を持つ
ディスプレイに４：３のアスペクト比の映像信号である
クロスハッチパターン信号を表示させた場合の画面表示
例を示す。FIG. 10 shows a screen display example when a crosshatch pattern signal which is a video signal having an aspect ratio of 4: 3 is displayed on a display having an aspect ratio of 16: 9.
【０００４】図１０において、(a) は、１６：９の映像
信号を表示するモードであり、４：３の信号は全体的に
横方向に伸びて表示される。(b) は、左右に３／４に圧
縮したモードであり、４：３の信号が正常な縦横比で表
示されている。しかし、画面の左右に信号のないブラン
クの部分が表示されることになる。(c) は、画面の中央
部分が圧縮され周辺にいくにつれて伸長されて表示され
るモードであり、最も重要な中央部はそれほど横に伸び
た絵にならず、比較的重要度の低い周辺部は横に伸長
し、１６：９の画面いっぱいに広げて映出することで、
現行の４：３の放送でもワイドな画面をフルに活用する
ことができる。(d) は、垂直振幅を４／３倍に拡大し縦
横比を正常な比率になるよう合わせている。この場合、
ディスプレイ画面の上下に表示されない部分ができるこ
とになる。In FIG. 10, (a) is a mode in which a 16: 9 video signal is displayed, and a 4: 3 signal is displayed by being stretched in the horizontal direction as a whole. (b) is a mode in which the left and right sides are compressed to 3/4, and a 4: 3 signal is displayed in a normal aspect ratio. However, blank areas with no signal are displayed on the left and right sides of the screen. (c) is a mode in which the central part of the screen is compressed and expanded as it goes to the periphery, and the most important central part is not a picture that extends horizontally, and the peripheral part of relatively low importance. Stretches horizontally and expands to fill the 16: 9 screen,
The wide screen can be fully utilized even in the current 4: 3 broadcast. In (d), the vertical amplitude is expanded to 4/3 times and the aspect ratio is adjusted to a normal ratio. in this case,
There will be parts that are not displayed at the top and bottom of the display screen.
【０００５】周知のように、表示手段として使用される
ＣＲＴ（陰極線管）において、その管面における電子ビ
ームの移動量（偏向速度）は中心部分より周辺部分の方
が大きいため、周辺における偏向量を中心部に比べ減ら
すよう水平偏向電流にＳ字補正と呼ばれる補正がかけら
れる。As is well known, in a CRT (cathode ray tube) used as a display means, the movement amount (deflection speed) of the electron beam on the tube surface is larger in the peripheral portion than in the central portion. The horizontal deflection current is subjected to a correction called S-shaped correction so as to reduce the value in comparison with the central portion.
【０００６】即ち、水平偏向回路において、水平偏向コ
イルと直列にＳ字補正コンデンサと呼ばれる直流阻止コ
ンデンサを接続し、このコンデンサと水平偏向コイルの
直列共振電流を鋸歯状波電流に重畳して水平偏向電流を
Ｓ字形に曲げて補正している。Ｓ字補正コンデンサの値
を適当に選ぶと画面の水平方向の直線性を改善できる。That is, in the horizontal deflection circuit, a DC blocking capacitor called an S-shaped correction capacitor is connected in series with the horizontal deflection coil, and the series resonance current of this capacitor and the horizontal deflection coil is superposed on the sawtooth wave current for horizontal deflection. The current is corrected by bending it into an S shape. The linearity in the horizontal direction of the screen can be improved by properly selecting the value of the S-shaped correction capacitor.
【０００７】従って、従来は、図１０(c) に示すような
画面表示モードを実現する方法として、水平偏向回路の
Ｓ字補正コンデンサの容量値を切り換えて水平直線性補
正特性（Ｓ字特性）を変更することにより、偏向速度を
変えて実現していた。Therefore, conventionally, as a method of realizing the screen display mode as shown in FIG. 10 (c), the capacitance value of the S-shaped correction capacitor of the horizontal deflection circuit is switched to obtain the horizontal linearity correction characteristic (S-shaped characteristic). By changing the deflection speed.
【０００８】図１１に、従来の偏向系における水平直線
性補正回路により制御された水平偏向電流波形を示す。FIG. 11 shows a horizontal deflection current waveform controlled by the horizontal linearity correction circuit in the conventional deflection system.
【０００９】図１１において、符号３０１はＳ字補正さ
れた水平偏向電流を示していて、これにより画面上の水
平直線性が保たれるようになっており、このような波形
によって図１０(a)（又は図１０(b)）に示されるように
クロスハッチが均等に表示される。符号３０２は前記の
Ｓ字補正が殆どかかっていない水平偏向電流波形を示し
ており、これにより画面の水平方向の周辺部分が中心部
分に比べて伸びるようになり、図１０(c) に示されるよ
うに画面表示される。符号３０２の水平偏向電流とする
には、符号３０１の場合に比べてＳ字補正コンデンサの
容量を大きな容量値とするようにＳ字補正コンデンサの
切り換えを行えばよい。In FIG. 11, reference numeral 301 denotes an S-shaped corrected horizontal deflection current, which allows horizontal linearity on the screen to be maintained. ) (Or FIG. 10B), the cross hatches are evenly displayed. Reference numeral 302 indicates a horizontal deflection current waveform which is hardly subjected to the above S-shaped correction, whereby the peripheral portion in the horizontal direction of the screen becomes longer than the central portion, as shown in FIG. 10 (c). Is displayed on the screen. In order to obtain the horizontal deflection current of reference numeral 302, the S-correction capacitor may be switched so that the capacitance of the S-correction capacitor is larger than that of reference numeral 301.
【００１０】ところで、図１０(c) の画面表示モードを
実現するには、偏向系の水平直線性補正（Ｓ字補正）を
切り換えることにより、画面の中心部と周辺部で偏向速
度を変えて実現しているため、ピクチャーインピクチャ
ー（ＰＩＰ）表示やチャンネル数字等のオンスクリーン
表示を行っている場合、本来は変化させる必要のない画
面の左右に表示される子画面表示やオンスクリーン文字
表示なども横に伸びて大きさが変わってしまい（不均等
な大きさに表示される）、表示品位が悪くなるという問
題があった。By the way, in order to realize the screen display mode of FIG. 10 (c), the horizontal linearity correction (S-shaped correction) of the deflection system is switched to change the deflection speed at the central portion and the peripheral portion of the screen. Since it has been realized, when performing picture-in-picture (PIP) display or on-screen display of channel numbers, etc., sub-screen display and on-screen character display that are displayed on the left and right of the screen that normally do not need to be changed, etc. However, there is a problem that the display quality is deteriorated because the size is changed horizontally and the size is changed (displayed in an uneven size).
【００１１】また、上記の画面表示モードとするには、
水平偏向コイルに直列に接続したＳ字補正コンデンサの
容量を切り換えて大きな容量とする必要があるが、この
ような回路素子の切り換えを行うことは、アナログ的な
切り換えを行うことになり、温度や電源電圧に変動が生
じた場合に、上記画面表示モードを維持するための安定
的な補正をかけることが困難であった。Further, in order to set the above screen display mode,
It is necessary to switch the capacitance of the S-shaped correction capacitor connected in series to the horizontal deflection coil to make it a large capacitance. However, such switching of the circuit elements results in analog switching, and temperature and When the power supply voltage fluctuates, it is difficult to perform stable correction for maintaining the screen display mode.
【００１２】[0012]
【発明が解決しようとする課題】上記の如く、従来、ア
スペクト比１６：９のディスプレイ装置に、アスペクト
比４：３の映像を表示させる場合に、相対的に画面の中
央部を縮め、周辺部にいくほど伸ばすよう水平偏向回路
の水平直線性補正量の切り換えを行うと、子画面表示や
オンスクリーン表示を行っている場合はこれらの表示が
横に伸びて不均等となり表示品位が悪くなり、また温度
や電源電圧の変動に対して、安定な動作を行うことがで
きないという問題があった。As described above, when displaying an image having an aspect ratio of 4: 3 on a display device having an aspect ratio of 16: 9, the central portion of the screen is relatively shrunk and the peripheral portion is relatively shrunk. If the horizontal linearity correction amount of the horizontal deflection circuit is switched so as to extend as much as possible, when sub-screen display or on-screen display is performed, these displays stretch horizontally and become uneven, resulting in poor display quality. Further, there is a problem in that stable operation cannot be performed with respect to changes in temperature and power supply voltage.
【００１３】そこで、本発明は上記の問題に鑑み、子画
面表示やオンスクリーン表示に影響を与えず、また温度
や電源電圧の変動に対しても、安定な動作を行うことが
できるディジタル伸長圧縮回路を提供することを目的と
するものである。In view of the above problems, the present invention has a digital expansion / compression compression that does not affect the sub-screen display or the on-screen display, and can perform a stable operation even with variations in temperature and power supply voltage. It is intended to provide a circuit.
【００１４】[0014]
【課題を解決するための手段】請求項１記載の発明によ
るディジタル伸長圧縮回路は、入力される映像信号の水
平同期信号に同期し水平同期周波数のｎ倍（ｎは自然
数）の周波数のクロック信号を発生するクロック発生手
段と、前記入力映像信号を前記クロック信号発生手段か
らの前記クロック信号の周期でサンプリングし第１のデ
ィジタル映像信号データ列を発生する手段と、前記映像
信号を水平方向の任意の位置において圧縮及び伸長する
ための制御信号を発生する制御信号発生手段と、前記第
１のディジタル映像信号データ列を入力とし、前記制御
信号に従いサンプリング周期が変化した第２のディジタ
ル映像信号データ列を発生するデータ発生手段と、前述
第２のディジタル映像信号データ列を順次記憶し、前記
クロック発生手段からの前記クロック信号により順次読
み出し、水平直線性が補正された映像信号を出力するメ
モリ手段とを具備したものである。According to a first aspect of the present invention, there is provided a digital expansion / compression circuit for synchronizing a horizontal synchronizing signal of an input video signal with a clock signal having a frequency n times the horizontal synchronizing frequency (n is a natural number). Generating means for generating the first digital video signal data string by sampling the input video signal at the cycle of the clock signal from the clock signal generating means, and the video signal in the horizontal direction. Control signal generating means for generating a control signal for compressing and decompressing at the position, and a second digital video signal data sequence having a sampling period changed in accordance with the control signal as an input. And a data generating means for generating the second digital video signal data sequence are sequentially stored. It said sequential read by the clock signal is obtained by including a memory means for outputting a video signal horizontal linearity is corrected.
【００１５】請求項２記載の発明は、請求項１記載のデ
ィジタル伸長圧縮回路において、前記制御信号発生手段
は、水平周期のパラボラ状波信号を発生するパラボラ発
生回路で構成されることを特徴とする。According to a second aspect of the present invention, in the digital expansion / compression circuit according to the first aspect, the control signal generating means is composed of a parabolic generating circuit for generating a parabolic wave signal having a horizontal period. To do.
【００１６】請求項３記載の発明は、請求項１記載のデ
ィジタル伸長圧縮回路において、前記制御信号発生手段
は、画面表示のモード切り換えに応じて、水平方向の圧
縮及び伸長を制御する複数の制御信号を発生することを
特徴とする。According to a third aspect of the present invention, in the digital expansion / compression circuit according to the first aspect, the control signal generating means controls a plurality of controls for compressing and expanding in a horizontal direction in accordance with a screen display mode switching. It is characterized by generating a signal.
【００１７】請求項４記載の発明は、請求項１記載のデ
ィジタル伸長圧縮回路において、前記制御信号発生手段
は、映像信号の水平方向の所定の複数の位置において圧
縮及び伸長の割合を示すデータを蓄える複数のレジスタ
と、前記複数のレジスタから前記複数の位置の間のデー
タを生成し前記制御信号を発生する制御データ発生回路
と、画面表示のモードに応じて前記複数のレジスタの値
を変更するデータ変更手段とを具備したことを特徴とす
る。According to a fourth aspect of the present invention, in the digital expansion / compression circuit according to the first aspect, the control signal generation means outputs data indicating a ratio of compression and expansion at a plurality of predetermined positions in the horizontal direction of the video signal. A plurality of registers for storing, a control data generating circuit for generating data between the plurality of positions from the plurality of registers and generating the control signal, and changing values of the plurality of registers according to a mode of screen display. And a data changing means.
【００１８】請求項５記載の発明は、請求項１記載のデ
ィジタル伸長圧縮回路において、前記データ発生手段
は、前記制御信号発生手段からの制御信号に応じて新た
なサンプリング点を決め、該サンプリング点に対応した
書き込み用補間データを作成するためのデータ補間制御
信号を発生する書き込みデータ制御回路と、前記第１の
ディジタル映像信号データ列を入力とし、前記データ補
間制御信号に従い新たなサンプリング点に対応する補間
演算を行い、前記サンプリング周期が変化した第２のデ
ィジタル映像信号データ列を発生する書き込みデータ補
間回路とを具備したことを特徴とする。According to a fifth aspect of the present invention, in the digital expansion / compression circuit according to the first aspect, the data generating means determines a new sampling point in accordance with a control signal from the control signal generating means, and the sampling point. And a write data control circuit for generating a data interpolation control signal for creating writing interpolation data corresponding to the above, and the first digital video signal data string as input, and corresponding to a new sampling point according to the data interpolation control signal. And a write data interpolating circuit for generating a second digital video signal data string with the sampling period changed.
【００１９】請求項６記載の発明は、入力される輝度信
号の水平同期信号に同期した、水平同期周波数のタイミ
ング信号及び水平同期周波数のｎ倍（ｎは自然数）の周
波数のクロック信号を発生するクロック発生回路と、前
記入力輝度信号を前記クロック発生回路からの前記クロ
ック信号の周期でサンプリングし、ディジタル輝度信号
に変換する第１のＡ／Ｄ変換器と、２つの色差信号を入
力し、これらの信号を時分割多重して出力する多重回路
と、この多重回路の出力を前記クロック発生回路からの
前記クロック信号の周期でサンプリングし、ディジタル
色信号に変換する第２のＡ／Ｄ変換器と、水平周期のパ
ラボラ状波信号を発生するパラボラ発生回路と、このパ
ラボラ発生回路からのパラボラ状波信号に応じて新たな
サンプリング点を決め、該サンプリング点に対応した書
き込み用補間データを作成するためのデータ補間制御信
号を発生する書き込みデータ制御回路と、前記第１のＡ
／Ｄ変換器からのディジタル輝度信号及び前記第２のＡ
／Ｄ変換器からのディジタル色信号のデータ列を入力と
し、前記データ補間制御信号に従い新たなサンプリング
点に対応する補間演算を行い、サンプリング周期が変化
した書き込み輝度信号及び書き込み色信号のデータ列を
発生する書き込みデータ補間回路と、この書き込みデー
タ補間回路からの書き込み輝度信号及び書き込み色信号
のデータ列を順次記憶し、前記クロック発生回路からの
前記クロック信号により順次読み出し、水平周期で画面
の中央部が圧縮され周辺部にいくほど伸張する水平直線
性が補正されたディジタル輝度信号及びディジタル色信
号を出力するラインメモリと、前記クロック発生回路か
らの前記タイミング信号及び前記クロック信号を入力
し、前記書き込みデータ補間回路からの書き込み輝度信
号及び書き込み色信号を前記ラインメモリに順次に書き
込むための書き込みタイミング信号及び前記ラインメモ
リから順次読み出すための読み出しタイミング信号を発
生するメモリ制御回路と、前記ラインメモリからのディ
ジタル輝度信号を入力し、アナログ輝度信号に変換する
第１のＤ／Ａ変換器と、前記ラインメモリからのディジ
タル色信号を入力し、該色信号中の第１の色差信号をア
ナログ色差信号に変換する第２のＤ／Ａ変換器と、前記
ラインメモリからのディジタル色信号を入力し、該色信
号中の第２の色差信号をアナログ色差信号に変換する第
３のＤ／Ａ変換器とを具備したものである。According to a sixth aspect of the present invention, a timing signal having a horizontal synchronizing frequency and a clock signal having a frequency n times (n is a natural number) the horizontal synchronizing frequency are generated in synchronization with the horizontal synchronizing signal of the input luminance signal. A clock generation circuit, a first A / D converter for sampling the input luminance signal at a cycle of the clock signal from the clock generation circuit and converting it into a digital luminance signal, and inputting two color difference signals, And a second A / D converter for sampling the output of this multiplex circuit in the cycle of the clock signal from the clock generating circuit and converting it into a digital color signal. , A parabola generating circuit that generates a parabolic wave signal with a horizontal period and a new sampling point according to the parabolic wave signal from this parabolic wave signal. Because, the write data control circuit for generating a data interpolation control signal for generating a write interpolation data corresponding to the sampling point, the first A
Digital luminance signal from the A / D converter and the second A
The data string of the digital color signal from the / D converter is input, the interpolation operation corresponding to the new sampling point is performed according to the data interpolation control signal, and the data string of the writing luminance signal and the writing color signal in which the sampling cycle is changed is obtained. A write data interpolating circuit to be generated and a data string of a write luminance signal and a write color signal from this write data interpolating circuit are sequentially stored and sequentially read by the clock signal from the clock generating circuit, and the central portion of the screen is displayed in a horizontal cycle. And a line memory that outputs a digital luminance signal and a digital chrominance signal whose horizontal linearity is corrected and that expands toward the peripheral portion, and the timing signal and the clock signal from the clock generation circuit are input, and the writing is performed. Write luminance signal and write color signal from the data interpolation circuit A memory control circuit for generating a write timing signal for sequentially writing data to the line memory and a read timing signal for sequentially reading from the line memory, and a digital luminance signal from the line memory are input and converted into an analog luminance signal. A first D / A converter for inputting the digital color signal from the line memory, and a second D / A converter for converting the first color difference signal in the color signal into an analog color difference signal, And a third D / A converter for inputting the digital color signal from the line memory and converting the second color difference signal in the color signal into an analog color difference signal.
【００２０】請求項７記載の発明は、入力される輝度信
号の水平同期信号に同期した、水平同期周波数のタイミ
ング信号及び水平同期周波数のｎ倍（ｎは自然数）の周
波数のクロック信号を発生するクロック発生回路と、前
記入力輝度信号を前記クロック発生回路からの前記クロ
ック信号の周期でサンプリングし、ディジタル輝度信号
に変換する第１のＡ／Ｄ変換器と、２つの色差信号を入
力し、これらの信号を時分割多重して出力する多重回路
と、この多重回路の出力を前記クロック発生回路からの
前記クロック信号の周期でサンプリングし、ディジタル
色信号に変換する第２のＡ／Ｄ変換器と、前記輝度信号
及び色信号を水平方向の任意の位置において圧縮及び伸
長するための制御信号を発生する制御信号発生回路と、
この制御信号発生回路からの制御信号に応じて新たなサ
ンプリング点を決め、該サンプリング点に対応した書き
込み用補間データを作成するためのデータ補間制御信号
を発生する書き込みデータ制御回路と、前記第１のＡ／
Ｄ変換器からのディジタル輝度信号及び前記第２のＡ／
Ｄ変換器からのディジタル色信号のデータ列を入力と
し、前記データ補間制御信号に従い新たなサンプリング
点に対応する補間演算を行い、サンプリング周期が変化
した書き込み輝度信号及び書き込み色信号のデータ列を
発生する書き込みデータ補間回路と、この書き込みデー
タ補間回路からの書き込み輝度信号及び書き込み色信号
のデータ列を順次記憶し、前記クロック発生回路からの
前記クロック信号により順次読み出し、水平方向に画面
が圧縮・伸張する水平直線性が補正されたディジタル輝
度信号及びディジタル色信号を出力するラインメモリ
と、前記クロック発生回路からの前記タイミング信号及
び前記クロック信号を入力し、前記書き込みデータ補間
回路からの書き込み輝度信号及び書き込み色信号を前記
ラインメモリに順次に書き込むための書き込みタイミン
グ信号及び前記ラインメモリから順次読み出すための読
み出しタイミング信号を発生するメモリ制御回路と、前
記ラインメモリからのディジタル輝度信号を入力し、ア
ナログ輝度信号に変換する第１のＤ／Ａ変換器と、前記
ラインメモリからのディジタル色信号を入力し、該色信
号中の第１の色差信号をアナログ色差信号に変換する第
２のＤ／Ａ変換器と、前記ラインメモリからのディジタ
ル色信号を入力し、該色信号中の第２の色差信号をアナ
ログ色差信号に変換する第３のＤ／Ａ変換器とを具備し
たものである。According to a seventh aspect of the present invention, a timing signal having a horizontal synchronizing frequency and a clock signal having a frequency n times (n is a natural number) the horizontal synchronizing frequency, which are synchronized with the horizontal synchronizing signal of the input luminance signal, are generated. A clock generation circuit, a first A / D converter for sampling the input luminance signal at a cycle of the clock signal from the clock generation circuit and converting it into a digital luminance signal, and inputting two color difference signals, And a second A / D converter for sampling the output of this multiplex circuit in the cycle of the clock signal from the clock generating circuit and converting it into a digital color signal. A control signal generating circuit for generating a control signal for compressing and expanding the luminance signal and the color signal at an arbitrary position in the horizontal direction,
A write data control circuit that determines a new sampling point according to a control signal from the control signal generation circuit, and generates a data interpolation control signal for creating writing interpolation data corresponding to the sampling point; A /
The digital luminance signal from the D converter and the second A /
The data string of the digital color signal from the D converter is input, the interpolation operation corresponding to the new sampling point is performed according to the data interpolation control signal, and the data string of the writing luminance signal and the writing color signal in which the sampling cycle is changed is generated. And a write data interpolation circuit for sequentially writing and a write luminance signal and a write color signal data sequence from the write data interpolation circuit are sequentially stored, and are sequentially read by the clock signal from the clock generating circuit to compress / expand the screen in the horizontal direction. A line memory that outputs a digital luminance signal and a digital color signal whose horizontal linearity has been corrected, the timing signal and the clock signal from the clock generation circuit are input, and the writing luminance signal from the write data interpolation circuit and Write color signals sequentially to the line memory A memory control circuit that generates a write timing signal for writing in and a read timing signal for sequentially reading from the line memory, and a first D / that receives a digital luminance signal from the line memory and converts the digital luminance signal into an analog luminance signal. An A converter, a second D / A converter for inputting a digital color signal from the line memory and converting a first color difference signal in the color signal into an analog color difference signal, and a digital signal from the line memory. And a third D / A converter for inputting a color signal and converting a second color difference signal in the color signal into an analog color difference signal.
【００２１】[0021]
【作用】本発明においては、アスペクト比１６：９のデ
ィスプレイ装置に、アスペクト比４：３の映像を表示す
る際、圧縮や伸長処理をして表示するもので、映像信号
をｎ・ｆH （ｆH は水平同期周波数）のクロックでサン
プリングしたものを、圧縮伸長制御信号によってデータ
発生手段にてサンプリングレートを変換してメモリ手段
へ書き込み、元のサンプリングレートｎ・ｆH で読み出
す。このとき、書き込みレートの変換特性を、画面表示
のモードに応じて切り換え、圧縮・伸長を行えば、種々
の画面モードに応じた表示を行うことができる。According to the present invention, when a video image having an aspect ratio of 4: 3 is displayed on a display device having an aspect ratio of 16: 9, the video signal is compressed and expanded, and the video signal is n · fH (fH The sampling rate is converted by the data generating means by the compression / expansion control signal and written in the memory means, and read at the original sampling rate n · fH. At this time, if the conversion characteristic of the writing rate is switched according to the screen display mode and compression / expansion is performed, display according to various screen modes can be performed.
【００２２】メモリ手段への書き込み時のサンプリング
レートを、パラボラ状波信号を用いて制御すれば、映像
信号自体を、水平走査期間において、画面の中央部分が
圧縮され周辺部にいくにつれて伸びた信号とすることが
できる。水平偏向回路では、通常の水平直線性補正（Ｓ
字補正）を行った偏向処理をする。これにより、親画面
に相当する映像信号は画面の中央部分が圧縮され周辺部
にいくにつれて伸びた信号となるが、親画面信号に重畳
される子画面表示信号やオンスクリーン表示信号は通常
の水平直線性補正（Ｓ字補正）された水平偏向電流によ
って表示されるので、子画面表示部分及びオンスクリー
ン表示部分の画面表示の直線性が保たれ、品位の高いス
ーパーインポーズ表示を実現できる。If the sampling rate at the time of writing to the memory means is controlled by using the parabolic wave signal, the video signal itself is a signal which is compressed in the central portion of the screen and expanded toward the peripheral portion in the horizontal scanning period. Can be In the horizontal deflection circuit, the normal horizontal linearity correction (S
The deflection processing is performed. As a result, the video signal corresponding to the main screen becomes a signal that is compressed in the central part of the screen and expands toward the peripheral part, but the sub-screen display signal and the on-screen display signal superimposed on the main screen signal are normally horizontal. Since it is displayed by the linear deflection corrected (S-shaped corrected) horizontal deflection current, the linearity of the screen display of the sub-screen display portion and the on-screen display portion is maintained, and high-quality superimpose display can be realized.
【００２３】また、水平方向の圧縮伸長を任意の特性で
ディジタル的に行うことができるため、温度や電源電圧
の変動に対しても安定な動作を行うことができる。Further, since the compression and expansion in the horizontal direction can be performed digitally with arbitrary characteristics, stable operation can be performed even with variations in temperature and power supply voltage.
【００２４】[0024]
【実施例】実施例について図面を参照して説明する。図
１は本発明の一実施例のディジタル伸長圧縮回路100 を
示すブロック図である。EXAMPLES Examples will be described with reference to the drawings. FIG. 1 is a block diagram showing a digital expansion / compression circuit 100 according to an embodiment of the present invention.
【００２５】図１において、入力端子101 には輝度信号
Ｙが入力され、該輝度信号はＡ／Ｄ変換器102 でディジ
タル輝度信号103 に変換される。In FIG. 1, a luminance signal Y is input to an input terminal 101, and the luminance signal is converted into a digital luminance signal 103 by an A / D converter 102.
【００２６】また、入力端子104 ，105 にはそれぞれ色
差信号（Ｒ−Ｙ），（Ｂ−Ｙ）が入力され、多重回路10
6 に供給される。多重回路106 は、Ｒ−Ｙ信号及びＢ−
Ｙ信号を時分割で多重し、Ａ／Ｄ変換器108 へ出力す
る。Ａ／Ｄ変換器108 は、多重回路106 の出力である色
信号107 をディジタル信号に変換し、ディジタル色信号
109 を発生する。色信号は輝度信号に比べ信号帯域が低
いことから、回路規模の大きいＡ／Ｄ変換器を削減する
ために、色信号を多重してからＡ／Ｄ変換をしている。Color difference signals (RY) and (BY) are input to the input terminals 104 and 105, respectively, and the multiplex circuit 10
Supplied to 6. The multiplexing circuit 106 outputs the RY signal and the B-
The Y signal is time-division multiplexed and output to the A / D converter 108. The A / D converter 108 converts the color signal 107 output from the multiplexing circuit 106 into a digital signal, and outputs the digital color signal.
Generates 109. Since the color signal has a signal band lower than that of the luminance signal, the color signals are multiplexed before A / D conversion in order to reduce the number of A / D converters having a large circuit scale.
【００２７】入力端子110 には、入力輝度信号の水平同
期部分に同期した水平同期信号ＨＤが入力され、該水平
同期信号ＨＤはクロック発生回路111 へ導かれる。クロ
ック発生回路111 は、水平同期信号ＨＤに同期した、水
平同期周波数のタイミング信号150 ，水平同期周波数の
整数倍のクロック信号112 を出力する。本実施例では、
水平同期周波数をｆH としたとき、クロック信号112 に
９１０×ｆH の周波数を選んでいる。A horizontal synchronizing signal HD synchronized with the horizontal synchronizing portion of the input luminance signal is input to the input terminal 110, and the horizontal synchronizing signal HD is guided to the clock generating circuit 111. The clock generation circuit 111 outputs a timing signal 150 having a horizontal synchronizing frequency and a clock signal 112 having an integral multiple of the horizontal synchronizing frequency, which are synchronized with the horizontal synchronizing signal HD. In this embodiment,
When the horizontal synchronizing frequency is fH, a frequency of 910 × fH is selected for the clock signal 112.
【００２８】パラボラ発生回路114 は、圧縮伸長制御信
号115 として水平周期のパラボラ状波の信号を発生し、
書き込みデータ制御回路116 へ出力する。図２に、パラ
ボラ状波信号の波形を示す。パラボラ状波信号115 は、
実際にはディジタル信号であるが、図２ではアナログ信
号に変換したイメージで表示している。The parabolic generating circuit 114 generates a signal of a horizontal period parabolic wave as the compression / expansion control signal 115,
Output to the write data control circuit 116. FIG. 2 shows the waveform of the parabolic wave signal. The parabolic wave signal 115 is
Although it is actually a digital signal, it is displayed as an image converted into an analog signal in FIG.
【００２９】書き込みデータ制御回路116 は、書き込み
データ補間回路165 と共にデータ発生手段を構成してい
る。データ発生手段は、Ａ／Ｄ変換器102 ，108 からの
９１０・ｆH でサンプリングされたディジタル輝度信号
及びディジタル色信号のデータ列を入力し、前記圧縮伸
長制御信号115 に従いサンプリング周期の変化した書き
込み輝度信号166 及び書き込み色信号167 を発生する。The write data control circuit 116 constitutes a data generating means together with the write data interpolation circuit 165. The data generating means inputs the data strings of the digital luminance signal and the digital chrominance signal sampled at 910 · fH from the A / D converters 102 and 108, and the writing luminance whose sampling cycle is changed according to the compression / expansion control signal 115. The signal 166 and the writing color signal 167 are generated.
【００３０】書き込みデータ制御回路116 は、圧縮伸長
制御信号115 としてのパラボラ状波信号に従い、映像信
号が圧縮または伸長されるよう、メモリ書き込み制御信
号117 とデータ補間制御信号118 を出力する。The write data control circuit 116 outputs a memory write control signal 117 and a data interpolation control signal 118 so that the video signal is compressed or expanded according to the parabolic wave signal as the compression / expansion control signal 115.
【００３１】書き込みデータ補間回路165 は、前記デー
タ補間制御信号118 に従い、入力されるディジタル輝度
信号103 及びディジタル色信号109 に対し、ラインメモ
リ125 に出力するサンプル点に対応する補間演算を行
い、必要なポイントのデータを発生し、ラインメモリ12
5 への書き込み輝度信号166 及び書き込み色信号167 を
発生してメモリ125 に供給する。即ち、書き込みデータ
補間回路165 は、Ａ／Ｄ変換器102 ，108 において９１
０・ｆH でサンプリングした輝度信号及び色信号のデー
タを入力し、データ補間制御信号118 にて決められるメ
モリ125 に出力するサンプル点に対応した補間演算を行
い、この補間点のデータをメモリ125 へ書き込む。The write data interpolating circuit 165 performs an interpolation operation corresponding to the sample points output to the line memory 125 on the input digital luminance signal 103 and digital chrominance signal 109 in accordance with the data interpolation control signal 118, and it is necessary. The line memory 12
A writing luminance signal 166 and a writing color signal 167 for the writing circuit 5 are generated and supplied to the memory 125. That is, the write data interpolating circuit 165 operates in the A / D converters 102 and 108 with 91
The luminance signal and chrominance signal data sampled at 0 · fH are input, the interpolation calculation corresponding to the sample point output to the memory 125 determined by the data interpolation control signal 118 is performed, and the data of this interpolation point is stored in the memory 125. Write.
【００３２】メモリ制御回路121 は、水平同期周波数ｆ
H のタイミング信号150 ，周波数９１０・ｆH のクロッ
ク信号112 及びメモリ書き込み制御信号117 を入力と
し、書き込み輝度信号166 及び書き込み色信号167 を順
番通りラインメモリ125 に書き込むための書き込みタイ
ミング信号122 、及びラインメモリ125 から単に連続的
に読み出しを行うための読み出しタイミング信号123 を
発生する。The memory control circuit 121 controls the horizontal synchronization frequency f
A timing signal 150 for H, a clock signal 112 of frequency 910 · fH, and a memory write control signal 117 are input, and a write timing signal 122 for writing a write luminance signal 166 and a write color signal 167 to the line memory 125 in order, and a line. A read timing signal 123 for simply reading from the memory 125 is generated.
【００３３】ラインメモリ125 は、書き込みタイミング
信号122 により書き込まれ、読み出しタイミング信号12
3 により周波数９１０・ｆH のクロック信号112 で読み
出され、ディジタル輝度信号126 及びディジタル色信号
127 を出力する。The line memory 125 is written by the write timing signal 122 and read by the read timing signal 12.
3 is read by the clock signal 112 having a frequency of 910 · fH to obtain the digital luminance signal 126 and the digital color signal.
Outputs 127.
【００３４】Ｄ／Ａ変換器131 はディジタルの輝度信号
出力126 をアナログ信号に変換しアナログの輝度信号Ｙ
を出力端子132 に出力する。The D / A converter 131 converts the digital luminance signal output 126 into an analog signal to convert the analog luminance signal Y.
Is output to the output terminal 132.
【００３５】Ｄ／Ａ変換器133 はディジタルの色信号
出力127 中の色差信号Ｒ−Ｙをアナログ信号に変換しア
ナログの色差信号Ｒ−Ｙを出力端子135 に出力する。The D / A converter 133 converts the color difference signal R-Y in the digital color signal output 127 into an analog signal and outputs the analog color difference signal R-Y to the output terminal 135.
【００３６】Ｄ／Ａ変換器134 はディジタルの色信号
出力127 中の色差信号Ｂ−Ｙをアナログ信号に変換しア
ナログの色差信号Ｂ−Ｙを出力端子136 に出力する。The D / A converter 134 converts the color difference signal BY in the digital color signal output 127 into an analog signal and outputs the analog color difference signal BY to the output terminal 136.
【００３７】ここで、書き込みデータ補間回路165 及び
書き込みデータ制御回路116 から成るデータ発生手段の
動作原理について、図３の波形図を参照して説明する。
圧縮伸長制御信号115 に従って実際に映像信号が圧縮・
伸長される動作を説明する。Here, the operation principle of the data generating means composed of the write data interpolation circuit 165 and the write data control circuit 116 will be described with reference to the waveform diagram of FIG.
The video signal is actually compressed according to the compression / expansion control signal 115.
The extension operation will be described.
【００３８】図３において、横軸に水平方向の時間を、
縦軸に信号レベルをとってある。水平方向の時間はＡ／
Ｄ変換器102 ，108 及びラインメモリ125 に使用される
クロック信号112 （クロック周波数９１０・ｆH ）の１
クロックを基準として０，１，２，……と表しており、
白丸（○）が入力されるディジタル輝度信号103 のサン
プリングデータ信号を、黒点（●）がメモリ125 に書き
込まれる書き込み輝度信号166 のサンプリングデータ信
号を示している。黒点（●）のデータは、書き込みデー
タ補間回路165 においてサンプリング点として入力され
る白丸（○）で示されるサンプリングデータより補間演
算によって生成している。In FIG. 3, the horizontal axis represents time in the horizontal direction,
The signal level is plotted on the vertical axis. Horizontal time is A /
One of the clock signals 112 (clock frequency 910 · fH) used for the D converters 102 and 108 and the line memory 125.
It is expressed as 0, 1, 2, ... based on the clock,
A white circle (◯) indicates the sampling data signal of the digital luminance signal 103 to be input, and a black dot () indicates the sampling data signal of the writing luminance signal 166 to be written in the memory 125. The black dot () data is generated by interpolation calculation from the sampling data indicated by white circles (∘) that are input as sampling points in the write data interpolation circuit 165.
【００３９】図３(a) の例では、圧縮伸長制御データ11
5 として１．２５を与えたときの動作を示しており、ラ
インメモリ125 に対しては、０．０， １．２５， ２．
５，３．７５， ５．０， ……， ８．７５ の位置（水
平方向のクロック時間）に相当する黒点（●）のデータ
が発生され順にラインメモリ125 に書き込まれる。ここ
で、データのサンプル数は４／５になるため、ラインメ
モリ125 から９１０・ｆH のクロック信号112 により順
次読み出されたディジタル輝度信号126 及びディジタル
色信号127 は８０％に圧縮される。In the example of FIG. 3A, the compression / expansion control data 11
It shows the operation when 1.25 is given as 5, and for the line memory 125, 0.0, 1.25, 2.
5, 3.75, 5.0, ..., 8.75 The data of black dots (●) corresponding to the positions (clock time in the horizontal direction) are generated and written in the line memory 125 in order. Since the number of data samples is 4/5, the digital luminance signal 126 and the digital chrominance signal 127 sequentially read from the line memory 125 by the clock signal 112 of 910 · fH are compressed to 80%.
【００４０】図３(b) の例では、圧縮伸長制御データ11
5 は０．７５でありラインメモリ125 には、０．０，
０．７５， １．５， ２．２５， …… ，９．０ の順
にデータが書き込まれる。このため、データのサンプル
数が４／３になるため、ラインメモリ125 からクロック
信号112 により読み出されたディジタル輝度信号126 及
びディジタル色信号127 は、約１３３％に伸長される。In the example of FIG. 3B, the compression / expansion control data 11
5 is 0.75, and the line memory 125 has 0.0,
Data is written in the order of 0.75, 1.5, 2.25, ..., 9.0. Therefore, the number of data samples becomes 4/3, so that the digital luminance signal 126 and the digital color signal 127 read from the line memory 125 by the clock signal 112 are expanded to about 133%.
【００４１】このように、圧縮伸長制御データ115 をｘ
としたときに圧縮伸長率は１／ｘとなり、ｘが１を越え
るときは圧縮され、１未満のときは伸長される。従っ
て、圧縮伸長制御データ115 として図２に示すパラボラ
状波信号を与えたときは、画面の中央部が圧縮され周辺
部にいくにつれて次第に伸長されるように動作すること
となり、画面上には図１０(c) と同様な表示がなされ
る。In this way, the compression / expansion control data 115 is converted to x
The compression / expansion rate becomes 1 / x, and when x exceeds 1, compression is performed, and when x is less than 1, expansion is performed. Therefore, when the parabolic wave signal shown in FIG. 2 is given as the compression / expansion control data 115, the central part of the screen is compressed and expanded as it goes to the peripheral part, and the image is displayed on the screen. The same display as 10 (c) is displayed.
【００４２】上記構成によれば、偏向系の水平直線性補
正量（Ｓ字補正量）を切り換えることなく、ディジタル
信号処理を行っており、９１０・ｆH のクロック信号に
てサンプリングした輝度信号及び色信号をデータ発生手
段を通すことによってパラボラ状波信号（圧縮伸長制御
信号）115 に従ってサンプリングレートを変換してライ
ンメモリ125 に書き込み、９１０・ｆH のクロック信号
にて元のサンプリングレートで読み出すことにより、輝
度信号及び色信号の圧縮伸長を行い、その後Ａ／Ｄ変換
することにより、画面の中央部分は圧縮し周辺部分にい
くにつれて伸長した表示を行えるようになっている。According to the above construction, the digital signal processing is performed without switching the horizontal linearity correction amount (S-shaped correction amount) of the deflection system, and the luminance signal and the color sampled by the clock signal of 910 · fH. By passing the signal through the data generating means, the sampling rate is converted according to the parabolic wave signal (compression / expansion control signal) 115, written in the line memory 125, and read at the original sampling rate with the clock signal of 910 · fH. By compressing and expanding the luminance signal and the chrominance signal and then performing A / D conversion, the central part of the screen is compressed and the expanded display can be performed toward the peripheral part.
【００４３】図４は本発明の他の実施例のディジタル伸
長圧縮回路100Aを示すブロック図である。FIG. 4 is a block diagram showing a digital expansion / compression circuit 100A according to another embodiment of the present invention.
【００４４】図４に示す実施例は、図１の実施例におけ
るパラボラ発生回路114 に代えて圧縮伸長制御信号発生
回路114Aを配した構成とするものである。その他の構成
は、図１と同様である。圧縮伸長制御信号発生回路114A
は、画面モード切り換え信号180 に応じてサンプリング
レート変換を行うための圧縮伸長制御信号115 を発生
し、書き込みデータ制御回路116 へ供給する。In the embodiment shown in FIG. 4, a compression / expansion control signal generating circuit 114A is arranged in place of the parabola generating circuit 114 in the embodiment of FIG. Other configurations are the same as those in FIG. Compression / decompression control signal generation circuit 114A
Generates a compression / expansion control signal 115 for performing sampling rate conversion according to the screen mode switching signal 180 and supplies it to the write data control circuit 116.
【００４５】図４の構成によれば、偏向系の水平直線性
補正量（Ｓ字補正量）を切り換えることなく、ディジタ
ル信号処理を行っており、９１０・ｆH のクロック信号
にてサンプリングした輝度信号及び色信号をデータ発生
手段を通すことによってパラボラ状波信号（圧縮伸長制
御信号）115 に従ってサンプリングレートを変換してラ
インメモリ125 に書き込み、９１０・ｆH のクロック信
号にて元のサンプリングレートで読み出すことにより、
輝度信号及び色信号の圧縮伸長を行い、このとき書き込
みのサンプリングレート変換部分の特性を画面表示モー
ドに応じて切り換えることで、画面表示モードにより画
面の水平方向におけ圧縮伸長を任意の特性にすることが
できる。従って、ディジタル的に水平方向の圧縮伸長が
制御できるため、画面表示モードによる圧縮伸長の制御
切り換えも容易に行え、安定にかつ任意の特性を与える
ことができる。According to the configuration of FIG. 4, digital signal processing is performed without switching the horizontal linearity correction amount (S-shaped correction amount) of the deflection system, and the luminance signal sampled by the clock signal of 910.fH. And the color signal is passed through the data generating means to convert the sampling rate in accordance with the parabolic wave signal (compression / expansion control signal) 115, write it in the line memory 125, and read it at the original sampling rate with the clock signal of 910 · fH. Due to
Luminance signals and chrominance signals are compressed / expanded, and the characteristics of the sampling rate conversion part of writing at this time are switched according to the screen display mode, so that the compression / expansion can be made arbitrary in the horizontal direction of the screen depending on the screen display mode be able to. Therefore, since the compression / expansion in the horizontal direction can be digitally controlled, the compression / expansion control can be easily switched depending on the screen display mode, and stable and arbitrary characteristics can be given.
【００４６】図５に、図４における圧縮伸長制御信号発
生回路114Aの一実施例の構成を示す。FIG. 5 shows the configuration of an embodiment of the compression / expansion control signal generation circuit 114A in FIG.
【００４７】図５において、圧縮伸長制御信号発生回路
114Aは、レジスタデータ変更回路701 と、複数（図では
９個）のレジスタ711 〜719 と、制御データ発生回路72
9 とで構成されている。モード切り換え信号180 は、レ
ジスタデータ変更回路701 へ導かれる。レジスタデータ
変更回路701 は、レジスタ711 〜719 までの９個のレジ
スタの値をモード切り換え信号180 で示される画面表示
モードによって変更する。９個のレジスタ711 〜719
は、水平方向に画面の領域で９つのポイントをとり、そ
れぞれのポイントでの圧縮伸長率のデータを蓄える。レ
ジスタ711 は画面の左端、レジスタ719 は画面の右端、
レジスタ715 は画面の中央のデータであり、その他のレ
ジスタは、それらの間のデータを持つ。制御データ発生
回路729 は、レジスタ711 〜719 の出力720 〜728 を入
力し、前記９個のポイントの間のデータを補間して作成
し、圧縮伸長制御信号115 として出力する。In FIG. 5, a compression / expansion control signal generation circuit
114A includes a register data changing circuit 701, a plurality (nine in the figure) of registers 711 to 719, and a control data generating circuit 72.
It consists of 9 and. The mode switching signal 180 is guided to the register data changing circuit 701. The register data changing circuit 701 changes the values of the nine registers 711 to 719 according to the screen display mode indicated by the mode switching signal 180. Nine registers 711-719
Takes nine points in the area of the screen in the horizontal direction and stores the data of the compression / expansion rate at each point. Register 711 is on the left edge of the screen, register 719 is on the right edge of the screen,
Register 715 is the data at the center of the screen, the other registers have the data between them. The control data generation circuit 729 inputs the outputs 720 to 728 of the registers 711 to 719, interpolates and creates data between the nine points, and outputs it as the compression / expansion control signal 115.
【００４８】図６に、圧縮伸長制御信号115 の一例を示
している。図６においては、９個のレジスタ711 〜719
の出力720 〜728 が黒点（●）で示されており、この各
出力のレベルを画面表示モードに応じて変更すること
で、画面上で水平方向の圧縮及び伸長が制御される。FIG. 6 shows an example of the compression / expansion control signal 115. In FIG. 6, nine registers 711 to 719 are provided.
Outputs 720 to 728 are indicated by black dots (●), and the horizontal compression and expansion are controlled on the screen by changing the level of each output according to the screen display mode.
【００４９】次に、図４のディジタル伸長圧縮回路100A
を用いて多種の画面表示モード（図１０の(b) 及び(c)
）を実現する場合の動作例を、図７及び図８に示す。Next, the digital expansion / compression circuit 100A shown in FIG.
Using various screen display modes ((b) and (c) in Fig. 10)
7 and 8 show an operation example in the case of realizing).
【００５０】図７は、実際に図１０(b) のような映像信
号を３／４に圧縮した画面を得るモードでのデータ発生
手段の各部における１水平期間（１Ｈという）での波形
を示している。(a) は圧縮伸長制御データ115 を、(b)
は入力の映像信号を、(c) は出力の映像信号を、(d) は
メモリ125 の書き込みタイミング信号122 を示してい
る。圧縮伸長制御データ115 は、このモードでは１．３
３の値が与えられており映像信号は３／４に圧縮され
る。FIG. 7 shows waveforms in one horizontal period (referred to as 1H) in each part of the data generating means in a mode for actually obtaining a screen in which a video signal is compressed to 3/4 as shown in FIG. 10 (b). ing. (a) shows compression / expansion control data 115, (b)
Shows an input video signal, (c) shows an output video signal, and (d) shows a write timing signal 122 of the memory 125. The compression / decompression control data 115 is 1.3 in this mode.
A value of 3 is given and the video signal is compressed to 3/4.
【００５１】図８は、実際に図１０(c) のような画面を
得るモードでのデータ発生手段の各部における１水平期
間（１Ｈという）での波形を示している。図７と同様
に、(a)は圧縮伸長制御データ115 を、(b) は入力の映
像信号を、(c) は出力の映像信号を、(d) はラインメモ
リ125 の書き込みタイミング信号122 を示している。圧
縮伸長制御データ115 は、このモードでは水平方向にパ
ラボラの波形が与えられており、画面中央では１．０を
越えているため圧縮され、画面の左右では１．０より小
さいため伸長される。FIG. 8 shows waveforms in one horizontal period (referred to as 1H) in each part of the data generating means in the mode for actually obtaining the screen as shown in FIG. 10 (c). Similar to FIG. 7, (a) shows the compression / expansion control data 115, (b) shows the input video signal, (c) shows the output video signal, and (d) shows the write timing signal 122 of the line memory 125. Shows. In this mode, the compression / expansion control data 115 has a parabolic waveform in the horizontal direction, and is compressed because it exceeds 1.0 at the center of the screen, and is expanded because it is smaller than 1.0 on the left and right of the screen.
【００５２】図７，図８の例の他にも、本発明によれ
ば、圧縮伸長制御データ115 に自由にデータを与えるこ
とにより、水平画面の任意の場所を任意に圧縮伸長する
ことが可能である。In addition to the examples shown in FIGS. 7 and 8, according to the present invention, by freely giving data to the compression / expansion control data 115, it is possible to arbitrarily expand / compress any place on the horizontal screen. Is.
【００５３】図９は、上記のディジタル伸長圧縮回路10
0 （又は100A）を、ＰＩＰ機能付きのテレビジョン受像
機（即ち、２画面テレビジョン受像機）に応用した構成
例を示すブロック図である。FIG. 9 shows the digital expansion / compression circuit 10 described above.
It is a block diagram which shows the example of a structure which applied 0 (or 100A) to the television receiver with a PIP function (namely, 2 screen television receiver).
【００５４】図９において、入力端子１１には親画面側
の複合カラー映像信号（アスペクト比４：３の複合カラ
ー映像信号）が入力され、ビデオ・クロマ処理回路１２
及び偏向処理回路１３に供給される。ビデオ・クロマ処
理回路１２では、Ｙ／Ｃ分離及び色復調が行われ、輝度
信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出力する。また、
偏向処理回路１３では、水平，垂直の同期信号が分離さ
れ、水平，垂直の偏向用鋸歯状波信号を生成してＣＲＴ
（陰極線管）２０の水平，垂直の偏向ヨーク１９に供給
している。ＣＲＴ２０は、アスペクト比１６：９の横長
サイズのものである。In FIG. 9, a composite color video signal (a composite color video signal having an aspect ratio of 4: 3) on the main screen side is input to the input terminal 11, and the video / chroma processing circuit 12 is supplied.
And the deflection processing circuit 13. The video / chroma processing circuit 12 performs Y / C separation and color demodulation, and outputs a luminance signal Y and color difference signals RY and BY. Also,
In the deflection processing circuit 13, the horizontal and vertical synchronization signals are separated, and horizontal and vertical deflection sawtooth wave signals are generated to generate a CRT.
It is supplied to the horizontal and vertical deflection yokes 19 of the (cathode ray tube) 20. The CRT 20 has a horizontally long size with an aspect ratio of 16: 9.
【００５５】ビデオ・クロマ処理回路１２からの輝度信
号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙはディジタル伸長圧縮
回路100 （又は100A）にてその内部のメモリへの書き込
み，読み出しの制御が書き込みクロックＷ，読み出しク
ロックＲを用いて行われ、画面の中央部に比べて周辺部
を伸張して親画面用信号として出力し、親子重畳用スイ
ッチ１７の入力端ａに供給される。ディジタル伸長圧縮
回路100 （又は100A）は、図１（又は図４）に示したも
のと同様の回路が使用される。なお、ビデオ・クロマ処
理回路１２の出力からスイッチ１７を経てＣＲＴ２０に
至るラインは、３つの信号ラインが存在するが、簡略化
のため１本の信号ラインのみで表している。The luminance signal Y and the color difference signals RY and BY from the video / chroma processing circuit 12 are controlled by the digital expansion / compression circuit 100 (or 100A) for writing / reading to / from the internal memory. W and the read clock R are used, the peripheral part is expanded as compared with the central part of the screen and is output as a parent screen signal and supplied to the input terminal a of the parent-child superimposing switch 17. As the digital expansion / compression circuit 100 (or 100A), a circuit similar to that shown in FIG. 1 (or FIG. 4) is used. Although there are three signal lines from the output of the video / chroma processing circuit 12 to the CRT 20 through the switch 17, only one signal line is shown for simplification.
【００５６】一方、入力端子１４には子画面側の複合カ
ラー映像信号（アスペクト比４：３の複合カラー映像信
号）が入力され、ビデオ・クロマ処理回路１５に供給さ
れる。ビデオ・クロマ処理回路１５では、Ｙ／Ｃ分離及
び色復調が行われ、輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ
−Ｙを出力し、次段の子画面サイズ変換回路１６に供給
する。子画面サイズ変換回路１６は、Ａ／Ｄ変換器，フ
ィールドメモリ及びＤ／Ａ変換器で構成され、前記ビデ
オ・クロマ処理回路１５からの輝度信号Ｙ及び色差信号
Ｒ−Ｙ，Ｂ−Ｙをメモリに書き込み、読み出すが、その
書き込み，読み出しの制御が書き込みクロックＷ，読み
出しクロックＲを用いて行われ、水平方向には時間軸圧
縮され垂直方向には走査線が間引かれた状態で子画面用
信号として出力され、親子重畳用スイッチ１７の入力端
ｂに供給される。なお、ビデオ・クロマ処理回路１５の
出力からスイッチ１７を経てＣＲＴ２０に至るライン
は、３つの信号ラインが存在するが、簡略化のため１本
の信号ラインのみで表している。On the other hand, the input terminal 14 is supplied with a composite color video signal on the child screen side (composite color video signal having an aspect ratio of 4: 3) and supplied to the video / chroma processing circuit 15. In the video / chroma processing circuit 15, Y / C separation and color demodulation are performed, and a luminance signal Y and color difference signals RY, B are obtained.
-Y is output and supplied to the child screen size conversion circuit 16 in the next stage. The small screen size conversion circuit 16 is composed of an A / D converter, a field memory and a D / A converter, and stores the luminance signal Y and the color difference signals RY and BY from the video / chroma processing circuit 15. The writing and reading are controlled by using the writing clock W and the reading clock R, and the time axis is compressed in the horizontal direction and the scanning lines are thinned out in the vertical direction for the child screen. It is output as a signal and supplied to the input terminal b of the parent-child superposition switch 17. Although there are three signal lines from the output of the video / chroma processing circuit 15 to the CRT 20 via the switch 17, only one signal line is shown for simplification.
【００５７】親子重畳用スイッチ１７は、その入力端
ａ，ｂの切換えが図示しない制御手段からの制御信号に
て行われるようになっており、ＰＩＰ表示を行わない時
は、スイッチ１７は入力端ａに固定的に切り換えられ、
出力端ｃからは親画面用信号が色出力回路１８を経てＣ
ＲＴ２０のカソードに供給される。ＰＩＰ表示を行う時
は、子画面表示期間はｂ、親画面表示期間はａに切り換
えられるように制御され、出力端ｃからは親画面用信号
に子画面用信号が重畳されて出力され、色出力回路１８
を経てＣＲＴ２０のカソードに供給される。前記色出力
回路１８は、輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙか
ら３原色信号Ｒ，Ｇ，Ｂを生成してＣＲＴ２０に供給す
るための回路である。The parent-child superimposing switch 17 is designed so that its input terminals a and b are switched by a control signal from a control means (not shown). When the PIP display is not performed, the switch 17 is an input terminal. fixedly switched to a,
From the output terminal c, the parent screen signal is passed through the color output circuit 18 to C
It is supplied to the cathode of RT20. When the PIP display is performed, the child screen display period is controlled to be switched to b and the parent screen display period is controlled to be a, and the child screen signal is superimposed on the parent screen signal and output from the output terminal c. Output circuit 18
And is supplied to the cathode of the CRT 20. The color output circuit 18 is a circuit for generating the three primary color signals R, G, B from the luminance signal Y and the color difference signals RY, BY and supplying them to the CRT 20.
【００５８】このような回路では、ＰＩＰ表示を行った
場合、親画面用信号はディジタル伸長圧縮回路100 （又
は100A）によって画面周辺部方向に引き伸ばす補正がか
けられているので、図１０(c) に示すようにアスペクト
比１６：９の画面上に中央は縮み周辺部は伸長した状態
に表示され、しかも偏向処理回路１３については水平方
向に均等な表示が行えるような通常のＳ字補正（直線性
補正）を行っているので、子画面用信号（画面サイズの
圧縮された信号）は画面上のどの位置にスーパーインポ
ーズされても常に均等な大きさの表示がなされる。従っ
て、子画面表示が横に不均等に伸びて表示される不具合
が解消される。In such a circuit, when the PIP display is performed, the parent screen signal is corrected by the digital expansion / compression circuit 100 (or 100A) so as to be expanded in the peripheral direction of the screen, so that FIG. As shown in, the center of the screen is displayed in a contracted state and the peripheral part is displayed in a stretched state on the screen having an aspect ratio of 16: 9, and the deflection processing circuit 13 can be displayed in a normal S-shaped correction (straight line). Since the sub-picture signal (the picture-size-compressed signal) is superimposed on the screen, the sub-picture signal is always displayed in a uniform size. Therefore, the inconvenience that the sub-screen display is stretched laterally and unevenly is solved.
【００５９】尚、図９では、親画面に対して子画面表示
を行う場合について説明したが、図９における子画面サ
イズ変換回路１６による子画面用信号に代えて、オンス
クリーン表示回路からのオンスクリーン用信号をスイッ
チ１７の入力端ｂに供給し、スイッチ１７をオンスクリ
ーン挿入用制御信号を用いて選択的に切り換えるように
すれば、オンスクリーン表示を行う場合についても同様
に適用できかつ同様な効果を得ることができる。Although the case where the child screen is displayed on the parent screen has been described with reference to FIG. 9, instead of the child screen signal by the child screen size conversion circuit 16 in FIG. 9, the on-screen display circuit turns on. If the screen signal is supplied to the input terminal b of the switch 17 and the switch 17 is selectively switched using the on-screen insertion control signal, the same can be applied to the case of performing the on-screen display and the same. The effect can be obtained.
【００６０】[0060]
【発明の効果】以上述べたように本発明によれば、偏向
系の直線性補正量（Ｓ字補正量）を切り換えることな
く、ディジタル信号処理で水平方向の圧縮及び伸長を可
能にするもので、画面の中央部で圧縮され周辺部で伸長
された画面モードを作成するので、子画面表示やオンス
クリーン表示を行ってもこれらの表示が横に不均等に伸
びることもなく、表示品位の高いスーパーインポーズ表
示を実現できる。しかも、偏向系の回路素子を切り換え
て直線性補正を行う場合に比べ、温度や電源電圧の変動
に対しても、安定な動作を行うことができる。As described above, according to the present invention, it is possible to perform horizontal compression and expansion by digital signal processing without switching the linearity correction amount (S-shaped correction amount) of the deflection system. Since a screen mode that is compressed in the center part of the screen and expanded in the peripheral part is created, even if a child screen display or an on-screen display is performed, these displays do not expand unevenly horizontally and the display quality is high. Superimpose display can be realized. Moreover, as compared with the case where the circuit elements of the deflection system are switched to perform the linearity correction, stable operation can be performed even with variations in temperature and power supply voltage.
【図１】本発明の一実施例のディジタル伸長圧縮回路を
示すブロック図。FIG. 1 is a block diagram showing a digital expansion / compression circuit according to an embodiment of the present invention.
【図２】図１の実施例に用いられる圧縮伸長制御信号
（パラボラ状波信号）を示す波形図。2 is a waveform diagram showing a compression / expansion control signal (parabolic wave signal) used in the embodiment of FIG.
【図３】図１の実施例に用いられるデータ発生手段の動
作原理を説明する波形図。FIG. 3 is a waveform diagram illustrating the operating principle of the data generating means used in the embodiment of FIG.
【図４】本発明の他の実施例のディジタル伸長圧縮回路
を示すブロック図。FIG. 4 is a block diagram showing a digital expansion / compression circuit according to another embodiment of the present invention.
【図５】図４の実施例に用いられる圧縮伸長制御信号発
生回路の一実施例を示すブロック図。5 is a block diagram showing an embodiment of a compression / expansion control signal generation circuit used in the embodiment of FIG.
【図６】図５の回路から出力される圧縮伸長制御信号の
一例を示す波形図。6 is a waveform chart showing an example of a compression / decompression control signal output from the circuit of FIG.
【図７】図４の回路における３／４圧縮の動作例を説明
する波形図。7 is a waveform diagram illustrating an example of 3/4 compression operation in the circuit of FIG.
【図８】図４の回路における中央部の圧縮，周辺部の伸
長の動作例を説明する波形図。FIG. 8 is a waveform diagram illustrating an operation example of compression in the central portion and expansion in the peripheral portion in the circuit of FIG.
【図９】図１（又は図４）の実施例のディジタル伸長圧
縮回路を用いて構成した２画面テレビジョン受像機の要
部を示すブロック図。9 is a block diagram showing a main part of a dual-screen television receiver configured by using the digital expansion / compression circuit of the embodiment of FIG. 1 (or FIG. 4).
【図１０】ワイドＴＶ受像機の各種動作モードにおける
画面表示例を示す図。FIG. 10 is a diagram showing an example of a screen display in various operation modes of the wide TV receiver.
【図１１】従来の偏向系に配した水平直線性補正回路の
水平偏向電流の波形図。FIG. 11 is a waveform diagram of a horizontal deflection current of a horizontal linearity correction circuit arranged in a conventional deflection system.
１００，１００Ａ…ディジタル伸長圧縮回路 １０２…Ａ／Ｄ変換器 １０６…多重回路 １０８…Ａ／Ｄ変換器 １０２及び１０８…第１の映像信号データ列を発生する
手段 １１１…クロック発生回路（クロック発生手段） １１４…パラボラ発生回路（制御信号発生手段） １１４Ａ…圧縮伸長制御信号発生回路（制御信号発生手
段） １１６…書き込みデータ制御回路 １２１…メモリ制御回路 １２５…ラインメモリ（メモリ手段） １１６及び１６５…データ発生手段 １３１…Ｄ／Ａ変換器 １３３…Ｄ／Ａ変換器 １３４…Ｄ／Ａ変換器 １６５…書き込みデータ補間回路100, 100A ... Digital expansion / compression circuit 102 ... A / D converter 106 ... Multiplexing circuit 108 ... A / D converters 102 and 108 ... Means for generating first video signal data sequence 111 ... Clock generation circuit (clock generation means) ) 114 ... Parabola generating circuit (control signal generating means) 114A ... Compression / expansion control signal generating circuit (control signal generating means) 116 ... Write data control circuit 121 ... Memory control circuit 125 ... Line memory (memory means) 116 and 165 ... Data Generating means 131 ... D / A converter 133 ... D / A converter 134 ... D / A converter 165 ... Write data interpolation circuit
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088635AJPH07298087A (en) | 1994-04-26 | 1994-04-26 | Digital expansion / compression circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088635AJPH07298087A (en) | 1994-04-26 | 1994-04-26 | Digital expansion / compression circuit |
| Publication Number | Publication Date |
|---|---|
| JPH07298087Atrue JPH07298087A (en) | 1995-11-10 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6088635APendingJPH07298087A (en) | 1994-04-26 | 1994-04-26 | Digital expansion / compression circuit |
| Country | Link |
|---|---|
| JP (1) | JPH07298087A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020368A (en)* | 2008-07-08 | 2010-01-28 | Nec Electronics Corp | Image processing apparatus and method |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020368A (en)* | 2008-07-08 | 2010-01-28 | Nec Electronics Corp | Image processing apparatus and method |
| Publication | Publication Date | Title |
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