【０００１】[0001]
【産業上の利用分野】本発明は、複数のユニットをバス
により接続したバス接続システムに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus connection system in which a plurality of units are connected by a bus.
【０００２】[0002]
【従来の技術】複数のユニットをバスにより接続したバ
ス接続システムにおいて、稼働中のシステムに、新たに
ユニットを追加したり、現存のユニットを削除したりす
ることが必要になる。このとき、バスドライバとして用
いられる素子等は、その電源電圧が動作保証範囲外で
は、その出力が不安定になるので、ユニットの追加や削
除時に必然的に発生する電源のＯＮ／ＯＦＦにより、バ
スに対して悪影響が及ぼされる。このような、電源のＯ
Ｎ／ＯＦＦ時のバスへの悪影響を防止するために、主と
して以下に示す２つの方法が提案されている。2. Description of the Related Art In a bus connection system in which a plurality of units are connected by a bus, it is necessary to add a new unit to the operating system or delete an existing unit. At this time, the output of the elements used as the bus driver becomes unstable when the power supply voltage is out of the operation guarantee range. Therefore, when the unit is added or deleted, the power supply is inevitably turned ON / OFF, and Is adversely affected. Such power supply O
In order to prevent the adverse effect on the bus at the time of N / OFF, the following two methods are mainly proposed.
【０００３】１つは、特開昭６２−１９２８１４号の従
来例として開示されているような方法であり、図９に示
すように、バスに接続されたコネクタ８に対して着脱自
在となるように設けられたユニットを構成する電子回路
基板１の接続部において、接続部に凹部１ａを形成し、
電源接続用の端子２、３が信号用の端子４よりも先に挿
抜されるようにしたものである。このようにすることに
より、電子回路基板１をコネクタ８に挿入する時には先
に電源が供給され、バスドライバ５の動作が安定した後
にバスを接続することができるのである。また、電子回
路基板１をコネクタ８から引き抜く時にはバスが切断さ
れた後に電源供給が断たれるようになりバスに悪影響を
与えることなしに、電子回路基板１をコネクタ８から引
き抜くことが出来るのである。One is a method disclosed as a conventional example in Japanese Patent Laid-Open No. 62-192814, which is detachable from a connector 8 connected to a bus as shown in FIG. In the connection portion of the electronic circuit board 1 that constitutes the unit provided in, the concave portion 1a is formed in the connection portion,
The power supply connecting terminals 2 and 3 are inserted and removed before the signal terminal 4. By doing so, power can be supplied first when the electronic circuit board 1 is inserted into the connector 8, and the bus can be connected after the operation of the bus driver 5 is stabilized. Further, when the electronic circuit board 1 is pulled out from the connector 8, the power supply is cut off after the bus is cut off, and the electronic circuit board 1 can be pulled out from the connector 8 without adversely affecting the bus. .
【０００４】また、他の１つの方法は、ユニット内のバ
スドライバ素子として、電圧が動作保証範囲内になるま
で出力信号がハイインピーダンスであるような活線挿抜
対応のバスドライバを用いることである。Another method is to use, as a bus driver element in the unit, a hot-swap compatible bus driver in which an output signal has a high impedance until the voltage is within an operation guarantee range. .
【０００５】[0005]
【発明が解決しようとする課題】ところが、前者の方法
にあっては、各ユニットへの電源の供給が１か所からな
される場合はよいが、ユニット毎に個別の電源を有し、
各ユニットで独立して自己の電源のＯＮ／ＯＦＦができ
るようなシステムの場合には、バスへの接続の後に電源
をＯＮしたり、電源をＯＦＦした後にバスから切り離す
ことが通常行われるので、バスへの接続より前に電源を
ＯＮしたり、バスを切り離した後に電源をＯＦＦしたり
する構成をとることはできないのである。However, in the former method, it is preferable that the power is supplied to each unit from one place, but each unit has an individual power source,
In the case of a system in which each unit can independently turn on / off its own power supply, it is usual to turn on the power after connecting to the bus, or to disconnect from the bus after turning off the power. It is not possible to adopt a configuration in which the power is turned on before connecting to the bus, or the power is turned off after disconnecting the bus.
【０００６】また、後者の方法は、高い信頼性の要求さ
れるシステムには適しているが、高価になってしまうと
いう問題があった。The latter method is suitable for a system requiring high reliability, but has a problem that it becomes expensive.
【０００７】本発明は、上記の点に鑑みてなしたもので
あり、その目的とするところは、活線挿抜対応のバスド
ライバを用いることなしに、ユニット内の電源のＯＮ／
ＯＦＦによるバスへの悪影響のないバス接続システムを
提供することにある。The present invention has been made in view of the above points, and it is an object of the present invention to turn on / off a power supply in a unit without using a bus driver compatible with hot-swap.
It is to provide a bus connection system that does not adversely affect the bus due to OFF.
【０００８】[0008]
【課題を解決するための手段】請求項１記載のバス接続
システムは、複数のユニットがバスを介して接続され、
各ユニット間で信号の送受信が行われるとともに、前記
各ユニットが個別に自己の電源のＯＮ／ＯＦＦをできる
ようなバス接続システムにおいて、前記各ユニットに、
自己の電源の電圧降下を検出し検出信号を出力する電圧
検出手段およびバスを介して送られる制御信号の受信を
禁止するバス制御信号禁止手段を付加し、前記少なくと
もいずれかのユニット内の電圧検出手段から検出信号が
出力されたときに、前記バス制御信号禁止手段により、
前記制御信号の受信が禁止されるようにしたことを特徴
とする。A bus connection system according to claim 1, wherein a plurality of units are connected via a bus,
In a bus connection system in which signals are transmitted and received between each unit, and each unit can individually turn on / off its own power source,
Voltage detection means for detecting a voltage drop of its own power source and outputting a detection signal, and bus control signal prohibition means for prohibiting reception of a control signal sent via a bus are added to detect voltage in at least one of the units. When the detection signal is output from the means, by the bus control signal prohibiting means,
It is characterized in that reception of the control signal is prohibited.
【０００９】請求項２記載のバス接続システムは、請求
項１記載の発明において、前記電圧検出手段から出力さ
れる検出信号により、各ユニットの制御信号の送出が制
御されるようにしたことを特徴とする。According to a second aspect of the present invention, there is provided the bus connection system according to the first aspect of the present invention, wherein the detection signal output from the voltage detecting means controls the transmission of the control signal of each unit. And
【００１０】請求項３記載のバス接続システムは、請求
項１または請求項２記載の発明において、前記電圧検出
手段を、電源電圧の変動を監視する電源監視手段と、微
分手段とインバータよりなるワンショット手段とを並列
接続することにより構成したことを特徴とする。According to a third aspect of the present invention, there is provided a bus connection system according to the first or second aspect of the present invention, wherein the voltage detecting means comprises a power source monitoring means for monitoring fluctuations in power source voltage, a differentiating means and an inverter. It is characterized by being configured by connecting the shot means in parallel.
【００１１】[0011]
【作用】請求項１記載のバス接続システムにあっては、
いずれかのユニット内の電圧検出手段から検出信号が出
力されると、前記検出信号により、動作中のユニットは
バス制御信号禁止手段が動作し、制御信号の受信が禁止
されるのである。According to the bus connection system of claim 1,
When a detection signal is output from the voltage detection means in any of the units, the bus control signal prohibiting means operates in the operating unit by the detection signal, and reception of the control signal is prohibited.
【００１２】請求項２記載のバス接続システムにあって
は、請求項１記載の発明において、さらに、前記電圧検
出手段から出力される検出信号により、各ユニットのＣ
ＰＵからの制御信号の送出が制御されるようにしてお
り、動作中のユニットにおいて制御信号の受信が禁止さ
れているときには、他のユニットから制御信号を送出し
ないようにするのである。According to a second aspect of the present invention, in the bus connection system according to the first aspect, the C signal of each unit is further detected by the detection signal output from the voltage detecting means.
The control signal transmission from the PU is controlled, and when the control signal reception is prohibited in the operating unit, the control signal is not transmitted from other units.
【００１３】請求項３記載のバス接続システムにあって
は、請求項１または請求項２記載の発明において、前記
電圧検出手段を、電源電圧の変動を監視する電源監視手
段と、微分手段とインバータよりなるワンショット手段
とを並列接続するようにしており、微分手段により、電
源電圧の急峻な変化にも対応できるようになっているの
である。According to a third aspect of the present invention, there is provided a bus connection system according to the first or second aspect of the present invention, wherein the voltage detecting means is a power source monitoring means for monitoring fluctuations in the power source voltage, a differentiating means and an inverter. The one-shot means consisting of the above is connected in parallel, and the differentiating means can cope with a sharp change in the power supply voltage.
【００１４】[0014]
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は、本発明の一実施例に係るバス接続システ
ムを示すシステム構成図であり、３台のユニットＵ１〜
Ｕ３がバスＬ１、Ｌ２を介して相互に接続されている状
態を示す。各ユニットＵ１〜Ｕ３は、電源１１、電圧検
出手段としての電圧検出ＩＣ１２、ＣＰＵ１３、ドライ
バ１４、バス制御信号禁止手段としてのレシーバ１５お
よびプルアップ抵抗１６、１７、１８を有してなる。バ
スＬ１は制御信号用のバスであり、バスＬ２はユニット
Ｕ１〜Ｕ３の電源のＯＮ／ＯＦＦ検出信号用のバスであ
る。なお、実際には、ＣＰＵ１３のアドレスバスやデー
タバス等が接続されるが、これらのバスの記載は省略し
てある。電源１１は、各ユニットＵ１〜Ｕ３に設けら
れ、個別にＯＮ／ＯＦＦできるようになっている。電圧
検出ＩＣ１２は、電源１１の電圧変動を検出するパワー
オンリセット用のＩＣであり、電圧変動が動作保証範囲
外になったとき、Ｌレベルの出力を行うようなオープン
コレクタ出力となっている。電圧検出ＩＣ１２の出力信
号（検出信号）は、プルアップ抵抗１６でプルアップさ
れ、バスＬ２に接続される。従って、電圧検出ＩＣ１２
の出力信号がＨレベルのときは電源１１はＯＮまたはＯ
ＦＦで固定されており、Ｌレベルのときは電源１１がＯ
Ｎ／ＯＦＦの切替え動作に入っている状態を示すのであ
る。ＣＰＵ１３からはドライバ１４を介して制御信号が
出力され、この制御信号はバスＬ１を介して各ユニット
に伝送される。レシーバ１５はトライステート型のレシ
ーバであり、バスＬ１を介して送られてきた制御信号を
受信するとともに、バスＬ２を介して入力された検出信
号により状態制御が成される。つまり、検出信号がＬレ
ベル（いずれかのユニットの電源１１がＯＮ／ＯＦＦの
切替え動作中である）のときには、レシーバ１５はハイ
インピーダンス状態になる。従って、プルアップ抵抗１
７、１８を接続しておけば、Ｌイネーブルの制御信号が
入力されても、検出信号がＬレベルであれば、制御信号
を強制的にＨレベル、即ち、ディスエーブル状態（禁止
状態）にすることができる。レシーバ１５の出力はユニ
ット内のＩＯリードライト信号ＩＯＲＤ／ＷＲとなる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a system configuration diagram showing a bus connection system according to an embodiment of the present invention.
It shows a state in which U3 is connected to each other via buses L1 and L2. Each of the units U1 to U3 includes a power supply 11, a voltage detection IC 12 as a voltage detection means, a CPU 13, a driver 14, a receiver 15 as a bus control signal prohibition means, and pull-up resistors 16, 17, and 18. The bus L1 is a bus for control signals, and the bus L2 is a bus for ON / OFF detection signals of the power supplies of the units U1 to U3. Although the address bus and data bus of the CPU 13 are actually connected, the description of these buses is omitted. The power source 11 is provided in each of the units U1 to U3 and can be turned on / off individually. The voltage detection IC 12 is an IC for power-on reset that detects a voltage fluctuation of the power supply 11, and has an open collector output that outputs an L level when the voltage fluctuation is out of the operation guarantee range. The output signal (detection signal) of the voltage detection IC 12 is pulled up by the pull-up resistor 16 and connected to the bus L2. Therefore, the voltage detection IC 12
When the output signal of is at H level, the power supply 11 is ON or O
It is fixed by FF, and when it is at L level, the power supply 11 is O
This shows the state in which the N / OFF switching operation is started. A control signal is output from the CPU 13 via the driver 14, and this control signal is transmitted to each unit via the bus L1. The receiver 15 is a tri-state type receiver, which receives a control signal sent via the bus L1 and performs state control by a detection signal input via the bus L2. That is, when the detection signal is at the L level (the power supply 11 of any unit is in the ON / OFF switching operation), the receiver 15 is in the high impedance state. Therefore, pull-up resistor 1
If 7 and 18 are connected, even if the L enable control signal is input, if the detection signal is at the L level, the control signal is forcibly set to the H level, that is, the disable state (prohibited state). be able to. The output of the receiver 15 becomes the IO read / write signal IORD / WR in the unit.
【００１５】次に、本実施例の動作を説明する。今、ユ
ニットＵ１、Ｕ３の電源１１がＯＮ状態であり、ユニッ
トＵ２の電源１１がＯＮ／ＯＦＦの切替え動作に入った
とすると、図２に示すように、ユニットＵ２の電圧検出
ＩＣ１２からは、電源のＯＮとＯＦＦのときに、バスＬ
２にＬレベルの検出信号が出力される。この検出信号が
出力されている間は、ユニットＵ１、Ｕ３では、レシー
バ１５は制御信号を強制的にＨレベルとなるように制御
されるので、バスＬ１からの制御信号が入力されても、
強制的に制御信号の受信、つまり、ＣＰＵ１３のアクセ
スが禁止されるのである。Next, the operation of this embodiment will be described. Now, assuming that the power supplies 11 of the units U1 and U3 are in the ON state and the power supply 11 of the unit U2 enters the ON / OFF switching operation, as shown in FIG. Bus L when ON and OFF
The L-level detection signal is output to 2. While the detection signal is being output, in the units U1 and U3, the receiver 15 is controlled so that the control signal is forcibly set to the H level. Therefore, even if the control signal from the bus L1 is input,
The control signal is forcibly received, that is, the access of the CPU 13 is prohibited.
【００１６】従って、本実施例では、いずれかのユニッ
トの電源１１がＯＮ／ＯＦＦの切替え動作により、制御
信号に変化があったとしても、他のユニットでは、この
制御信号が受信されないので、電源１１がＯＮ／ＯＦＦ
の切替え動作により、他のユニットに悪影響が及ぼされ
ることはなくなるのである。Therefore, in this embodiment, even if the control signal changes due to the ON / OFF switching operation of the power source 11 of any unit, the other unit does not receive this control signal. 11 is ON / OFF
By this switching operation, the other units will not be adversely affected.
【００１７】また、図１のポート読み取り線１９によ
り、バスＬ２を介して検出信号をＣＰＵ１３で読み取れ
るようにし、検出信号がＬレベルの間は、制御信号を出
力しないようにしておけば、図３に示したように、制御
信号がイネーブル状態のときに検出信号がＬレベルにな
ってしまった場合に、制御信号が途中でディスエーブル
状態になってしまい、制御信号が正確にユニットに伝わ
らないという問題はなくなるのである。つまり、図４に
示したように、制御信号を出力するユニットでは、制御
信号を発行する前に、まず、バスＬ２上の検出信号がＬ
レベルであるか否かを調べ、Ｌレベルであればいずれか
のユニットの電源がＯＮ／ＯＦＦの切替え動作中である
と判断し、制御信号の発行を中止（または延期）し、Ｈ
レベルのときには、制御信号を発行する。制御信号の発
行後に再度、検出信号を読み込み、Ｈレベルであれば、
前に発行した制御信号が正確に受信されたと判断でき、
Ｌレベルであれば、制御信号の再発行（またはリセッ
ト）を行うようにすればよい。If the CPU 13 can read the detection signal via the bus L2 by the port read line 19 in FIG. 1 and the control signal is not output while the detection signal is at the L level, then FIG. As shown in, when the control signal is in the enable state and the detection signal becomes the L level, the control signal is disabled in the middle and the control signal is not accurately transmitted to the unit. The problem goes away. That is, as shown in FIG. 4, in the unit that outputs the control signal, first, the detection signal on the bus L2 becomes L before the control signal is issued.
If it is at the L level, it is determined that the power supply of any unit is in the ON / OFF switching operation, the control signal issuance is stopped (or postponed), and the H level is set.
At the level, a control signal is issued. After issuing the control signal, the detection signal is read again, and if it is at H level,
You can judge that the control signal issued previously was received correctly,
At the L level, the control signal may be reissued (or reset).
【００１８】図５は、電圧検出手段の他の実施例を示す
図であり、電圧検出ＩＣ１２に、微分手段２０とインバ
ータ２１からなるワンショット手段２２を並列接続させ
るとともに、電圧検出ＩＣ１２の出力とインバータ２１
の出力とをワイヤードＯＲ手段２３に接続した構成とし
ている。FIG. 5 is a diagram showing another embodiment of the voltage detecting means. The voltage detecting IC 12 is connected in parallel with the one-shot means 22 consisting of the differentiating means 20 and the inverter 21, and the output of the voltage detecting IC 12 is shown. Inverter 21
The output of and is connected to the wired OR means 23.
【００１９】本実施例では、電源１１の電圧変動を電圧
検出ＩＣ１２とワンショット手段２２の両方で監視する
のである。つまり、図６のタイミングチャートに示すよ
うに、電源１１の急峻な立ち上がりには、電圧検出ＩＣ
１２での検出に時間遅れが生じても、Ｘ点の波形に示す
ように、ワンショット手段２２の微分手段２０が敏速に
反応し、その後、Ｙ点の波形に示すように、電圧検出Ｉ
Ｃが反応して、両者のいずれかが反応している間、検出
信号が出力される。立ち上がりに比較してゆるやかな立
ち下がりのときは、電圧検出ＩＣ１２が反応して検出信
号が出力される。In this embodiment, the voltage fluctuation of the power supply 11 is monitored by both the voltage detection IC 12 and the one-shot means 22. That is, as shown in the timing chart of FIG. 6, the voltage detection IC
Even if there is a time delay in the detection at 12, the differentiating means 20 of the one-shot means 22 reacts promptly as shown by the waveform at X point, and then the voltage detection I as shown by the waveform at Y point.
While C reacts and either of them reacts, a detection signal is output. When the falling edge is gentler than the rising edge, the voltage detection IC 12 reacts and a detection signal is output.
【００２０】図７は電圧検出手段のより具体的な実施例
を示す回路図であり、コンデンサＣと抵抗Ｒ１からなる
微分回路と、トランジスタＴＲとからなるワンショット
回路およびリセット素子ＲＳとで構成される。ここで、
コンデンサＣとリセット素子ＲＳの入力端は電源１１に
並列接続され、トランジスタＴＲのベースは抵抗Ｒ２を
介してコンデンサＣと抵抗Ｒ１の接続点に接続され、エ
ミッタはグランドに接続され、コレクタは抵抗Ｒ４を介
して別電源ＶＣＣにプルアップされ、リセット素子ＲＳ
の出力端とワイヤードＯＲ接続される。FIG. 7 is a circuit diagram showing a more specific embodiment of the voltage detecting means, which is composed of a differentiating circuit composed of a capacitor C and a resistor R1, a one-shot circuit composed of a transistor TR and a reset element RS. It here,
The input ends of the capacitor C and the reset element RS are connected in parallel to the power supply 11, the base of the transistor TR is connected to the connection point of the capacitor C and the resistor R1 via the resistor R2, the emitter is connected to the ground, and the collector is the resistor R4. Is pulled up to another power supply VCC via the reset element RS
Wired-OR connection with the output terminal of.
【００２１】本実施例では、図８のタイミングチャート
に示すように、電源１１の立ち上がり時は、ワンショッ
ト回路が反応し、コンデンサＣと抵抗Ｒ１とで定まる時
定数の検出信号を発生する。つまり、電源１１が立ち上
がることで、コンデンサＣに電化がチャージされ、その
期間中、トランジスタＴＲのベースに電流が流れ、トラ
ンジスタＴＲがＯＮして、Ｐ点がＬレベルになり、検出
信号が出力されるのである。この時、リセット素子ＲＳ
は、電源１１の変動が速すぎて反応できない。また、電
源１１の立ち下がり時は、リセット素子ＲＳが反応し、
検出信号を発生するのである。In this embodiment, as shown in the timing chart of FIG. 8, when the power supply 11 rises, the one-shot circuit reacts to generate a detection signal having a time constant determined by the capacitor C and the resistor R1. That is, when the power supply 11 starts up, the capacitor C is charged with electricity, and during that period, a current flows through the base of the transistor TR, the transistor TR is turned on, the point P becomes L level, and the detection signal is output. It is. At this time, the reset element RS
Cannot react because the fluctuation of the power supply 11 is too fast. Also, when the power supply 11 falls, the reset element RS reacts,
The detection signal is generated.
【００２２】[0022]
【発明の効果】以上のように、請求項１記載のバス接続
システムにあっては、いずれかのユニット内の電圧検出
手段から検出信号が出力されると、前記検出信号によ
り、動作中のユニットはバス制御信号禁止手段が動作
し、制御信号の受信が禁止されるようにしたので、活線
挿抜対応のバスドライバを用いることなしに、ユニット
内の電源のＯＮ／ＯＦＦによるバスへの悪影響のないバ
ス接続システムが提供できた。As described above, in the bus connection system according to the first aspect, when the detection signal is output from the voltage detection means in any one of the units, the unit being operated by the detection signal. Since the bus control signal prohibiting means operates so that the reception of the control signal is prohibited, there is no adverse effect on the bus due to the ON / OFF of the power supply in the unit without using a bus driver compatible with hot-swap. No bus connection system could be provided.
【００２３】また、請求項２記載のバス接続システムに
あっては、請求項１記載の発明において、さらに、前記
電圧検出手段から出力される検出信号により、各ユニッ
トのＣＰＵからの制御信号の送出が制御されるようにし
ているので、動作中のユニットにおいて制御信号の受信
が禁止されているときには、他のユニットから制御信号
を送出しないようにすることができるのである。Further, in the bus connection system according to a second aspect, in the invention according to the first aspect, a control signal is sent from the CPU of each unit according to the detection signal output from the voltage detecting means. Is controlled, it is possible to prevent the control signal from being sent from another unit when the reception of the control signal is prohibited in the operating unit.
【００２４】請求項３記載のバス接続システムにあって
は、請求項１または請求項２記載の発明において、前記
電圧検出手段を、電源電圧の変動を監視する電源監視手
段と、微分手段とインバータよりなるワンショット手段
とを並列接続するようにしたので、電源電圧の急峻な変
化があっても、電源電圧の変動を検出できるのである。According to a third aspect of the present invention, there is provided the bus connection system according to the first or second aspect of the present invention, wherein the voltage detecting means is a power supply monitoring means for monitoring fluctuations in the power supply voltage, a differentiating means and an inverter. Since the one-shot means made up of the above is connected in parallel, the fluctuation of the power supply voltage can be detected even if there is a sharp change in the power supply voltage.
【図１】本発明の一実施例に係るバス接続システムのシ
ステム構成図である。FIG. 1 is a system configuration diagram of a bus connection system according to an embodiment of the present invention.
【図２】前記バス接続システムの動作説明のための波形
図である。FIG. 2 is a waveform diagram for explaining the operation of the bus connection system.
【図３】前記バス接続システムの動作説明のための波形
図である。FIG. 3 is a waveform diagram for explaining the operation of the bus connection system.
【図４】前記バス接続システムの動作説明のためのフロ
ーチャートである。FIG. 4 is a flowchart for explaining the operation of the bus connection system.
【図５】前記バス接続システムに係る電圧検出手段の他
の実施例を示すブロック図である。FIG. 5 is a block diagram showing another embodiment of the voltage detecting means according to the bus connection system.
【図６】同上の動作を示す波形図である。FIG. 6 is a waveform diagram showing the operation of the above.
【図７】図５に示した電圧検出手段の具体例を示す回路
図である。FIG. 7 is a circuit diagram showing a specific example of the voltage detecting means shown in FIG.
【図８】同上の動作を示す波形図である。FIG. 8 is a waveform diagram showing the operation of the above.
【図９】従来例を示す概略構成図である。FIG. 9 is a schematic configuration diagram showing a conventional example.
１１ 電源 １２ 電圧検出ＩＣ １３ ＣＰＵ １４ ドライバ １５ レシーバ １６、１７、１８ 抵抗 １９ ポート読み取り線 ２０ 微分手段 ２１ インバータ ２２ ワンショット手段 ２３ ワイヤードＯＲ手段 Ｕ１ ユニット Ｕ２ ユニット Ｕ３ ユニット Ｌ１ バス Ｌ２ バス 11 power source 12 voltage detection IC 13 CPU 14 driver 15 receiver 16, 17, 18 resistance 19 port reading line 20 differentiating means 21 inverter 22 one-shot means 23 wired OR means U1 unit U2 unit U3 unit L1 bus L2 bus
フロントページの続き (72)発明者 須崎 悟 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鈴木 孝 大阪府門真市大字門真1048番地松下電工株 式会社内Front page continuation (72) Satoru Susaki Satoru 1048 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Works Co., Ltd. (72) Takashi Suzuki, 1048, Kadoma, Kadoma City, Osaka Prefecture
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 Effective date:20000926 | |
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