【０００１】[0001]
【産業上の利用分野】本発明は，デジタル無線通信の誤
り訂正連接符号化方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error correction concatenated coding system for digital wireless communication.
【０００２】[0002]
【従来の技術】従来，誤り訂正連接符号を用いたデジタ
ル無線通信システムが知られている。この誤り訂正連接
符号は，フォーネー（Forney）によりに提案されたもの
で，いくつかの誤り訂正符号を組み合わせることによっ
て，訂正能力が高い符号を構成することができるという
利点を有している。この中で，最もよく用いられるもの
として，内符号に畳込み符号，外符号にリードソロモン
符号を用いた連接符号が知られている。2. Description of the Related Art Conventionally, a digital wireless communication system using an error correction concatenated code is known. This error-correction concatenated code was proposed by Forney and has the advantage that a code with high correction capability can be constructed by combining several error-correction codes. Among them, a concatenated code using a convolutional code as an inner code and a Reed-Solomon code as an outer code is known as the most frequently used one.
【０００３】図５は従来例に係る誤り訂正方式のブロッ
ク構成図である。図５は文献「ウィリアム ダブリュー
ウー他：衛生通信の符号化」“WILLIAN W. WU et al
：Coding for Satellite Communications ”，IEEE Jo
urnal On Selected Areas InCommunication, Vol. SAC-
5 No. 4 MAY 1987, p.p.727-748 に示された図である。
図５に示すように，従来の誤り訂正方式方式は，送信側
において，入力端子１に接続されたリードソロモン符号
器３と，インターリーバ４を有する送信側（第１の）内
部信号生成手段１０´と，畳込み符号器６と，出力端子
８に接続されたＰＳＫ変調器７とを備えている。また，
受信側には，入力端子１１に接続されたＰＳＫ復調器１
２と，ビタビ復号器１３と，デインターリーバ１４を有
する受信側（第２の）内部信号生成手段２０´と，出力
端子１８に接続されたリードソロモン復号器１６とを備
えている。FIG. 5 is a block diagram of an error correction system according to a conventional example. Figure 5 shows the document "William W. Wu et al .: Coding of satellite communications""WILLIAN W. WU et al.
: Coding for Satellite Communications ”, IEEE Jo
urnal On Selected Areas InCommunication, Vol. SAC-
5 No. 4 MAY 1987, pp727-748.
As shown in FIG. 5, in the conventional error correction system, the transmitting side (first) internal signal generating means 10 having the Reed-Solomon encoder 3 connected to the input terminal 1 and the interleaver 4 on the transmitting side. ', A convolutional encoder 6, and a PSK modulator 7 connected to the output terminal 8. Also,
On the receiving side, the PSK demodulator 1 connected to the input terminal 11
2, a Viterbi decoder 13, a receiving side (second) internal signal generating means 20 ′ having a deinterleaver 14, and a Reed-Solomon decoder 16 connected to an output terminal 18.
【０００４】入力端子１を介して，データ列がリードソ
ロモン符号化器３に入力され，リードソロモン符号化さ
れる。リードソロモン符号化されたデータはリードソロ
モン符号化信号として第１の内部信号生成手段１０´に
入力される。第１の内部信号生成手段１０´は，インタ
ーリーバ４を備え，このインターリーバ４によって，リ
ードソロモン符号化信号はブロックインターリーブさ
れ，第１の内部信号として出力される。A data string is input to the Reed-Solomon encoder 3 via the input terminal 1 and is Reed-Solomon encoded. The Reed-Solomon encoded data is input to the first internal signal generating means 10 'as a Reed-Solomon encoded signal. The first internal signal generating means 10 ′ includes an interleaver 4, and the Reed-Solomon encoded signal is block interleaved by the interleaver 4 and output as a first internal signal.
【０００５】即ち，情報シンボル系列は図６（ａ）の示
す順序でリードソロモン符号器３に入力され，図６
（ｂ）に示すような符号語１，符号語２，…，符号語Ｉ
が生成される（Ｉは１以上の整数）。ただし，Ｐijは
符号語ｊのｉ番目のチェックシンボルを表す。このデー
タ群が図６（ｃ）に示すような時系列の順序となるよう
にインターリーバ４から第１の内部信号として出力され
る。畳込み符号器６は，インターリーバ４の出力データ
を畳込み符号化して畳込み符号化信号を生成する。ま
た，ＰＳＫ変調器７は，畳込み符号器６の畳込み符号化
信号の出力をＰＳＫ変調して出力端子８を介して中間周
波数信号として出力する。That is, the information symbol sequence is input to the Reed-Solomon encoder 3 in the order shown in FIG.
Codeword 1, codeword 2, ..., Codeword I as shown in (b)
Is generated (I is an integer of 1 or more). However, Pij represents the i-th check symbol of the code word j. The data group is output from the interleaver 4 as the first internal signal so that the data group has a time-series order as shown in FIG. The convolutional encoder 6 convolutionally codes the output data of the interleaver 4 to generate a convolutionally coded signal. Further, the PSK modulator 7 PSK-modulates the output of the convolutional coded signal of the convolutional encoder 6 and outputs it as an intermediate frequency signal via the output terminal 8.
【０００６】一方，受信側においては，ＰＳＫ復調器１
２は，入力端子１１から入力した中間周波数信号を復調
する。ここで復調された復調信号の信号系列は，伝送路
で生じた雑音によって誤りがある畳込み符号化信号系列
となっている。そして，ビタビ復号器１３は，この復調
信号系列の復号化を行いビタビ復号化信号を生成する。
ビタビ復号器１３のビタビ復号化信号出力は，図６
（ｂ）に示した符号語１，符号語２，…，符号語Ｉの順
で，さらに各符号語を推定したデータ列となっている。
そこで，第２の内部信号生成手段２０´のデインターリ
ーバ１４で，このビタビ復号化信号を入力してＩ個の各
符号語を再構成して第１の内部信号を生成し，この第１
の内部信号をリードソロモン復号器１６で各符号語毎に
復号して，ビタビ復号器１３の出力よりも信頼性のある
推定値をリードソロモン符号化信号として出力端子１８
を介して出力する。On the other hand, on the receiving side, the PSK demodulator 1
2 demodulates the intermediate frequency signal input from the input terminal 11. The signal sequence of the demodulated signal demodulated here is a convolutionally coded signal sequence that has an error due to noise generated in the transmission path. Then, the Viterbi decoder 13 decodes this demodulated signal sequence to generate a Viterbi decoded signal.
The Viterbi decoded signal output of the Viterbi decoder 13 is shown in FIG.
.., code word I in the order shown in (b), which is a data string in which each code word is further estimated.
Therefore, the deinterleaver 14 of the second internal signal generating means 20 'inputs this Viterbi-decoded signal and reconstructs each of I code words to generate the first internal signal.
Of the internal signal is decoded by the Reed-Solomon decoder 16 for each code word, and an estimated value more reliable than the output of the Viterbi decoder 13 is output as a Reed-Solomon coded signal at the output terminal 18
Output via.
【０００７】また，図６（ｂ）に示した各符号語の情報
シンボル数ｋ，パリティシンボル数ｍは可変にできるの
で，リードソロモン符号化後のビットレートが変化す
る。このためＰＳＫ変調器７とＰＳＫ復調器１２との夫
々は，ビットレート可変形の構成をとる。Since the number of information symbols k and the number of parity symbols m of each codeword shown in FIG. 6B can be made variable, the bit rate after Reed-Solomon encoding changes. Therefore, each of the PSK modulator 7 and the PSK demodulator 12 has a variable bit rate configuration.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら，長さが
決まったデータを伝送するパケット通信において，従来
例の誤り訂正連接符号化方式では，短いパケットデータ
のとき，情報シンボル数も少なくて，符号語の数が１と
なる場合もありインターリーブができない。また，情報
シンボル数とパリティシンボル数は可変となるので，デ
ータのビットレートが異なり，それぞれのビットレート
に対応したＰＳＫ変調器が必要であった。However, in packet communication for transmitting data of a fixed length, the error correction concatenated coding method of the conventional example has a small number of information symbols when the packet data is short, and the code word In some cases, the number becomes 1 and interleaving is not possible. Further, since the number of information symbols and the number of parity symbols are variable, the bit rates of data are different, and a PSK modulator corresponding to each bit rate is required.
【０００９】同様に受信側でもそれぞれのビットレート
に対応したＰＳＫ復調器が必要であった。さらに，従来
の方式では，情報シンボル数とパリティシンボル数に関
連したリードソロモン符号の構成とインターリーブの方
法について考えていなかった。Similarly, the receiving side also needed a PSK demodulator corresponding to each bit rate. Furthermore, in the conventional system, the structure of the Reed-Solomon code related to the number of information symbols and the number of parity symbols and the interleaving method were not considered.
【００１０】そこで，本発明の技術的課題は，パケット
データを伝送するシステムにおいて，ＰＳＫ変調器およ
びＰＳＫ復調器のビットレートを固定にしたままで，最
適な符号構成ができ，データの信頼性を向上できる誤り
訂正連接符号化方法及び装置を提供することにある。Therefore, a technical problem of the present invention is that in a system for transmitting packet data, an optimum code configuration can be performed while the bit rates of the PSK modulator and PSK demodulator are fixed, and data reliability is improved. An object of the present invention is to provide an error correction concatenated coding method and apparatus which can be improved.
【００１１】[0011]
【課題を解決するための手段】本発明の誤り訂正連接符
号化方法は，送信側では，入力するパケットデータをリ
ードソロモン符号化を行ってリードソロモン符号化信号
系列を得，前記リードソロモン符号化信号系列の信号に
基いて第１の内部信号を生成し，前記第１の内部信号の
畳込み符号化を行って畳込み符号化信号を生成し，前記
畳込み符号化信号に位相シフトキーイング変調を施して
中間周波数信号として送信し，受信側では受信した前記
中間周波数信号を復調し，ビタビアルゴリズムに基づき
ビタビ復号化を行いビタビ復号化信号系列を得，前記ビ
タビ復号化信号系列の信号に基づいて第２の内部信号を
生成し，前記第２の内部信号をリードソロモン復号化し
てリードソロモン復号化信号を得るパケット通信用誤り
連接符号化方法において，前記送信側においては，前記
パケットデータの全てのビットレートをインターリーブ
を考慮してリードソロモン符号化したときの最小となる
符号化率に基づくビットレートへ変換するとともに，前
記リードソロモン符号化信号と前記リードソロモン符号
化信号系列の順序を替えた第１の順序変更信号とのいず
れか一方を選択した第１の選択信号を前記第１の内部信
号として生成し，前記受信側において，前記ビタビ復号
化信号系列の信号と前記ビタビ復号化信号系列の信号の
順序を替えた第２の順序変更信号とのうちのいずれか一
方を選択して第２の選択信号を前記第２の内部信号とし
て生成し，前記リードソロモン復号化信号を前記パケッ
トデータの元のビットレートへ変換することを特徴とす
る。According to the error-correction concatenated coding method of the present invention, Reed-Solomon coding is performed on the input packet data at the transmitting side to obtain a Reed-Solomon coded signal sequence, and the Reed-Solomon coding is performed. A first internal signal is generated based on a signal of a signal sequence, convolutional coding of the first internal signal is performed to generate a convolutional coded signal, and phase shift keying modulation is performed on the convolutional coded signal. Is transmitted as an intermediate frequency signal, the receiving side demodulates the received intermediate frequency signal, performs Viterbi decoding based on the Viterbi algorithm to obtain a Viterbi decoded signal sequence, and based on the signal of the Viterbi decoded signal sequence. To an error concatenated coding method for packet communication, in which a second internal signal is generated, and the second internal signal is Reed-Solomon decoded to obtain a Reed-Solomon decoded signal. Then, on the transmitting side, all bit rates of the packet data are converted into bit rates based on the minimum coding rate when Reed-Solomon coding is performed in consideration of interleaving, and the Reed-Solomon coded signal is also converted. And a first order change signal in which the order of the Reed-Solomon coded signal sequence is changed, a first selection signal is generated as the first internal signal, and the Viterbi signal is generated at the reception side. One of a decoded signal sequence signal and a second order change signal obtained by changing the order of the Viterbi decoded signal sequence signal is selected, and a second selection signal is used as the second internal signal. It is characterized by generating and converting the Reed-Solomon decoded signal to the original bit rate of the packet data.
【００１２】本発明の誤り訂正連接符号化装置は，送信
側において入力したパケットデータをリードソロモン符
号化したリードソロモン符号化信号を生成するリードソ
ロモン符号器と，前記リードソロモン符号化信号系列の
信号に基づいて第１の内部信号を生成する第１の内部信
号生成手段と，前記第１の内部信号信号系列の信号に畳
込み符号化を行い畳込み符号化信号を生成する畳込み符
号器と，前記畳込み符号化信号に位相シフトキーイング
変調を施し中間周波数信号を送信する位相シフトキーイ
ング変調器とを備え，受信側において，受信した前記中
間周波数信号を復調する位相シフトキーイング復調器
と，ビタビアルゴリズムに基づき復号を行いビタビ復号
化信号を生成するビタビ復号器と，前記ビタビ復号化信
号に基づいて第２の内部信号を生成する第２の内部信号
生成手段と，前記第２の内部信号を復号してリードソロ
モン復号化信号を得るリードソロモン復号器とを備えた
パケット通信用誤り訂正連接符号化装置において，前記
送信側においては，前記第１の内部信号生成手段は前記
リードソロモン符号化信号の順序を替えて第１の順序変
更信号を生成するインターリーバと，前記リードソロモ
ン符号化信号及び前記第１の順序変更信号のうちのいず
れか一方を選択した第１の選択信号を前記第１の内部信
号として前記畳込み符号化器へ出力する第１セレクタと
を備えるとともに，更に，前記パケットデータをインタ
ーリーブも考慮してリードソロモン符号化したときの符
号化率が最小となるビットレートレートに変換した第１
速度変換信号を生成し前記リードソロモン符号化器に出
力する第１速度変換器と，前記第１速度変換器と前記リ
ードソロモン符号化器と前記インターリーバと前記セレ
クタとの動作を制御する第１制御回路とを備え，前記受
信側においては，前記第２の内部信号生成手段は前記ビ
タビ復号化信号の信号系列の信号の順序を替えて第２の
順序変更信号を生成するデインターリーバと，前記ビタ
ビ復号化信号系列の信号と前記第２の順序変更信号のう
ちのいずれか一方を選択した第２の選択信号を前記第２
の内部信号として前記リードソロモン復号器へ出力する
第２セレクタとを備えるとともに，更に，前記リードソ
ロモン復号信号を元のパケットデータのビットレートへ
変換する第２速度変換器と，前記デインターリーバと前
記セレクタと前記リードソロモン復号器と前記第２速度
変換器との動作を制御する第２制御回路とを備えている
ことを特徴とする。The error-correction concatenated coding apparatus of the present invention comprises a Reed-Solomon encoder for generating Reed-Solomon coded signals obtained by Reed-Solomon coding the packet data input on the transmitting side, and signals of the Reed-Solomon coded signal series. First internal signal generating means for generating a first internal signal based on the above, and a convolutional encoder for convolutionally coding the signal of the first internal signal signal sequence to generate a convolutionally coded signal. A phase shift keying demodulator that demodulates the received intermediate frequency signal at the receiving side, and a Viterbi modulator that performs phase shift keying modulation on the convolutionally encoded signal and transmits an intermediate frequency signal. A Viterbi decoder that performs decoding based on an algorithm to generate a Viterbi decoded signal, and a second Viterbi decoder based on the Viterbi decoded signal. An error-correction concatenated coding apparatus for packet communication, comprising: a second internal signal generating means for generating a partial signal; and a Reed-Solomon decoder for decoding the second internal signal to obtain a Reed-Solomon decoded signal, On the transmitting side, the first internal signal generating means changes the order of the Reed-Solomon encoded signals to generate a first reordering signal, the Reed-Solomon encoded signals, and the first interleaver. A first selector that outputs a first selection signal that selects one of the order change signals to the convolutional encoder as the first internal signal, and further interleaves the packet data. Considering the Reed-Solomon coding, the first bit rate is converted to the minimum bit rate.
A first speed converter for generating a speed conversion signal and outputting it to the Reed-Solomon encoder; a first speed converter for controlling operations of the first speed converter, the Reed-Solomon encoder, the interleaver, and the selector; A deinterleaver for generating a second reordering signal by changing the order of the signals of the signal sequence of the Viterbi decoded signal on the receiving side; The second selection signal obtained by selecting one of the Viterbi-decoded signal sequence signal and the second reordering signal is the second selection signal.
And a second speed converter for converting the Reed-Solomon decoded signal into the bit rate of the original packet data, and the deinterleaver. A second control circuit for controlling the operations of the selector, the Reed-Solomon decoder, and the second speed converter is provided.
【００１３】ここで，本発明において，位相シフトキー
イング変調器及び位相シフトキーイング復調器とは，共
にビット固定形であることが好ましい。Here, in the present invention, it is preferable that both the phase shift keying modulator and the phase shift keying demodulator have a fixed bit type.
【００１４】[0014]
【実施例】次に，本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１５】図１は本発明の一実施例に係る誤り訂正連
接符号化装置のブロック構成図である。図１において，
誤り訂正連接符号化装置は，送信側に，入力端子１と，
送信側速度変換手段として送信側（第１の）速度変換器
２と，リードソロモン符号器３と，インターリーバ４
と，送信側（第１の）セレクタ５と，畳込み符号器６
と，ＰＳＫ変調器７と，出力端子８と，送信側制御手段
として送信側（第１の）制御回路９とを備えている。こ
のインターリーバ４と第１のセレクタと第１の制御回路
９とにより送信側（第１の）内部信号を生成する送信側
（第１の）内部信号生成手段（１０）が構成されてい
る。FIG. 1 is a block diagram of an error correction concatenated coding apparatus according to an embodiment of the present invention. In Figure 1,
The error-correction concatenated encoder has an input terminal 1 on the transmitting side,
As a transmission side speed conversion means, a transmission side (first) speed converter 2, a Reed-Solomon encoder 3, and an interleaver 4
, The transmitting side (first) selector 5, and the convolutional encoder 6
1, a PSK modulator 7, an output terminal 8, and a transmission side (first) control circuit 9 as transmission side control means. The interleaver 4, the first selector and the first control circuit 9 constitute a transmitting side (first) internal signal generating means (10) for generating a transmitting side (first) internal signal.
【００１６】また，受信側に，入力端子１１と，ＰＳＫ
復調器１２と，ビタビ復号器１３と，デインターリーバ
１４と，受信側（第２の）セレクタ１５と，リードソロ
モン復号器１６と，受信側速度変換手段として受信側
（第２の）速度変換器１７，出力端子１８と，受信側制
御手段として受信側（第２の）制御回路１９とを備えて
いる。このデインターリーバ１４と第２のセレクタ１５
と第２の制御回路１９とにより受信側（第２の）内部信
号を生成する受信側（第２の）内部信号生成手段（２
０）が構成されている。On the receiving side, the input terminal 11 and PSK
Demodulator 12, Viterbi decoder 13, deinterleaver 14, reception side (second) selector 15, Reed-Solomon decoder 16, and reception side (second) speed conversion as reception side speed conversion means. It includes a container 17, an output terminal 18, and a receiving side (second) control circuit 19 as receiving side control means. The deinterleaver 14 and the second selector 15
And the second control circuit 19 and the receiving side (second) internal signal generating means (2) for generating the receiving side (second) internal signal.
0) is configured.
【００１７】送信側において，第１の速度変換器２は，
入力されたパケットデータの伝送速度Ｒ1[bps] を伝送
速度Ｒ2[bps] に変換した送信側（第１の）速度変換信
号に変換し，さらに第１の制御回路９から指示されたデ
ータフォーマットに構成する。リードソロモン符号器３
は，第１の速度変換器２の速度変換信号を，第１の制御
回路９から指示された符号化率でリードソロモン符号化
してリードソロモン符号化信号を生成する。インターリ
ーバ４は，リードソロモン符号化信号系列の信号の順序
を第１の制御回路９からの指示で替えて送信側（第１
の）順序変更信号を生成する。第１のセレクタ５は，通
常は，第１の順序変更信号を送信側（第１の）選択信号
として出力するが，インターリーブしても意味もない短
いパケットデータの場合，インターリーバ４をう廻した
リードソロモン符号化信号を第１の選択信号として出力
する。畳込み符号器６は，第１のセレクタ５による第１
の選択信号を第１の内部信号として，この出力系列の信
号の畳込み符号化を行い，畳込み符号化信号を出力す
る。ＰＳＫ変調器７は，位相シフトキーイング変調器
で，畳込み符号化信号の出力値に応じて位相シフトキー
イング変調（ＰＳＫ変調）を施し，中間周波信号を生成
する。出力端子８はこの中間周波信号を送出する。On the transmitting side, the first speed converter 2 is
The transmission rate R1 [bps] of the input packet data is converted into the transmission side (first) rate conversion signal converted into the transmission rate R2 [bps], and further the data instructed from the first control circuit 9 Configure to format. Reed-Solomon encoder 3
Generates a Reed-Solomon coded signal by performing Reed-Solomon coding on the speed-converted signal of the first speed converter 2 at the coding rate designated by the first control circuit 9. The interleaver 4 changes the order of the signals of the Reed-Solomon encoded signal sequence according to an instruction from the first control circuit 9 and changes the order of the transmission side (first
() Of the reordering signal. The first selector 5 normally outputs the first order change signal as a transmission side (first) selection signal. However, in the case of short packet data that is meaningless even if interleaved, it interleaves the interleaver 4. And outputs the Reed-Solomon coded signal as the first selection signal. The convolutional encoder 6 is the first selector 5
Is used as the first internal signal to perform convolutional coding of the signal of this output sequence and output a convolutionally coded signal. The PSK modulator 7 is a phase shift keying modulator, which performs phase shift keying modulation (PSK modulation) according to the output value of the convolutionally encoded signal to generate an intermediate frequency signal. The output terminal 8 sends out this intermediate frequency signal.
【００１８】また，受信側において，ＰＳＫ復調器１２
は位相シフトキーイング復調器で，受信したＰＳＫ変調
された中間周波信号を入力端子１１を介して入力する。
ビタビ復号器１２は，ＰＳＫ復調器１２の変調出力デー
タをデータビアルゴリズムに基づき復号を行ないビタビ
復号化信号を生成する。デインターリーバ１４は，ビタ
ビ復号器１３のビタビ復号化信号系列の信号の順序を，
第２の制御回路１９の指示に従って替え，受信側（第２
の）順序変更信号を生成する。第２のセレクタ１５は，
デインターリーバ１４の第２の順序変更信号とデインタ
ーリーバをう廻したビタビ復号化信号系列のいずれか一
方を選択した受信側（第２の）選択信号を出力する。リ
ードソロモン復号器１６は，第２の選択信号を第２の内
部信号として第２の制御回路１９の指定した符号化率で
復号したリードソロモン復号化信号を出力する。第２の
速度変換器１７は，リードソロモン復号器１６の出力系
列を第２の制御回路１９の指示により元の伝送速度Ｒ1
[bps] のデータ列に戻した第２の速度変換信号を出力す
る。On the receiving side, the PSK demodulator 12
Is a phase shift keying demodulator, which inputs the received PSK-modulated intermediate frequency signal through an input terminal 11.
The Viterbi decoder 12 decodes the modulated output data of the PSK demodulator 12 based on the Data Bi algorithm to generate a Viterbi decoded signal. The deinterleaver 14 sets the order of the signals of the Viterbi decoded signal sequence of the Viterbi decoder 13 as follows.
According to the instruction of the second control circuit 19, the receiving side (second
() Of the reordering signal. The second selector 15 is
The receiving side (second) selection signal that selects one of the second order change signal of the deinterleaver 14 and the Viterbi decoded signal sequence that has passed through the deinterleaver is output. The Reed-Solomon decoder 16 outputs the Reed-Solomon decoded signal decoded with the second selection signal as the second internal signal at the coding rate designated by the second control circuit 19. The second rate converter 17 sends the output sequence of the Reed-Solomon decoder 16 to the original transmission rate R1 according to an instruction from the second control circuit 19.
The second speed conversion signal returned to the [bps] data string is output.
【００１９】ここで，本発明の実施例においては，送信
側に情報速度Ｒ1[bps] をＲ2[bps] に変換し，第１の
制御回路９から指示されたデータフォーマットに構成す
る第１の速度変換器２と第１の制御回路９から指示され
た符号化率でリードソロモン符号化するリードソロモン
符号器３と，第１の制御回路９から指示されたインター
リーブの深さで，入力データ系列の信号の順序を替える
インターリーバ４と，インターリーバ４の出力とインタ
ーリーバをう廻した出力を切り替える第１のセレクタ５
とを備え，ＰＳＫ変調器７はビットレート固定形であ
り，一方，受信側に，ビタビ復号器１３の出力系列の順
序を第２の制御回路１９から指示されたインターリーブ
の深さで信号の順序を替えるデインターリーバ１４と，
デインターリーバ１４の出力とインターリーブをう廻す
る系列を選択する第２のセレクタ１５と，第２の制御回
路１９から指定された符号化率でリードソロモン復号を
行なうリードソロモン復号器１６と，第２の制御回路１
９から指示により元のデータ列に戻す第２の速度変換器
１７とを備え，ＰＳＫ復調器１２はビットレート固定形
である点で従来とは相違している。Here, in the embodiment of the present invention, the information rate R1 [bps] is converted to R2 [bps] on the transmitting side, and the data format is instructed by the first control circuit 9. 1 speed converter 2 and Reed-Solomon encoder 3 which performs Reed-Solomon coding at the coding rate designated by the first control circuit 9, and the interleave depth designated by the first control circuit 9 Interleaver 4 for changing the order of data series signals, and first selector 5 for switching between the output of interleaver 4 and the output passing through the interleaver
The PSK modulator 7 is of a fixed bit rate type, and on the other hand, the order of the output sequence of the Viterbi decoder 13 on the receiving side is the order of the signals at the interleaving depth instructed by the second control circuit 19. Deinterleaver 14 to change the
The output of the deinterleaver 14 and a second selector 15 that selects a sequence that goes around interleaving, a Reed-Solomon decoder 16 that performs Reed-Solomon decoding at the coding rate designated by the second control circuit 19, 2 control circuits 1
The second PSK demodulator 12 is different from the conventional one in that the PSK demodulator 12 is of a fixed bit rate type.
【００２０】このような構成の誤り訂正連接符号化方式
の動作について説明する。The operation of the error-correction concatenated coding system having such a configuration will be described.
【００２１】図２は本発明の誤り訂正連接符号化方式の
符号化タイムチャートであり，図３は信号の時系列およ
び生成する符号語を示す図である。ここで，図２（ａ）
は，入力端子１から入力されるパケットデータを示し，
そのシンボル列が図３（ａ）に表わされている。また，
図２（ｂ）は第１の速度変換器２の出力データ列である
第１の速度変換信号を示し，各データ列のシンボル列が
図３（ｂ）に表わされている。また，図２（ｃ）はリー
ドソロモン符号器３が出力する符号語列であるリードソ
ロモン符号化信号を示し，各符号語のシンボル列は，図
３（ｃ）に表わされている。図２（ｄ）はインターリー
バ４の出力データである第１の順序変更信号を示し，そ
のデータの内容が図３（ｄ）に表わされている。更に，
図２（ｅ）は畳込み符号器６の出力データである畳込み
符号化信号を示している。本方式では，あらかじめさま
ざまなパケット長に対して，最適な構成となるようにリ
ードソロモン符号の符号化率とインターリーブの深さＩ
を求める。このとき，最も小さくなる符号化率をｑとす
ると，速度変換後の伝送速度Ｒ2[bps] は，Ｒ1÷ｑで
求められる。尚，Ｒ1[bps] では入力データの情報速度
である。FIG. 2 is a coding time chart of the error correction concatenated coding system of the present invention, and FIG. 3 is a diagram showing a time series of a signal and a code word to be generated. Here, FIG. 2 (a)
Indicates packet data input from the input terminal 1,
The symbol string is shown in FIG. Also,
FIG. 2B shows the first speed conversion signal which is the output data string of the first speed converter 2, and the symbol string of each data string is shown in FIG. 3B. 2C shows a Reed-Solomon encoded signal which is a codeword string output by the Reed-Solomon encoder 3. The symbol string of each codeword is shown in FIG. 3C. FIG. 2D shows the first order change signal which is the output data of the interleaver 4, and the content of the data is shown in FIG. 3D. Furthermore,
FIG. 2E shows a convolutional coded signal which is output data of the convolutional encoder 6. In this method, the coding rate of the Reed-Solomon code and the interleaving depth I are adjusted in advance for various packet lengths so as to have an optimum configuration.
Ask for. At this time, when the smallest coding rate is q, the transmission rate R2 [bps] after rate conversion is obtained by R1 ÷ q. Note that R1 [bps] is the information speed of the input data.
【００２２】図１に戻って，入力端子１から入力された
情報速度Ｒ1[bps] の図２（ａ）のパケットデータは第
１の速度変換器２に出力される。ここで，第１の速度変
換器２は，まず伝送速度をＲ1に変換し，第１の制御回
路９から指示されたデータフォーマットで図２（ｂ）の
ような系列で出力する。このときパケットデータ，デー
タ１，…，データＩ（Ｉは１以上の整数）の内容は図３
（ａ），（ｂ）に示されている。この第１の速度変換器
２の出力は，リードソロモン符号器３へ入力される。そ
こで，リードソロモン符号器３は，図２（ｂ）に示す各
データは，図２（ｃ）に示す符号語を構成する。この各
符号語は図３（ｃ）に示すようにシンボル数がＳijが
ｋ，チェックシンボルＰijがｍからなる。ここで，
ｋ，ｍ，符号語の個数Ｉは，第１制御回路９からの信号
で設定される。このリードソロモン符号器３の出力は，
Ｉ＝１のとき，インターリーバ４をう廻し，第１セレク
タ５から出力される。またＩ≠１の１のときは，リード
ソロモン符号器３の出力データ列はインターリーバ４に
より，図３（ｄ）に示すような順序に替えられた第１の
順序変更信号となり，第１のセレクタ５から第１の選択
信号として出力される。畳込み符号器６は第１の選択信
号を第１の内部信号として畳込み符号化して畳込み符号
化信号を生成し，ＰＳＫ変調器７は，畳込み符号器６の
畳込み符号化信号出力をＰＳＫ変調して中間周波数信号
として出力端子８を介して出力する。また，受信側にお
いて，ＰＳＫ復調器１２は入力端子１１から入力した受
信ＰＳＫ変調波信号を復調する。復調された復調信号系
列は，伝送路で生じた雑音によって誤りがある畳込み符
号化信号系列となっている。ビタビ復号器１３は，この
復調信号系列の復号化を行いビタビ復号化信号を生成す
る。ビタビ復号器１３のビタビ復号化信号出力は，図４
（ａ）に示すデータ列となっている。Ｉ＝１の場合，ビ
タビ復号化信号は，第２のセレクタ１５を通りリードソ
ロモン復号器１６に入力される。またＩが１と等しくな
い場合，ビタビ復号器１３のビタビ復号化信号出力は，
デインターリーバ１４により，第２の制御回路１９から
指示された通りにデータ列の順序が替えられた第２の順
序信号となり，図４（ｂ）に示されるように符号語１，
符号語２，…，符号語Ｉの順で第２のセレクタ１５を通
り第２の内部信号としてリードソロモン復号器１６に入
力される。リードソロモン復号器１６は，第２の制御回
路１９から指定された符号化率で復号を行ないリードソ
ロモン復号化信号を生成し，図４（ｃ）に示すデータ
１，データ２，…，データＩをこの順で第２の速度変換
器１７へ出力する。第２の速度変換器１７は伝送速度Ｒ
2[bps] のデータ１，データ２，…，データＩを情報速
度Ｒ1[bps] に速度変換し，図４（ｄ）で示したデータ
列の第２の速度変換信号を，出力端子１８を介して出力
する。Returning to FIG. 1, the packet data shown in FIG. 2A having the information rate R1 [bps] input from the input terminal 1 is output to the first rate converter 2. Here, the first speed converter 2 first converts the transmission speed into R1 and outputs it in a data format instructed by the first control circuit 9 in a sequence as shown in FIG. 2B. At this time, the contents of the packet data, data 1, ..., Data I (I is an integer of 1 or more) are shown in FIG.
It is shown in (a) and (b). The output of the first speed converter 2 is input to the Reed-Solomon encoder 3. Therefore, in the Reed-Solomon encoder 3, each data shown in FIG. 2B constitutes the code word shown in FIG. 2C. As shown in FIG. 3C, each code word has a symbol number Sij of k and a check symbol Pij of m. here,
The k, m, and the number I of code words are set by a signal from the first control circuit 9. The output of this Reed-Solomon encoder 3 is
When I = 1, it bypasses the interleaver 4 and is output from the first selector 5. Further, when I ≠ 1, the output data string of the Reed-Solomon encoder 3 becomes the first reordering signal whose order is changed by the interleaver 4 as shown in FIG. The selector 5 outputs the first selection signal. The convolutional encoder 6 convolutionally encodes the first selection signal as the first internal signal to generate a convolutional encoded signal, and the PSK modulator 7 outputs the convolutional encoded signal of the convolutional encoder 6. Is PSK-modulated and output as an intermediate frequency signal via the output terminal 8. On the receiving side, the PSK demodulator 12 demodulates the received PSK modulated wave signal input from the input terminal 11. The demodulated demodulated signal sequence is a convolutionally coded signal sequence that has an error due to noise generated in the transmission path. The Viterbi decoder 13 decodes this demodulated signal sequence to generate a Viterbi decoded signal. The Viterbi decoded signal output of the Viterbi decoder 13 is shown in FIG.
The data string is shown in (a). When I = 1, the Viterbi decoded signal is input to the Reed-Solomon decoder 16 through the second selector 15. When I is not equal to 1, the Viterbi decoded signal output of the Viterbi decoder 13 is
The deinterleaver 14 produces a second sequence signal in which the sequence of the data strings is changed as instructed by the second control circuit 19, and the codeword 1 and the codeword 1 are generated as shown in FIG.
The code word 2, ..., The code word I are sequentially input to the Reed-Solomon decoder 16 as a second internal signal through the second selector 15. The Reed-Solomon decoder 16 performs decoding at the coding rate designated by the second control circuit 19 to generate a Reed-Solomon decoded signal, and the data 1, data 2, ..., Data I shown in FIG. Are output in this order to the second speed converter 17. The second speed converter 17 has a transmission speed R
2 Data 1, Data 2 [bps], ..., and rate converting the data I into the information rate R1 [bps], the second speed conversion signal of the data sequence shown in FIG. 4 (d), the output terminal 18 Output via.
【００２３】[0023]
【発明の効果】以上説明したように，本発明では，パケ
ットデータを伝送するシステムにおいて，ＰＳＫ変調器
およびＰＳＫ復調器のビットレートを固定にしたまま
で，最適な符号構成ができ，データの信頼性を向上でき
るという優れた誤り訂正連接符号化方法及び装置を提供
することができる。As described above, according to the present invention, in a system for transmitting packet data, an optimum code configuration can be performed while the bit rates of the PSK modulator and PSK demodulator are fixed, and data reliability can be improved. It is possible to provide an excellent error-correction concatenated coding method and device capable of improving the property.
【図１】本発明の実施例に係る誤り訂正連接符号化装置
のブロック構成図である。FIG. 1 is a block configuration diagram of an error correction concatenated coding device according to an embodiment of the present invention.
【図２】図１の誤り訂正連接符号化方式の符号化タイム
チャートである。2 is a coding time chart of the error correction concatenated coding system of FIG. 1. FIG.
【図３】図１の誤り訂正連接符号化装置の送信信号の時
系列および生成する符号語を示す図である。FIG. 3 is a diagram showing a time series of a transmission signal of the error correction concatenated coding device of FIG. 1 and a code word to be generated.
【図４】受信信号の時系列および復号された符号語を示
す図である。FIG. 4 is a diagram showing a time series of a received signal and a decoded codeword.
【図５】従来例の誤り訂正連接符号化方式のブロック構
成図である。FIG. 5 is a block diagram of a conventional error correction concatenated coding system.
【図６】図５の誤り訂正連接符号化方式の時系列および
生成する符号語を示す図である。FIG. 6 is a diagram showing a time series and a code word to be generated in the error correction concatenated coding method of FIG.
１，１１ 入力端子 ２ 第１の速度変換器 ３ リードソロモン符号器 ４ インターリーバ ５ 第１のセレクタ ６ 畳込み符号器 ７ ＰＳＫ変調器 ８，１８ 出力端子 ９ 第１の制御回路 １０，１０´ 第１の内部信号生成手段 １２ ＰＳＫ復調器 １３ ビタビ復号器 １４ デインターリーバ １５ 第２のセレクタ １６ リードソロモン復号器 １７ 第２の速度変換器 １９ 第２の制御回路 ２０，２０´ 第２の内部信号生成手段 1, 11 Input terminal 2 First speed converter 3 Reed-Solomon encoder 4 Interleaver 5 First selector 6 Convolutional encoder 7 PSK modulator 8, 18 Output terminal 9 First control circuit 10, 10 ' 1 internal signal generating means 12 PSK demodulator 13 Viterbi decoder 14 deinterleaver 15 second selector 16 Reed-Solomon decoder 17 second speed converter 19 second control circuit 20, 20 'second internal signal Generation means
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078610AJPH07288479A (en) | 1994-04-18 | 1994-04-18 | Error correction concatenate coding method/device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078610AJPH07288479A (en) | 1994-04-18 | 1994-04-18 | Error correction concatenate coding method/device |
| Publication Number | Publication Date |
|---|---|
| JPH07288479Atrue JPH07288479A (en) | 1995-10-31 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6078610APendingJPH07288479A (en) | 1994-04-18 | 1994-04-18 | Error correction concatenate coding method/device |
| Country | Link |
|---|---|
| JP (1) | JPH07288479A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330978A (en)* | 1995-05-31 | 1996-12-13 | Nec Corp | Error correction system |
| EP0993158A1 (en)* | 1998-10-07 | 2000-04-12 | Siemens Aktiengesellschaft | Apparatus and method for data rate conversion |
| KR100557177B1 (en)* | 1998-04-04 | 2006-07-21 | 삼성전자주식회사 | Adaptive Channel Code / Decoding Method and Its Code / Decoding Device |
| JP2011136186A (en)* | 2001-01-02 | 2011-07-14 | Abbott Diabetes Care Inc | Analyte monitoring device and method of communicating digital signal |
| US8880137B2 (en) | 1998-04-30 | 2014-11-04 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US9066695B2 (en) | 1998-04-30 | 2015-06-30 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US10009042B2 (en) | 2014-03-14 | 2018-06-26 | Samsung Electronics Co., Ltd. | Method and apparatus for controlling interleaving depth |
| JP2019522399A (en)* | 2016-06-06 | 2019-08-08 | クアルコム，インコーポレイテッド | Control signaling encoding and decoding with sectioned redundancy check |
| US11239860B2 (en) | 2016-06-14 | 2022-02-01 | Qualcomm Incorporated | Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes |
| US11441203B2 (en) | 2017-12-19 | 2022-09-13 | Jfe Steel Corporation | Method for quenching steel pipe, equipment for quenching steel pipe, and method for manufacturing steel pipe |
| US11671120B2 (en) | 2015-11-12 | 2023-06-06 | Qualcomm Incorporated | Puncturing for structured low density parity check (LDPC) codes |
| USRE49989E1 (en) | 2017-06-10 | 2024-05-28 | Qualcomm Incorporated | Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code |
| US12261693B2 (en) | 2017-07-07 | 2025-03-25 | Qualcomm Incorporated | Communication techniques applying low-density parity-check code base graph selection |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138939A (en)* | 1979-04-18 | 1980-10-30 | Kokusai Electric Co Ltd | Error correction system of radio circuit |
| JPH025627A (en)* | 1988-06-24 | 1990-01-10 | Nippon Telegr & Teleph Corp <Ntt> | Coding modulating/demodulating circuit |
| JPH02195732A (en)* | 1989-01-24 | 1990-08-02 | Mitsubishi Electric Corp | Error correction concatenated coding device and error correction concatenated code decoding device |
| JPH04142816A (en)* | 1990-10-04 | 1992-05-15 | Toshiba Corp | Pcm voice decoder |
| JPH04320115A (en)* | 1991-04-19 | 1992-11-10 | Mitsubishi Electric Corp | Variable length error correcting device and its correcting system |
| JPH06104942A (en)* | 1992-09-22 | 1994-04-15 | Nec Corp | Data transmission system |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138939A (en)* | 1979-04-18 | 1980-10-30 | Kokusai Electric Co Ltd | Error correction system of radio circuit |
| JPH025627A (en)* | 1988-06-24 | 1990-01-10 | Nippon Telegr & Teleph Corp <Ntt> | Coding modulating/demodulating circuit |
| JPH02195732A (en)* | 1989-01-24 | 1990-08-02 | Mitsubishi Electric Corp | Error correction concatenated coding device and error correction concatenated code decoding device |
| JPH04142816A (en)* | 1990-10-04 | 1992-05-15 | Toshiba Corp | Pcm voice decoder |
| JPH04320115A (en)* | 1991-04-19 | 1992-11-10 | Mitsubishi Electric Corp | Variable length error correcting device and its correcting system |
| JPH06104942A (en)* | 1992-09-22 | 1994-04-15 | Nec Corp | Data transmission system |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330978A (en)* | 1995-05-31 | 1996-12-13 | Nec Corp | Error correction system |
| KR100557177B1 (en)* | 1998-04-04 | 2006-07-21 | 삼성전자주식회사 | Adaptive Channel Code / Decoding Method and Its Code / Decoding Device |
| US9066694B2 (en) | 1998-04-30 | 2015-06-30 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US9066695B2 (en) | 1998-04-30 | 2015-06-30 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US8880137B2 (en) | 1998-04-30 | 2014-11-04 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US9011331B2 (en) | 1998-04-30 | 2015-04-21 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US9014773B2 (en) | 1998-04-30 | 2015-04-21 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US9072477B2 (en) | 1998-04-30 | 2015-07-07 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| EP0993158A1 (en)* | 1998-10-07 | 2000-04-12 | Siemens Aktiengesellschaft | Apparatus and method for data rate conversion |
| US9011332B2 (en) | 2001-01-02 | 2015-04-21 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US9498159B2 (en) | 2001-01-02 | 2016-11-22 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| US9610034B2 (en) | 2001-01-02 | 2017-04-04 | Abbott Diabetes Care Inc. | Analyte monitoring device and methods of use |
| JP2011136186A (en)* | 2001-01-02 | 2011-07-14 | Abbott Diabetes Care Inc | Analyte monitoring device and method of communicating digital signal |
| US11018699B2 (en) | 2014-03-14 | 2021-05-25 | Samsung Electronics Co., Ltd. | Method and apparatus for controlling interleaving depth |
| US10009042B2 (en) | 2014-03-14 | 2018-06-26 | Samsung Electronics Co., Ltd. | Method and apparatus for controlling interleaving depth |
| US10693501B2 (en) | 2014-03-14 | 2020-06-23 | Samsung Electronics Co., Ltd. | Method and apparatus for controlling interleaving depth |
| US11671120B2 (en) | 2015-11-12 | 2023-06-06 | Qualcomm Incorporated | Puncturing for structured low density parity check (LDPC) codes |
| JP2022022398A (en)* | 2016-06-06 | 2022-02-03 | クアルコム，インコーポレイテッド | Encoding and decoding of control signaling with sectional redundancy check |
| JP2019522399A (en)* | 2016-06-06 | 2019-08-08 | クアルコム，インコーポレイテッド | Control signaling encoding and decoding with sectioned redundancy check |
| US11239860B2 (en) | 2016-06-14 | 2022-02-01 | Qualcomm Incorporated | Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes |
| US11496154B2 (en) | 2016-06-14 | 2022-11-08 | Qualcomm Incorporated | High performance, flexible, and compact low-density parity-check (LDPC) code |
| US11831332B2 (en) | 2016-06-14 | 2023-11-28 | Qualcomm Incorporated | High performance, flexible, and compact low-density parity-check (LDPC) code |
| US11942964B2 (en) | 2016-06-14 | 2024-03-26 | Qualcomm Incorporated | Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes |
| US12191883B2 (en) | 2016-06-14 | 2025-01-07 | Qualcomm Incorporated | Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes |
| USRE49989E1 (en) | 2017-06-10 | 2024-05-28 | Qualcomm Incorporated | Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code |
| USRE50437E1 (en) | 2017-06-10 | 2025-05-20 | Qualcomm Incorporated | Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code |
| US12261693B2 (en) | 2017-07-07 | 2025-03-25 | Qualcomm Incorporated | Communication techniques applying low-density parity-check code base graph selection |
| US11441203B2 (en) | 2017-12-19 | 2022-09-13 | Jfe Steel Corporation | Method for quenching steel pipe, equipment for quenching steel pipe, and method for manufacturing steel pipe |
| Publication | Publication Date | Title |
|---|---|---|
| JPH06205054A (en) | Error correction connecting encoding system | |
| CA2290580C (en) | Device and method for selecting turbo or non-turbo error correction codes based on data type or length | |
| JP3860218B2 (en) | A coding scheme for digital communication systems. | |
| US6160854A (en) | Concatenated trellis coded modulation and linear block codes | |
| KR100324858B1 (en) | It uses connection coding.Method and communication apparatus of level modulation data | |
| KR100554322B1 (en) | Convolutional decoding, where the termination state is determined by the CC bits placed in the plurality of coding bursts | |
| KR100374787B1 (en) | Bandwidth-efficient concatenated trellis-coded modulation decoder and method thereof | |
| KR20050076314A (en) | Apparatus and method for generating and decoding forward error correction codes of variable rate by using high rate data wireless communication | |
| KR20100029239A (en) | Computationally efficient convolutional coding with rate-matching | |
| KR19980064845A (en) | Coding and decoding system using seed check bits | |
| JP2001508608A (en) | Apparatus and associated method for transmitting and receiving multistage encoded and interleaved digital communication signals | |
| JP3613448B2 (en) | Data transmission method, data transmission system, transmission device, and reception device | |
| JP2512130B2 (en) | Error-correction concatenated coding device and error-correction concatenated code decoding device | |
| JPH07288479A (en) | Error correction concatenate coding method/device | |
| WO1997050198A1 (en) | Methods for generating side information in the presence of time-selective fading | |
| US5848106A (en) | Receiver decoder circuitry, and associated method, for decoding an encoded signal | |
| KR20030036660A (en) | Method and apparatus for a complementary encoder/decoder | |
| JP4138723B2 (en) | Decoding processing method and communication apparatus | |
| EP0986180B1 (en) | Turbo-code decoder | |
| KR100830486B1 (en) | Signal transmission and reception method in communication system | |
| WO2007059389A2 (en) | Method and apparatus for interleaving within a communication system | |
| JP2004153354A (en) | Receiving device, decoding device, communication system, and decoding method | |
| JP3576653B2 (en) | Coded modulator | |
| JPH0832460A (en) | Error correction coding system, error correction coding device, error correction decoding system, and error correction decoding device | |
| KR100407328B1 (en) | Channel coder of mobile communication system and encoding method thereof |
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal | Free format text:JAPANESE INTERMEDIATE CODE: A02 Effective date:19970819 |