【０００１】[0001]
【産業上の利用分野】本発明は、複数のメモリブロック
が搭載された半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having a plurality of memory blocks mounted therein.
【０００２】[0002]
【従来の技術】近年、半導体製造技術の向上により半導
体集積回路の高集積化が進み、ゲートアレイ方式やスタ
ンダードセル方式等のセミカスタムＬＳＩに、ＲＡＭや
ＲＯＭ等のメモリブロックが搭載されるようになってき
た。しかし、そのＬＳＩの論理回路の機能試験を行うと
きは、可制御性、可観測性といった試験の効率性の理由
から、メモリブロック部とランダムロジック部とに分け
てそれぞれ独立に試験を行うことが一般的である。2. Description of the Related Art In recent years, semiconductor integrated circuits have become highly integrated due to improvements in semiconductor manufacturing technology, and memory blocks such as RAM and ROM are mounted on a semi-custom LSI such as a gate array system or a standard cell system. It's coming. However, when performing a functional test of the logic circuit of the LSI, it is possible to separately test the memory block part and the random logic part for reasons of test efficiency such as controllability and observability. It is common.
【０００３】図３は、メモリブロックの機能試験を行な
うテスト回路の概略構成図である。通常の動作モードに
おいては、動作モード制御信号ＭＤにより、マルチプレ
クサ１１が、通常動作時にＲＡＭブロック１２をアクセ
スするための入力信号ＲＩを通過させるように切り換え
られており、通常の動作モードではその入力信号ＲＩ
と、その入力信号ＲＩによりアクセスされたＲＡＭブロ
ック１２から出力された出力信号ＲＯが用いられる。FIG. 3 is a schematic configuration diagram of a test circuit for performing a functional test of a memory block. In the normal operation mode, the multiplexer 11 is switched by the operation mode control signal MD so as to pass the input signal RI for accessing the RAM block 12 in the normal operation. In the normal operation mode, the input signal RI is switched. RI
And the output signal RO output from the RAM block 12 accessed by the input signal RI is used.
【０００４】またテストモード時には、動作モード制御
信号ＭＤにより、マルチプレクサ１１がテスト専用の入
力端子１３から入力され入力バッファ１４を経由したテ
スト用入力信号ＴＩが通過するように切り換えられ、こ
のテスト用入力信号ＴＩによりＲＡＭブロック１２がア
クセスされ、そのＲＡＭブロック１２の出力信号ＴＯ
は、出力バッファ１５を経由し、テスト専用出力端子１
６から外部に出力される。このように、テストモードに
おいては、テスト専用入力信号ＴＩとそのときの出力信
号ＴＯとにより、ＬＳＩの外部から直接、ＲＡＭブロッ
ク１２の機能試験が行なわれる。In the test mode, the operation mode control signal MD switches the multiplexer 11 so that the test input signal TI input from the test-specific input terminal 13 and passing through the input buffer 14 is passed through. The RAM block 12 is accessed by the signal TI, and the output signal TO of the RAM block 12 is accessed.
Goes through the output buffer 15 and goes to the test output terminal 1
It is output from 6 to the outside. As described above, in the test mode, the functional test of the RAM block 12 is performed directly from the outside of the LSI by the test-dedicated input signal TI and the output signal TO at that time.
【０００５】図４は、同一仕様（同一ワード長、同一ビ
ット長）の複数（この例では２個）のメモリブロックが
ＬＳＩに搭載された場合の、それら複数のメモリブロッ
クの機能試験を行なうテスト回路の概略構成図である。
ＲＡＭブロック１２１，１２２には、通常の動作モード
においては、それぞれ入力信号ＲＩ１，ＲＩ２が入力さ
れ、それぞれ出力信号ＲＯ１，ＲＯ２が出力される。ま
たテストモードにおいては、動作モード制御信号ＭＤに
より、テスト専用入力端子１３から入力されたテスト用
入力信号ＴＩが各ＲＡＭブロック１２１，１２２に入力
され、各ＲＡＭブロック１２１，１２２の出力信号ＴＯ
１，ＴＯ２は、それぞれ、各出力バッファ１５１，１５
２を経由し、各テスト専用出力端子１６１，１６２から
外部に出力される。FIG. 4 is a test for carrying out a function test of a plurality of (two in this example) memory blocks having the same specifications (same word length, same bit length) mounted on an LSI. It is a schematic block diagram of a circuit.
In the normal operation mode, the RAM blocks 121 and 122 receive input signals RI1 and RI2, respectively, and output signals RO1 and RO2, respectively. In the test mode, the operation mode control signal MD causes the test input signal TI input from the test dedicated input terminal 13 to be input to the RAM blocks 121 and 122, and the output signal TO of the RAM blocks 121 and 122.
1 and TO2 are output buffers 151 and 15 respectively.
The signal is output from the test-dedicated output terminals 161 and 162 to the outside via the signal line 2.
【０００６】図３，図４に示すように、メモリブロック
の機能試験を行なうには、通常の入出力端子（図示せ
ず）以外に、そのメモリブロックの試験を行うためのテ
スト専用の入出力端子が必要とされる。また、図４に示
すように複数のメモリブロックが搭載されている場合
に、それらのメモリブロックが互いに同一仕様のメモリ
ブロックであっても、そのメモリブロックの数だけテス
ト専用出力端子を備える必要がある。As shown in FIGS. 3 and 4, in order to perform a functional test of a memory block, in addition to a normal input / output terminal (not shown), a dedicated test input / output for testing the memory block Terminals are needed. Further, when a plurality of memory blocks are mounted as shown in FIG. 4, even if those memory blocks have the same specifications, it is necessary to provide as many test-dedicated output terminals as the number of the memory blocks. is there.
【０００７】[0007]
【発明が解決しようとする課題】このように、搭載され
たメモリブロックの数に比例した数だけテスト専用の出
力端子が必要となり、このことが通常の動作モードにお
いて使用できる入出力端子の数を圧迫してしまうという
問題がある。一方、テスト専用の出力端子の数を増やせ
ずに時分割で試験を行うようにすると、テストパターン
がシリアルに長く並ぶことになり、試験時間の増加とテ
ストデータ量の増大を招くという問題が生じる。As described above, as many test-dedicated output terminals as the number of the mounted memory blocks are required, which means that the number of input / output terminals that can be used in the normal operation mode is increased. There is a problem of pressure. On the other hand, if the test is performed in a time-division manner without increasing the number of test-dedicated output terminals, the test patterns will be arranged in a long line serially, which causes a problem that the test time increases and the test data amount increases. .
【０００８】またその場合に、複数のメモリブロックの
機能試験を同時に行なおうとすると、１つの入力パター
ンに対する複数の期待値パターンを合成しなければなら
ず、テストパターンの作成の困難性が増し、その作成に
長期間を要することになるという問題がある。本発明
は、上記事情に鑑み、同一仕様の複数のメモリブロック
が搭載されたＬＳＩにおいて、それら複数のメモリブロ
ックを試験するための試験容易化設計が施された半導体
集積回路を提供することを目的とする。Further, in this case, if the functional tests of a plurality of memory blocks are attempted at the same time, a plurality of expected value patterns for one input pattern must be synthesized, which increases the difficulty of creating the test pattern. There is a problem that it takes a long time to create it. In view of the above circumstances, it is an object of the present invention to provide a semiconductor integrated circuit in an LSI having a plurality of memory blocks having the same specifications, which is designed to be easily tested to test the plurality of memory blocks. And
【０００９】[0009]
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、ワード長およびビット長が互い
に同一な複数のメモリブロックが搭載された半導体集積
回路において、 （１）複数のメモリブロックに同一のタイミングで同一
のテスト信号を入力するテスト信号入力回路 （２）複数のメモリブロックのうちの第１のメモリブロ
ックの出力信号を入力して出力端子に出力するトライス
テートバッファ （３）複数のメモリブロックそれぞれから同一のタイミ
ングで出力された複数の出力信号の論理がこれら複数の
出力信号に亘って全て一致したときに第１のメモリブロ
ックの出力信号をトライステートバッファを通過させ、
複数の出力信号のうち少なくとも１つの出力信号の論理
が相違するときにトライステートバッファの出力側がハ
イインピーダンス状態となるようにトライステートバッ
ファを切り換える一致検出回路 を備えたことを特徴とするものである。A semiconductor integrated circuit of the present invention that achieves the above object is a semiconductor integrated circuit having a plurality of memory blocks having the same word length and bit length, and (1) a plurality of memories. Test signal input circuit that inputs the same test signal to the block at the same timing (2) Tri-state buffer that inputs the output signal of the first memory block of the plurality of memory blocks and outputs it to the output terminal (3) When the logic of the plurality of output signals output from each of the plurality of memory blocks at the same timing all match over the plurality of output signals, the output signal of the first memory block is passed through the tristate buffer,
The present invention is characterized by comprising a coincidence detection circuit for switching the tristate buffer so that the output side of the tristate buffer is in a high impedance state when at least one of the plurality of output signals has a different logic. .
【００１０】[0010]
【作用】本発明の半導体集積回路は、複数のメモリブロ
ックに同一の入力信号を与え、それら複数のメモリブロ
ックから出力された複数の出力信号のうちの１つのみを
トライステートバッファを介して出力し、一方、それら
複数の出力信号の論理が互いに一致しているか否かを検
出して不一致の場合そのトライステートバッファの出力
がハイインピーダンス状態となるようにそのトライステ
ートバッファを切り換えるものであり、外部では、その
トライステートバッファの出力をモニタすることによ
り、全てのメモリブロックの出力信号が互いに一致して
いるか否か、および全てのメモリブロックの出力信号が
一致している場合において正しい論理の出力信号が得ら
れているか否かの双方を検知することができ、これによ
り、容易にかつ同時に、それら複数のメモリブロックの
試験を行なうことができる。In the semiconductor integrated circuit of the present invention, the same input signal is applied to a plurality of memory blocks, and only one of the plurality of output signals output from the plurality of memory blocks is output via the tristate buffer. On the other hand, it detects whether or not the logics of the plurality of output signals match each other, and if they do not match, switches the tri-state buffer so that the output of the tri-state buffer becomes a high impedance state, Externally, by monitoring the output of the tri-state buffer, whether or not the output signals of all memory blocks match each other, and when the output signals of all memory blocks match, the output of the correct logic It is possible to detect whether or not a signal is obtained, which makes it easy and simultaneous. , It can be tested for the plurality of memory blocks.
【００１１】[0011]
【実施例】以下本発明の実施例について説明する。図１
は、本発明の半導体集積回路の一実施例の、メモリブロ
ックの機能試験を行なうテスト回路の概略構成図であ
る。図４に示す従来例のテスト回路の各構成要素と同一
の構成要素には、図４に付した番号と同一の番号を付し
て示し、相違点のみについて説明する。EXAMPLES Examples of the present invention will be described below. Figure 1
FIG. 6 is a schematic configuration diagram of a test circuit for performing a functional test of a memory block of an embodiment of a semiconductor integrated circuit of the present invention. The same components as those of the test circuit of the conventional example shown in FIG. 4 are denoted by the same numbers as those shown in FIG. 4, and only different points will be described.
【００１２】この図１に示す実施例には、２つのＲＡＭ
ブロック１２１，１２２のうち一方のＲＡＭブロック１
２２の出力信号を入力するトライステートバッファ２０
１とそのトライステートバッファ２０１の出力信号を外
部に伝えるためのテスト専用出力端子２０２が備えられ
ている。またこの実施例においては、２つのＲＡＭブロ
ック１２１，１２２双方の出力信号を入力するエクスク
ルーシブノア回路２０３が備えられており、トライステ
ートバッファ２０１はそのエクスクルーシブノア回路２
０３の出力により制御される。The embodiment shown in FIG. 1 has two RAMs.
One of the blocks 121 and 122, the RAM block 1
Tristate buffer 20 for inputting the output signal of 22
1 and a test-dedicated output terminal 202 for transmitting the output signal of the tri-state buffer 201 to the outside. Further, in this embodiment, an exclusive NOR circuit 203 for inputting the output signals of both of the two RAM blocks 121, 122 is provided, and the tri-state buffer 201 is provided with the exclusive NOR circuit 2.
It is controlled by the output of 03.
【００１３】ここで、動作モード制御信号ＭＤにより、
マルチプレクサ１１１，１１２が、テスト専用入力端子
１３から入力されたテスト用入力信号ＴＩが各ＲＡＭブ
ロック１２１，１２２に入力されるように切り換えら
れ、それら各ＲＡＭブロック１２１，１２２にテスト用
入力信号ＴＩが入力され、各ＲＡＭブロック１２１，１
２２から各出力信号が出力されるとそれらの出力信号は
エクスクルーシブノア回路２０３に入力され、そのエク
スクルーシブノア回路２０３により、トライステートバ
ッファ２０１が、それら２つの出力信号の論理が互いに
一致している場合にＲＡＭブロック１２２の出力信号を
テスト専用出力端子２０２に伝えるように切り換えら
れ、それら２つの出力信号の論理が互いに不一致の場合
にそのトライステートバッファ２０１の出力信号がハイ
インピーダンス状態となるように切り換えられる。Here, according to the operation mode control signal MD,
The multiplexers 111 and 112 are switched so that the test input signal TI input from the test dedicated input terminal 13 is input to the RAM blocks 121 and 122, and the test input signal TI is input to each of the RAM blocks 121 and 122. The RAM blocks 121, 1 input
When the output signals are output from the output signal 22, the output signals are input to the exclusive NOR circuit 203, and the exclusive NOR circuit 203 causes the tri-state buffer 201 to match the logics of the two output signals. The output signal of the RAM block 122 is switched to the test-dedicated output terminal 202, and when the logics of these two output signals do not match each other, the output signal of the tri-state buffer 201 is switched to a high impedance state. To be
【００１４】テスト専用出力端子２０２と接続された外
部回路３００では、図示のような分割抵抗３０１，３０
２と比較器３０３により、トライステートバッファ２０
１の出力が論理‘１’にあるか論理‘０’にあるか、そ
れともそのトライステートバッファ２０１の出力がハイ
インピーダンス状態にあるかが判別される。トライステ
ートバッファ２０１の出力が一度でもハイインピーダン
ス状態に遷移すると２つのＲＡＭブロック１２１，１２
２の出力信号の論理が互いに不一致であるため不良であ
ると判定され、トライステートバッファ２０１の出力が
一度もハイインピーダンス状態に変化しないときは、さ
らに、その出力の論理が期待値どおりであったか否かが
判定される。In the external circuit 300 connected to the test-dedicated output terminal 202, the dividing resistors 301 and 30 as shown in the drawing are used.
2 and the comparator 303, the tri-state buffer 20
It is determined whether the output of 1 is at the logic "1" or the logic "0" or the output of the tri-state buffer 201 is in the high impedance state. If the output of the tri-state buffer 201 transits to the high impedance state even once, the two RAM blocks 121, 12
If the output signals of the two output signals are determined to be defective because they do not match each other and the output of the tri-state buffer 201 does not change to the high impedance state even once, it is further determined whether the output logic is as expected. Is determined.
【００１５】このように、本実施例によれば１つのＲＡ
Ｍブロックの試験と同程度の時間、同程度の容易度で２
つのＲＡＭブロック２０１，２０２の試験を行なうこと
ができ、しかもテスト専用出力端子はＲＡＭブロックを
１つだけ搭載した場合と同じ数で済むことになる。図２
は、１つのＬＳＩに、さらに多数（ｎ個）のＲＡＭブロ
ックを備えた場合の、テスト用の出力信号の処理回路を
示した回路図である。Thus, according to this embodiment, one RA
2 times as easy as M block test
One RAM block 201, 202 can be tested, and the number of test-dedicated output terminals is the same as when only one RAM block is mounted. Figure 2
FIG. 4 is a circuit diagram showing a test output signal processing circuit in the case where one LSI is provided with a larger number (n) of RAM blocks.
【００１６】ｎ個のＲＡＭブロックの各出力信号のう
ち、１つのＲＡＭブロックの出力信号がトライステート
バッファ２０１に入力される。またそれらｎ個のＲＡＭ
ブロックの出力信号は、ｎ入力ノア回路２０４とｎ入力
アンド回路２０５に入力され、それらｎ入力ノア回路２
０４の出力とｎ入力アンド回路２０５の出力がオア回路
２０６に入力され、そのオア回路２０６の出力でトライ
ステートバッファ２０１が制御される。このような構成
により、トライステートバッファ２０１は、ｎ個のＲＡ
Ｍブロックの出力信号の論理がそれらｎ個のＲＡＭブロ
ックの全てに亘って一致しているときに入力を出力に伝
達し、それらの出力信号の論理が１つでも異なっている
ときに出力がハイインピーダンス状態となるように切り
換えられる。Of the output signals of the n RAM blocks, the output signal of one RAM block is input to the tristate buffer 201. In addition, those n RAMs
The output signal of the block is input to the n-input NOR circuit 204 and the n-input AND circuit 205, and these n-input NOR circuit 2
The output of 04 and the output of the n-input AND circuit 205 are input to the OR circuit 206, and the output of the OR circuit 206 controls the tri-state buffer 201. With such a configuration, the tri-state buffer 201 has n RAs.
When the logic of the output signals of the M blocks is the same across all of the n RAM blocks, the input is transmitted to the output, and when the logic of the output signals is different, the output is high. It is switched to the impedance state.
【００１７】このような回路を備えることにより、１つ
のＬＳＩに同一仕様のメモリブロックが何個搭載されて
いても、１個分のテスト専用出力端子を備え、１個分の
テスト時間でテストを行うことができる。By providing such a circuit, no matter how many memory blocks having the same specifications are mounted on one LSI, one test-dedicated output terminal is provided and a test can be performed in a test time of one. It can be carried out.
【００１８】[0018]
【発明の効果】以上説明したように、本発明によれば、
１つのＬＳＩに同一仕様のメモリブロックが複数搭載さ
れている場合であっても、メモリブロックを１つだけ搭
載した場合と同じ数のテスト専用出力端子を備えるだけ
で済み、したがってその分、通常の動作時に使用できる
入出力端子の数を増やすことができる。また、メモリブ
ロックのテストを行なうにあたっては、１つのメモリブ
ロックのテストと同一のテスト時間、１つのメモリブロ
ックのテストと同程度の容易さで、それら複数のメモリ
ブロックのテストを行なうことができる。As described above, according to the present invention,
Even when a plurality of memory blocks having the same specifications are mounted on one LSI, it is sufficient to provide the same number of test-dedicated output terminals as when mounting only one memory block. The number of input / output terminals that can be used during operation can be increased. Further, when testing a memory block, a plurality of memory blocks can be tested with the same test time as that for testing one memory block, and as easily as the test for one memory block.
【図１】本発明の半導体集積回路の一実施例の、メモリ
ブロックの機能試験を行なうテスト回路の概略構成図で
ある。FIG. 1 is a schematic configuration diagram of a test circuit for performing a function test of a memory block in an embodiment of a semiconductor integrated circuit of the present invention.
【図２】１つのＬＳＩに、さらに多数（ｎ個）のＲＡＭ
ブロックを備えた場合の、テスト用の出力信号の処理回
路を示した回路図である。[FIG. 2] Larger number (n pieces) of RAM in one LSI
It is a circuit diagram showing a processing circuit of an output signal for a test when it has a block.
【図３】メモリブロックの機能試験を行なうテスト回路
の概略構成図である。FIG. 3 is a schematic configuration diagram of a test circuit that performs a functional test of a memory block.
【図４】同一仕様の複数のメモリブロックがＬＳＩに搭
載された場合の、それら複数のメモリブロックの機能試
験を行なうテスト回路の概略構成図である。FIG. 4 is a schematic configuration diagram of a test circuit that performs a functional test on a plurality of memory blocks when the plurality of memory blocks having the same specifications are mounted on an LSI.
１３ テスト専用入力端子 １１１，１１２ マルチプレクサ １２１，１２２ ＲＡＭブロック ２０１ トライステートバッファ ２０２ テスト専用出力端子 ２０３ エクスクルーシブノア回路 ２０４ ｎ入力ノア回路 ２０５ ｎ入力アンド回路 ２０６ オア回路 ３００ 外部回路 ３０３ 比較器 13 Test dedicated input terminal 111, 112 Multiplexer 121, 122 RAM block 201 Tri-state buffer 202 Test dedicated output terminal 203 Exclusive NOR circuit 204 n-input NOR circuit 205 n-input AND circuit 206 OR circuit 300 External circuit 303 Comparator
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ Ｗ 7630−4Ｍ 21/82─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl.6 Identification number Internal reference number FI Technical indication H01L 21/66 F 7630-4M W 7630-4M 21/82
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316657AJPH07167918A (en) | 1993-12-16 | 1993-12-16 | Semiconductor integrated circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316657AJPH07167918A (en) | 1993-12-16 | 1993-12-16 | Semiconductor integrated circuit |
| Publication Number | Publication Date |
|---|---|
| JPH07167918Atrue JPH07167918A (en) | 1995-07-04 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316657APendingJPH07167918A (en) | 1993-12-16 | 1993-12-16 | Semiconductor integrated circuit |
| Country | Link |
|---|---|
| JP (1) | JPH07167918A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007077849A1 (en)* | 2005-12-28 | 2007-07-12 | System Fabrication Technologies, Inc. | Semiconductor chip and semiconductor integrated circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007077849A1 (en)* | 2005-12-28 | 2007-07-12 | System Fabrication Technologies, Inc. | Semiconductor chip and semiconductor integrated circuit |
| Publication | Publication Date | Title |
|---|---|---|
| US5115191A (en) | Testing integrated circuit capable of easily performing parametric test on high pin count semiconductor device | |
| KR0176697B1 (en) | Circuit board test system and method | |
| US7343537B2 (en) | IC with protocol selection memory coupled to serial scan path | |
| US5386392A (en) | Programmable high speed array clock generator circuit for array built-in self test memory chips | |
| US7447958B2 (en) | Parallel input/output self-test circuit and method | |
| US5513186A (en) | Method and apparatus for interconnect testing without speed degradation | |
| US5293123A (en) | Pseudo-Random scan test apparatus | |
| US6694463B2 (en) | Input/output continuity test mode circuit | |
| JP4090988B2 (en) | Digital system and error detection method for the digital system | |
| US5912899A (en) | Merged data memory testing circuits and related methods which provide different data values on merged data lines | |
| US20030046625A1 (en) | Method and apparatus for efficient control of multiple tap controllers | |
| US6028443A (en) | Test circuit for semiconductor integrated logic circuit using tristate buffers allowing control circuit for tristate to be tested | |
| US5566186A (en) | Test control device | |
| EP0933644B1 (en) | Device scan testing | |
| US5513189A (en) | Boundary scan system with improved error reporting using sentinel bit patterns | |
| JPH07167918A (en) | Semiconductor integrated circuit | |
| US6445205B1 (en) | Method of testing integrated circuits | |
| KR19990079785A (en) | Built-in magnetic test circuit | |
| US6421810B1 (en) | Scalable parallel test bus and testing method | |
| US6219812B1 (en) | Apparatus and method for interfacing boundary-scan circuitry with DTL output drivers | |
| US6321355B1 (en) | Semiconductor integrated circuit and method of testing the same | |
| JP4296055B2 (en) | Semiconductor integrated circuit, semiconductor circuit device, and memory macrocell | |
| JPH05312916A (en) | Testing circuit | |
| JPH08152459A (en) | Semiconductor device and its test method | |
| JPS6041237A (en) | Test facilitating system for lsi |
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal | Free format text:JAPANESE INTERMEDIATE CODE: A02 Effective date:20021210 |