【０００１】[0001]
【産業上の利用分野】本発明は交流的信号に対する利得
調整装置、特に、アナログデジタル変換動作を行なうア
ナログデジタル変換手段を含んで構成されている交流的
信号に対する利得調整装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gain adjusting device for an AC signal, and more particularly to a gain adjusting device for an AC signal which includes an analog-digital converting means for performing an analog-digital conversion operation.
【０００２】[0002]
【従来の技術】映像信号と前記の映像信号に付随する音
響信号等の情報信号とが記録されている記録媒体からの
記録情報の再生に当って、記録動作時における記録媒体
速度よりも早い記録媒体速度で再生する再生動作、いわ
ゆる、高速再生動作を行なった場合に得られる再生画像
を見ることにより、記録媒体に記録されている画像内容
を画像の記録時に要した時間に比べて短い時間内に確め
ることができるようにすることは、例えば、ヘリカルス
キャン型のＶＴＲ等において従来から行なわれて来てい
る。そして、前記のように画像内容の高速再生が行なわ
れた場合には、再生された映像信号に付随する音響信号
が周波数が高い方にピッチ変換された状態になっている
ために、その情報内容を把握できないことが通常であ
る。2. Description of the Related Art When reproducing recorded information from a recording medium on which a video signal and an information signal such as an audio signal accompanying the video signal are recorded, recording is performed at a speed higher than the recording medium speed during a recording operation. By looking at the playback image obtained when performing a playback operation that plays back at the medium speed, that is, a so-called high-speed playback operation, the content of the image recorded on the recording medium is displayed within a shorter time than the time required for recording the image. It has been conventionally performed, for example, in a helical scan type VTR or the like. When high-speed reproduction of the image content is performed as described above, since the audio signal accompanying the reproduced video signal has been pitch-converted to the higher frequency, the information content It is usually impossible to grasp.
【０００３】ところで、映像信号に付随する音響信号等
の情報信号が記録されている記録媒体を高速再生したと
きに再生された音響信号について、その情報内容を明態
に知ることができれば様々な用途の拡大も可能となるこ
とから、本出願人会社においても、高速再生された音響
信号を原音響信号に戻すようなピッチ変換を行なうため
の信号処理手段を備えた映像音声再生装置を提案してい
る（平成４年１１月１３日に特許出願した特願平３２８
６４４号「音響信号処理装置」、平成４年１２月２１日
に特許出願した特願平３５６２１７号「音響信号処理装
置」等の明細書を参照）。前記のように画像内容の高速
再生が行なわれた場合に、映像信号に付随する音響信号
のピッチ変換を行なって、音響情報内容の把握ができる
ようにした装置の一般的な構成としては、例えば２個の
メモリを備えていて、一方のメモリが書込み動作を行な
っている状態では、他方のメモリが読出し動作を行な
い、前記の２個のメモリが順次交互に書込み動作と読出
し動作とを行なうようにし、書込み状態に制御されたメ
モリに対して、高速再生された所定時間の音響信号を書
込みクロックに同期して書込んだ後に、読出し状態に制
御された前記のメモリから、メモリに書込まれている高
速再生された所定時間の音響信号を、原音響信号に復原
させることができような時間軸伸長を施しうる読出しク
ロック信号に同期して読出すようにしたものがあり、時
間軸圧縮再生音響信号の書込みと、時間軸伸長された状
態で読出された再生音響信号の状態とが図６に説明され
ている。By the way, if the information content of an audio signal reproduced when a recording medium on which an information signal such as an audio signal accompanying a video signal is recorded is reproduced at a high speed, various applications are possible. Therefore, the applicant company also proposed a video / audio reproduction device equipped with a signal processing means for performing pitch conversion such that an audio signal reproduced at high speed is returned to an original audio signal. (Patent application No. 328 filed on Nov. 13, 1992)
No. 644 “Acoustic signal processing device”, and Japanese Patent Application No. 356217 filed on Dec. 21, 1992 “Acoustic signal processing device”. As described above, when the high-speed reproduction of the image content is performed, the pitch of the audio signal accompanying the video signal is converted, and the audio information content can be grasped. In a state in which two memories are provided and one memory is performing a write operation, the other memory performs a read operation, and the two memories perform a write operation and a read operation alternately in turn. Then, after writing the audio signal reproduced at a high speed for a predetermined time in synchronization with the write clock to the memory controlled to the write state, the memory controlled to the read state is written to the memory. A high-speed reproduced acoustic signal of a predetermined time is read in synchronization with a read clock signal that can be expanded on the time axis so that the original acoustic signal can be restored. Ri, a write time warp playback sound signals, and the state of the playback sound signal read in a state of being extended time base is described in FIG.
【０００４】図６の（ａ）は、記録再生装置がＮ倍速の
再生動作を行なっている場合に、記録媒体から再生され
る音響信号、すなわち、記録の対象にされた原音響信号
に比べて１／Ｎに時間軸が圧縮された状態の時間軸圧縮
音響信号におけるＴ／Ｎの時間長の時間軸圧縮音響信号
だけが、間欠的に時間Ｔ毎にメモリに書込まれることを
示しており、また、図６の（ｂ）は前記のメモリに記憶
されていたＴ／Ｎの時間長を有する時間軸圧縮音響信号
がＮ倍に時間軸伸長されたＴの時間長の音響信号として
前記したメモリから読出されている状態を示している。
図６の（ａ），（ｂ）から明らかなように、前記のよう
な構成の装置では、Ｎ倍速で再生動作を行なっている記
録再生装置の記録媒体から再生された時間軸圧縮音響信
号について、時間軸上で時間長Ｔ毎に区切られた時間軸
圧縮音響信号におけるＴ／Ｎの時間長の時間軸圧縮音響
信号が、原音響信号と同じピッチの再生音響信号として
得られているから、前記した時間長Ｔを適切に選択し、
かつ、メモリに書込みが行なわれるＴ／Ｎの時間長の期
間に有効な音響情報が存在していれば、前記した原音響
信号と同じピッチの再生音響信号は、原音響信号におけ
る飛び飛びの信号部分ではあっても、Ｎ倍速再生された
音響信号の情報内容を確かめるのに役立つと考えられ
る。FIG. 6A shows an acoustic signal reproduced from the recording medium, that is, an original acoustic signal to be recorded, when the recording / reproducing apparatus is performing the reproducing operation at N times speed. It is shown that only the time-axis compressed acoustic signal having the time length of T / N in the time-axis compressed acoustic signal in which the time axis is compressed to 1 / N is intermittently written in the memory every time T. Also, FIG. 6 (b) has been described as the acoustic signal of the time length of T, which is the time-axis compressed acoustic signal having the time length of T / N stored in the memory, expanded by N times. The state is being read from the memory.
As is clear from (a) and (b) of FIG. 6, in the apparatus having the above-mentioned configuration, the time-axis compressed acoustic signal reproduced from the recording medium of the recording / reproducing apparatus performing the reproducing operation at N times speed Since the time-axis compressed acoustic signal having the time length of T / N in the time-axis compressed acoustic signal divided for each time length T on the time axis is obtained as the reproduced acoustic signal having the same pitch as the original acoustic signal, The time length T described above is appropriately selected,
In addition, if effective acoustic information exists during the time length of T / N in which writing is performed in the memory, the reproduced acoustic signal having the same pitch as the above-mentioned original acoustic signal is a discrete signal portion in the original acoustic signal. Even so, it is considered to be useful for confirming the information content of the sound signal reproduced at N times speed.
【０００５】ところで、記録動作時における記録素子と
記録媒体との相対速度に比べて大きな相対速度で再生素
子が記録媒体から記録信号を再生する高速再生動作時
に、記録媒体から再生される音響信号は、通常再生動作
時における再生音響信号よりも高い信号レベルのものに
なるから、高速再生が行なわれた場合に、映像信号に付
随する音響信号のピッチ変換を行なって、音響情報内容
の把握ができるようにする前述のような構成の装置、す
なわち、音響信号をデジタル信号に変換し、それをメモ
リに書込んだ後に、メモリから時間軸伸長して読出すよ
うな装置においては、高速再生動作時に音響信号の信号
レベルが、アナログデジタル変換器について定められて
いる入力信号レベルよりも高くなったときに、データが
クリップして歪を発生する。また、アナログデジタル変
換器への入力信号が微小になった場合には、量子化誤差
の影響が大きく現われるために、音質の劣化の問題が生
じることは周知のとおりである。By the way, the acoustic signal reproduced from the recording medium during the high-speed reproducing operation in which the reproducing element reproduces the recording signal from the recording medium at a relative speed larger than the relative speed between the recording element and the recording medium during the recording operation. Since the signal level becomes higher than that of the reproduced audio signal during the normal reproduction operation, when the high speed reproduction is performed, the pitch conversion of the audio signal accompanying the video signal can be performed to grasp the audio information content. In a device having the above-mentioned configuration, that is, a device that converts an acoustic signal into a digital signal, writes the digital signal in the memory, and then extends the time axis from the memory to read the signal, a high-speed reproduction operation is performed. When the signal level of the acoustic signal becomes higher than the input signal level specified for the analog-digital converter, the data will be clipped and distortion will occur. To. Further, it is well known that when the input signal to the analog-digital converter becomes minute, the influence of the quantization error greatly appears, so that the problem of sound quality deterioration occurs.
【０００６】それで、図５に示すようにアナログデジタ
ル変換器に供給される入力アナログ信号を自動利得制御
することにより、前記の問題を解決しようとする試みが
従来から行なわれて来ている。図５において３５は自動
利得調整増幅器、３６はアナログデジタル変換器、３７
はメモリ、３８はデジタルアナログ変換器、３９は制御
回路である。図５中の自動利得調整増幅器３５は、例え
ば図７に構成例が示されているように、可変利得増幅器
４０と検波回路４２と低域通過濾波器４１とを備えて構
成されている。自動利得調整増幅器３５の構成部材とし
て使用されている可変利得増幅器４０から出力された交
流的な信号は、検波回路４２で整流された後に、低域通
過濾波器４１によって平滑されて直流化された利得制御
信号として前記の可変利得増幅器４０に供給されること
により、前記した可変利得増幅器４０からの出力信号
は、略々一定な信号レベルに保持された状態の信号とし
て、自動利得調整増幅器３５から出力される。Therefore, an attempt has been conventionally made to solve the above problem by automatically controlling the gain of an input analog signal supplied to an analog-digital converter as shown in FIG. In FIG. 5, reference numeral 35 is an automatic gain adjustment amplifier, 36 is an analog-digital converter, and 37.
Is a memory, 38 is a digital-analog converter, and 39 is a control circuit. The automatic gain adjustment amplifier 35 in FIG. 5 is configured to include a variable gain amplifier 40, a detection circuit 42, and a low-pass filter 41 as shown in the configuration example in FIG. 7, for example. The AC signal output from the variable gain amplifier 40 used as a component of the automatic gain adjustment amplifier 35 is rectified by the detection circuit 42, smoothed by the low-pass filter 41, and converted into DC. By being supplied to the variable gain amplifier 40 as a gain control signal, the output signal from the variable gain amplifier 40 described above is output from the automatic gain adjustment amplifier 35 as a signal in a state of being held at a substantially constant signal level. Is output.
【０００７】前記の自動利得調整増幅器３５は、高速再
生時に信号レベルが高くなった再生信号を、所定の時間
遅れの後に適正な信号レベルまでに信号レベルが低下さ
れた状態の再生信号としてアナログデジタル変換器３６
に供給し、また微小な信号レベルとなった再生信号につ
いては、所定の時間遅れの後に適正な信号レベルまでに
信号レベルが上昇された状態の再生信号としてアナログ
デジタル変換器３６に供給するように動作するから、自
動利得調整増幅器３５からアナログデジタル変換器３６
には、アナログデジタル変換器３６について定められて
いる入力信号レベルよりも高くならず、また量子化誤差
の影響が問題にならない適正な信号レベルの入力信号が
供給されることになる。前記したアナログデジタル変換
器３６から出力されたデジタル信号は、メモリ３７に書
込まれた後に、メモリ３７から時間軸伸長して読出され
てデジタルアナログ変換器３８によりアナログ信号に変
換されて出力される。制御回路３９は前記したアナログ
デジタル変換器３６と、メモリ３７と、デジタルアナロ
グ変換器３８などの動作を制御する。The automatic gain adjustment amplifier 35 converts the reproduced signal whose signal level has become high during high speed reproduction into an analog digital signal as a reproduced signal whose signal level has been lowered to an appropriate signal level after a predetermined time delay. Converter 36
The reproduction signal which is supplied to the analog digital converter 36 is supplied to the analog-digital converter 36 as a reproduction signal in a state where the signal level is raised to an appropriate signal level after a predetermined time delay. Since it operates, the automatic gain adjustment amplifier 35 to the analog-digital converter 36
Will be supplied with an input signal of an appropriate signal level that does not become higher than the input signal level defined for the analog-digital converter 36 and the influence of the quantization error does not matter. The digital signal output from the analog-digital converter 36 is written in the memory 37, expanded in the time axis from the memory 37, read out, converted into an analog signal by the digital-analog converter 38, and output. . The control circuit 39 controls the operations of the analog-digital converter 36, the memory 37, the digital-analog converter 38, etc. described above.
【０００８】[0008]
【発明が解決しようとする課題】図５及び図７等の各図
を参照して説明した従来装置では、それの構成部材とし
て使用されている自動利得調整増幅器３５における一巡
の制御ループ中に設けられている低域通過濾波器４１の
時定数によって制御に時間遅れが生じるために、瞬間的
に大振幅の信号が入力された場合には、自動利得調整増
幅器３５による利得調整が行なわれないので、アナログ
デジタル変換器３６への入力信号が、アナログデジタル
変換器について定められている入力信号レベルを超えて
しまって、データがクリップして出力信号中に歪を発生
してしまうという問題点があり、また前記の問題点を解
決するために、自動利得調整増幅器３５における一巡の
制御ループ中に設けられている低域通過濾波器４１の時
定数を小さくした場合には、音声の抑揚によっても自動
利得調整増幅器３５による利得調整が行なわれてしまう
ようなことが起こってしまい、聞きずらい音響しか再生
できないということが問題になる。In the conventional device described with reference to FIGS. 5 and 7 and the like, the conventional device is provided in a loop control loop in the automatic gain adjustment amplifier 35 used as a component thereof. Since the control causes a time delay due to the time constant of the low-pass filter 41, the automatic gain adjustment amplifier 35 does not perform the gain adjustment when a large amplitude signal is input momentarily. However, there is a problem that the input signal to the analog-digital converter 36 exceeds the input signal level defined for the analog-digital converter, data is clipped, and distortion occurs in the output signal. Further, in order to solve the above problems, the time constant of the low pass filter 41 provided in the control loop of the automatic gain adjustment amplifier 35 is reduced. Expediently, the gain adjustment by the automatic gain control amplifier 35 will be happened that would take place, that only hesitation sound not heard not play becomes a problem by the intonation of the speech.
【０００９】図５及び図７を参照して既述した従来装置
で用いられている自動利得調整技術の問題点を解決する
手段の１つとして、例えば特開平４ー３６９６９７号公
報中に開示されている音声認識装置に適用されている自
動利得調整手段のように、入力信号を多数の周波数帯域
の信号成分に分離して周波数分析した後に自動利得調整
を行なうようにすることが提案されている。しかしなが
ら、前記の既提案の自動利得調整手段が採用される場合
には、自動利得調整のためには必要とされない周波数分
析のための余分な構成部分を用いることが必要とされる
ために、装置が大型化して高価なものになるという欠点
がある上に、レベルの設定が１回だけてあるために、レ
ベルの設定後に入力信号のレベルが変化した場合には対
応できないという問題点があり、前記のような問題点の
ない解決策が求められた。As one of means for solving the problem of the automatic gain adjustment technique used in the conventional device described with reference to FIGS. 5 and 7, it is disclosed in, for example, Japanese Patent Laid-Open No. 4-369697. It has been proposed that the automatic gain adjustment is performed after the input signal is separated into the signal components of a large number of frequency bands and the frequency analysis is performed, like the automatic gain adjustment means applied to the speech recognition apparatus. . However, if the previously proposed automatic gain adjustment means is employed, it is necessary to use an extra component for frequency analysis that is not required for automatic gain adjustment, so Has a drawback that it becomes large and expensive, and since the level is set only once, there is a problem that it cannot handle when the level of the input signal changes after setting the level. A solution without the above problems was sought.
【００１０】[0010]
【課題を解決するための手段】本発明は交流的信号に対
するアナログデジタル変換動作を行なうアナログデジタ
ル変換手段と、前記のアナログデジタル変換手段に先行
して設けられたプログラマブル利得制御手段と、前記の
アナログデジタル変換手段からの出力値が、変換最大値
または変換最小値になったときに、前記したプログラマ
ブル利得制御手段からの出力値が予め定められた量だけ
小さくなるように前記したプログラマブル利得制御手段
における利得の設定が行なわれるようにする手段と、利
得調整の対象にされている交流的信号における予め定め
られた時間長毎に設定した順次の信号区間の信号につい
ての前記したアナログデジタル変換手段からの出力値
が、交流的信号の交流軸と対応する出力値の上下に設定
された予め定められた大きさを超えなかった場合には、
前記したプログラマブル利得制御手段からの出力値が予
め定められた量だけ大きくなるように前記したプログラ
マブル利得制御手段における利得の設定が行なわれるよ
うにする手段とを備えてなる利得調整装置を提供する。SUMMARY OF THE INVENTION The present invention provides an analog-digital conversion means for performing an analog-digital conversion operation on an AC signal, a programmable gain control means provided prior to the analog-digital conversion means, and the analog described above. In the programmable gain control means described above, when the output value from the digital conversion means reaches the conversion maximum value or the conversion minimum value, the output value from the programmable gain control means decreases by a predetermined amount. The means for setting the gain and the analog-to-digital conversion means for the signals in the successive signal sections set for each predetermined time length in the AC signal to be gain adjusted are provided. The output value is predetermined and set above and below the output value corresponding to the AC axis of the AC signal. If you do not exceed the magnitude,
There is provided a gain adjusting device comprising: means for setting the gain in the programmable gain control means so that the output value from the programmable gain control means increases by a predetermined amount.
【００１１】[0011]
【作用】プログラマブル利得制御増幅器によって信号レ
ベルが調整された状態の交流的信号が供給されるアナロ
グデジタル変換器の出力値が供給されている最小値検出
器と最大値検出器とによって、アナログデジタル変換器
からの出力値が、変換最大値または変換最小値になった
ことが検出されたときには、前記のプログラマブル利得
制御増幅器からの出力値が予め定められた量だけ小さく
なるような利得制御データを発生させて、それをプログ
ラマブル利得制御増幅器に供給する。また、利得調整の
対象にされている交流的信号における予め定められた時
間長毎に設定した順次の信号区間の信号について、前記
したアナログデジタル器からの出力値が、交流的信号の
交流軸と対応する出力値の上下に設定された予め定めら
れた大きさを超えたか否かを検出して、前記したアナロ
グデジタル器からの出力値が、交流的信号の交流軸と対
応する出力値の上下に設定された予め定められた大きさ
を超えなかった場合には、前記したプログラマブル利得
制御制御増幅器からの出力値が予め定められた量だけ大
きくなるような利得制御データを発生させて、それをプ
ログラマブル利得制御増幅器に供給する。The analog-to-digital conversion is performed by the minimum value detector and the maximum value detector to which the output value of the analog-digital converter to which the AC signal whose signal level is adjusted by the programmable gain control amplifier is supplied is supplied. When it is detected that the output value from the converter reaches the conversion maximum value or the conversion minimum value, the gain control data is generated so that the output value from the programmable gain control amplifier is reduced by a predetermined amount. And supply it to the programmable gain control amplifier. Further, with respect to the signals of the successive signal sections set for each predetermined time length in the AC signal that is the target of gain adjustment, the output value from the analog-digital device is the AC axis of the AC signal. The output value from the analog / digital device is detected by detecting whether or not the predetermined value set above and below the corresponding output value is exceeded, and the output value corresponding to the AC axis of the AC signal is increased or decreased. If it does not exceed the predetermined size set in, the gain control data is generated so that the output value from the programmable gain control control amplifier described above increases by a predetermined amount, and the gain control data is generated. Supply to a programmable gain control amplifier.
【００１２】[0012]
【実施例】以下、添付図面を参照して本発明の利得調整
装置の具体的な内容を詳細に説明する。図１は本発明の
利得調整装置を備えて構成されている信号処理装置のブ
ロック図、図２はプログラマブル利得制御増幅器の構成
例を示すブロック図、図３はパルス発生回路の構成例を
示すブロック図、図４は本発明の利得調整装置の動作の
説明に使用されるタイミングチャートである。図１に示
す本発明の利得調整装置を備えて構成されている信号処
理装置において、１は信号処理の対象にされている交流
的信号の入力端子、２は信号処理装置の出力端子であ
り、３はプログラマブル利得制御増幅器、４はアナログ
デジタル変換器、５はメモリ、６はデジタルアナログ変
換器である。前記したプログラマブル利得制御増幅器３
は、それに供給される利得制御データＤＴ2に応じて利
得が変化して、入力端子１を介して供給された信号処理
の対象にされている交流的信号の信号レベルを調整して
アナログデジタル変換器４に与える。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The specific contents of the gain adjusting device of the present invention will be described in detail below with reference to the accompanying drawings. 1 is a block diagram of a signal processing device including a gain adjusting device of the present invention, FIG. 2 is a block diagram showing a configuration example of a programmable gain control amplifier, and FIG. 3 is a block showing a configuration example of a pulse generation circuit. 4 and 5 are timing charts used for explaining the operation of the gain adjusting device of the present invention. In the signal processing device including the gain adjusting device of the present invention shown in FIG. 1, 1 is an input terminal of an AC signal to be subjected to signal processing, 2 is an output terminal of the signal processing device, 3 is a programmable gain control amplifier, 4 is an analog-digital converter, 5 is a memory, and 6 is a digital-analog converter. Programmable gain control amplifier 3 described above
Is an analog-to-digital converter that adjusts the signal level of an AC signal that is a target of signal processing and that is supplied through the input terminal 1 because the gain changes according to the gain control data DT2 supplied to it. Give to 4.
【００１３】前記したプログラマブル利得制御増幅器３
は、例えば図２に例示されているような構成態様のもの
が使用される。図２に示すプログラマブル利得制御増幅
器３において、３ａは利得制御の対象にされる交流的信
号の入力端子、３ｂは利得制御が行なわれた交流的信号
の出力端子、３ｃは利得制御データＤＴ2の入力端子で
あり、また、２１，２２はバッファ増幅器、２３〜３０
はスイッチ、３１〜３４はインバータ、Ｒ，２Ｒ等は抵
抗であり、この図２に例示されているプログラマブル利
得制御増幅器３は、それの利得制御データＤＴ2の入力
端子３ｃに対して、６ビットの利得制御データＤＴ2
（Ｑo，Ｑ1…Ｑ5)が供給されることにより、利得が６４
段階に可変できるものとして構成されている。Programmable gain control amplifier 3 described above
Is used, for example, having a configuration as illustrated in FIG. In the programmable gain control amplifier 3 shown in FIG. 2, 3a is an input terminal for an AC signal to be subjected to gain control, 3b is an output terminal for an AC signal subjected to gain control, 3c is an input for gain control data DT2. 21 and 22 are buffer amplifiers, 23 to 30
Are switches, 31 to 34 are inverters, R, 2R, etc. are resistors, and the programmable gain control amplifier 3 illustrated in FIG. 2 has a 6-bit value for the input terminal 3c of the gain control data DT2. Gain control data DT2
By supplying (Qo, Q1 ... Q5), the gain is 64
It is configured to be variable in stages.
【００１４】入力端子３ａに供給された利得制御の対象
にされている交流的信号は、バッファ増幅器２１を経て
スイッチ２３，２５…２７，２９の可動接点に与えられ
ている。利得制御データＤＴ2が開閉制御信号として供
給される前記した各スイッチ２３，２５…２７，２９の
可動接点は、前記した利得制御データＤＴ2における特
定のものがハイレベルの状態にあるのか、ローレベルの
状態にあるのかによってオン,オフされ、また、前記の
利得制御データＤＴ2がインバータ３１〜３４を介して
開閉制御信号として供給される各スイッチ２４，２６…
２８，３０の可動接点は、前記した利得制御データＤＴ
2における特定のものがローレベルの状態にあるのか、
ハイレベルの状態にあるのかによってオン,オフされ
る。The AC signal, which is supplied to the input terminal 3a and is subjected to gain control, is applied to the movable contacts of the switches 23, 25 ... 27, 29 via the buffer amplifier 21. The movable contact of each of the switches 23, 25, ... 27, 29 to which the gain control data DT2 is supplied as an opening / closing control signal is at a low level or a specific one in the gain control data DT2 is at a high level. Each of the switches 24, 26 ... Which is turned on and off depending on whether it is in a state or not, and the gain control data DT2 is supplied as an opening / closing control signal through the inverters 31-34.
The movable contacts 28 and 30 have the above-mentioned gain control data DT.
Is a certain item in 2 in the low level state,
It is turned on and off depending on whether it is in the high level state.
【００１５】前記したスイッチ２３，２５…２７，２９
の各固定接点と、スイッチ２４，２６…２８，３０の各
固定接点とは、抵抗値がＲの抵抗器と、抵抗値が２Ｒの
抵抗器とからなるラダー回路網中におけるそれぞれ所定
の個所に接続されており、また、前記のスイッチ２４，
２６…２８，３０の可動接点は接地されている。それ
で、図２に例示されているプログラマブル利得制御増幅
器３は、それの利得制御データＤＴ2の入力端子３ｃに
対して、供給される６ビットの利得制御データＤＴ2
（Ｑo，Ｑ1…Ｑ5)によって、信号の減衰量が６４とおり
に切換えられるので利得が６４段階に可変できることに
なる。プログラマブル利得制御増幅器３からの出力信号
は、アナログデジタル変換器４によって所定のビット数
のデジタル信号に変換されて、データＤＴ1（以下の説
明では８ビットのデータであるとされている）としてメ
モリ５に書込まれる。前記したアナログデジタル変換器
４におけるＡＤ変換動作は、制御信号発生器７で発生さ
れたＡＤ変換クロック信号の供給を受けて行なわれる。
また、前記のメモリ５には、前記の制御信号発生器７で
発生されたメモリのクロック信号、読出し書込み切換信
号が与えられることにより、メモリ５へのデータＤＴ1
の書込み動作、メモリ５からの読出し動作が行なわれ
る。The switches 23, 25 ... 27, 29 described above
28, 30 and the fixed contacts of switches 24, 26 ... 28, 30 are located at predetermined positions in the ladder network composed of a resistor having a resistance value of R and a resistor having a resistance value of 2R. Connected to the switch 24,
The movable contacts 26, 28, 30 are grounded. Therefore, the programmable gain control amplifier 3 illustrated in FIG. 2 receives the 6-bit gain control data DT2 supplied to the input terminal 3c of its gain control data DT2.
By (Qo, Q1 ... Q5), the amount of signal attenuation can be switched in 64 ways, so that the gain can be varied in 64 steps. The output signal from the programmable gain control amplifier 3 is converted into a digital signal having a predetermined number of bits by the analog-digital converter 4, and is stored in the memory 5 as data DT1 (which is assumed to be 8-bit data in the following description). Written in. The AD conversion operation in the analog-digital converter 4 described above is performed in response to the supply of the AD conversion clock signal generated by the control signal generator 7.
Further, the memory 5 is supplied with the memory clock signal and the read / write switching signal generated by the control signal generator 7, so that the data DT1 to the memory 5 is supplied.
Writing operation and reading operation from the memory 5 are performed.
【００１６】前記したメモリ５からの読出し動作の態様
は、記録再生装置の再生モードと対応して変更されるの
であり、例えば、記録再生装置がＮ倍速の再生動作を行
なっていて、記録媒体から再生される音響信号が記録の
対象にされた原音響信号に比べて１／Ｎに時間軸が圧縮
された状態の時間軸圧縮音響信号になっている場合に
は、メモリ５へ書込まれていた１／Ｎに時間軸圧縮され
ている音響信号が、Ｎ倍に時間軸伸長されてもとの状態
の音響信号として読出されるのであり、前記したメモリ
５から読出されたデータは、制御信号発生器７からＤＡ
変換クロック信号が供給されてＤＡ変換動作を行なって
いるデジタルアナログ変換器６でアナログ信号形態の音
響信号に信号変換されて出力端子２に送出されるのであ
り、記録再生装置がＮ倍速の再生動作を行なっている場
合に、制御信号発生器７からデジタルアナログ変換器６
に供給されるＤＡ変換クロック信号としては、制御信号
発生器７からアナログデジタル変換器４に供給されるＡ
Ｄ変換クロック信号に比べてＮ倍の周期の変換クロック
信号が用いられるのであり、また、制御信号発生器７か
らメモリ５に供給されるクロック信号の周期も、読出し
動作時のクロック信号の周期が、書込み動作時のクロッ
ク信号の周期のＮ倍にされているのである。The mode of the read operation from the memory 5 is changed according to the reproduction mode of the recording / reproducing apparatus. For example, when the recording / reproducing apparatus is performing the N-times speed reproducing operation, the recording medium is read from the recording medium. If the reproduced sound signal is a time-axis compressed sound signal in which the time axis is compressed to 1 / N of the original sound signal to be recorded, it is written in the memory 5. The acoustic signal compressed in the time axis to 1 / N is read out as the original acoustic signal after being expanded in the time axis by N times, and the data read from the memory 5 is the control signal. DA from generator 7
The converted clock signal is supplied to the digital-to-analog converter 6 that is performing the DA conversion operation, and the converted signal is converted into an analog signal acoustic signal and sent to the output terminal 2. Control signal generator 7 to digital-analog converter 6
The DA conversion clock signal supplied to A is supplied from the control signal generator 7 to the analog-digital converter 4.
Since the conversion clock signal having a cycle N times that of the D conversion clock signal is used, the cycle of the clock signal supplied from the control signal generator 7 to the memory 5 is also the cycle of the clock signal during the read operation. , N times the cycle of the clock signal during the write operation.
【００１７】さて、図１に示す本発明の利得調整装置を
備えて構成されている信号処理装置において、入力端子
１に供給された信号処理の対象にされている交流的信号
は、プログラマブル利得制御増幅器３によって信号レベ
ルが調整された状態でアナログデジタル変換器４に与え
られるのであるが、前記したプログラマブル利得制御増
幅器３の利得は、アップダウンカウンタ１６から出力さ
れている利得制御データＤＴ2によって制御されている
のであり、前記した利得制御データＤＴ2は後述のよう
に、アナログデジタル変換器４から出力されるデータＤ
Ｔ1（前述のように８ビットのデータであるとし、以下
の記述においては１６進数の表示法を採用して記述を行
なうことにする）に基づいて発生されるのである。前記
したアナログデジタル変換器４から出力されたデータＤ
Ｔ1は、既述もしたようにメモリ５に供給されている他
に、最小値検出器８と最大値検出器９とパルス発生回路
１０にも供給されている。前記した最小値検出器８で
は、アナログデジタル変換器４から出力された８ビット
のデータＤＴ1の最小値０ｈを検出したときに、ハイレ
ベルの状態の出力Ｅ（図１参照）をオア回路１１に与え
る。また、前記した最大値検出器９では、アナログデジ
タル変換器４から出力された８ビットのデータＤＴ1の
最大値ＦＦｈを検出したときに、ハイレベルの状態の出
力Ｆ（図１参照）をオア回路１１に与える。In the signal processing apparatus having the gain adjusting apparatus of the present invention shown in FIG. 1, the AC signal supplied to the input terminal 1 and subjected to the signal processing is programmable gain control. The signal level is adjusted by the amplifier 3 and then applied to the analog-to-digital converter 4. The gain of the programmable gain control amplifier 3 is controlled by the gain control data DT2 output from the up / down counter 16. The gain control data DT2 is the data D output from the analog-digital converter 4 as described later.
It is generated based on T1 (assuming that it is 8-bit data as described above, and in the following description, the hexadecimal notation will be used for description). Data D output from the analog-digital converter 4 described above
T1 is supplied to the memory 5 as described above, and is also supplied to the minimum value detector 8, the maximum value detector 9, and the pulse generation circuit 10. When the minimum value detector 8 detects the minimum value 0h of the 8-bit data DT1 output from the analog-digital converter 4, it outputs the output E (see FIG. 1) in the high level state to the OR circuit 11. give. Further, when the maximum value detector 9 detects the maximum value FFh of the 8-bit data DT1 output from the analog-digital converter 4, it outputs the output F in the high level state (see FIG. 1) to the OR circuit. Give to 11.
【００１８】アナログデジタル変換器４から出力された
８ビットのデータＤＴ1の最小値０ｈは、アナログデジ
タル変換器４の最小値であり、またアナログデジタル変
換器４から出力された８ビットのデータＤＴ1の最大値
ＦＦｈは、アナログデジタル変換器４の最大値であっ
て、前記した０ｈ及びＦＦｈの値は８ビットのアナログ
デジタル変換器４における変換の限界値であって、アナ
ログデジタル変換器４から出力された８ビットのデータ
ＤＴ1が、前記した０ｈ及びＦＦｈの値を示した状態に
おいてはデジタル変換器４に入力されているアナログ信
号の信号レベルを低下させることが必要であることを表
わしている。したがって、前記のように最小値検出器８
からの出力Ｅと最大値検出器９からの出力Ｆとの論理和
を出力するオア回路１１の出力Ｇは、アナログデジタル
変換器４に対して供給されるアナログ信号の信号レベル
の低下を指示する信号として用いられるのである。The minimum value 0h of the 8-bit data DT1 output from the analog-digital converter 4 is the minimum value of the analog-digital converter 4, and the 8-bit data DT1 output from the analog-digital converter 4 is the minimum value. The maximum value FFh is the maximum value of the analog-digital converter 4, and the values of 0h and FFh described above are the limit values of conversion in the 8-bit analog-digital converter 4 and are output from the analog-digital converter 4. The 8-bit data DT1 indicates that it is necessary to lower the signal level of the analog signal input to the digital converter 4 when the values of 0h and FFh are shown. Therefore, as described above, the minimum value detector 8
The output G of the OR circuit 11 that outputs the logical sum of the output E from the output signal F and the output F from the maximum value detector 9 instructs the analog-digital converter 4 to reduce the signal level of the analog signal supplied. It is used as a signal.
【００１９】アナログデジタル変換器４から出力された
８ビットのデータＤＴ1が既述のように供給されている
パルス発生回路１０には、制御信号発生器７からリセッ
ト信号ＲＥＳ{図４の(ｂ）参照｝、信号ＣＫ1｛図４の
(ｃ）参照｝、信号ＣＫ2{図４の(ｄ）参照｝も供給され
ている。それでパルス発生回路１０では図４の(ｈ）,
（ｌ）に示されているような信号Ｊを発生して、それを
アンド回路１２に供給する。図３は前記したパルス発生
回路１０の具体的な構成例を示しているブロック図であ
り、１０ａ〜１０ｅは入力端子、１０ｆは出力端子であ
り、入力端子１０ａ，１０ｂには、アナログデジタル変
換器４から出力された８ビットのデータＤＴ1における
上位２桁の情報（最上位桁ＭＳＢの情報Ｑａと、最上位
桁の次の桁の情報Ｑｂ）が供給され、また、入力端子１
０ｃにはリセット信号ＲＥＳが供給され、さらに入力端
子１０ｄには信号ＣＫ1が供給され、さらにまた入力端
子１０ｅには信号ＣＫ2が供給される。出力端子１０ｆ
からはパルス発生回路１０の出力Ｊが送出される。To the pulse generation circuit 10 to which the 8-bit data DT1 output from the analog-digital converter 4 is supplied as described above, the reset signal RES from the control signal generator 7 ((b) of FIG. 4). Reference}, signal CK1 {of FIG. 4
(see (c)) and the signal CK2 (see (d) in FIG. 4) are also supplied. Therefore, in the pulse generation circuit 10, (h) of FIG.
Generate a signal J as shown in (l) and supply it to the AND circuit 12. FIG. 3 is a block diagram showing a specific configuration example of the pulse generation circuit 10 described above. 10a to 10e are input terminals, 10f is an output terminal, and input terminals 10a and 10b are analog-digital converters. Information of the upper two digits (information Qa of the most significant digit MSB and information Qb of the digit next to the most significant digit) in the 8-bit data DT1 output from 4 is supplied, and the input terminal 1
The reset signal RES is supplied to 0c, the signal CK1 is supplied to the input terminal 10d, and the signal CK2 is supplied to the input terminal 10e. Output terminal 10f
Outputs the output J of the pulse generation circuit 10.
【００２０】前記したパルス発生回路１０において、ア
ナログデジタル変換器４の出力データＤＴ1における上
位２桁の情報Ｑａ，Ｑｂが、入力端子１０ａ，１０ｂを
介して供給されているアンド回路１７では、前記の２つ
の入力Ｑａ，Ｑｂがともにハイレベルの状態の場合に
は、図４の（ｅ）に示してあるようにハイレベルの状態
の出力Ｍをラッチ回路１８のクロック入力端子に与え、
また、前記した２つの入力Ｑａ，Ｑｂの何れか一方でも
ローレベルの状態の場合には、図４の（ｉ）に示してあ
るようにローレベルの状態の出力Ｍをラッチ回路１８の
クロック入力端子に与える。前記のラッチ回路１８は、
パルス発生回路１０の入力端子１０ｃを介してリセット
端子に供給される図４の（ｂ）のリセット信号ＲＥＳに
よってリセットされる。また、前記のリセット信号ＲＥ
Ｓは、前記したラッチ回路１８のＱバー出力がデータ入
力端子に供給されているラッチ回路１９のリセット端子
にも供給されているから、前記のラッチ回路１８，１９
は同時にリセットされるのである。In the pulse generation circuit 10 described above, in the AND circuit 17 to which the information Qa, Qb of the upper two digits in the output data DT1 of the analog-digital converter 4 is supplied via the input terminals 10a, 10b, When the two inputs Qa and Qb are both in the high level state, the output M in the high level state is given to the clock input terminal of the latch circuit 18 as shown in (e) of FIG.
When either one of the two inputs Qa and Qb described above is in the low level state, the output M in the low level state is input to the clock of the latch circuit 18 as shown in (i) of FIG. Give to the terminal. The latch circuit 18 is
It is reset by the reset signal RES of FIG. 4B supplied to the reset terminal via the input terminal 10c of the pulse generation circuit 10. In addition, the reset signal RE
Since S is also supplied to the reset terminal of the latch circuit 19 to which the Q-bar output of the above-mentioned latch circuit 18 is supplied to the data input terminal,
Are reset at the same time.
【００２１】前記のリセット信号ＲＥＳは、利得調整の
対象にされている交流的信号における予め定められた時
間長毎に設定された順次の信号区間｛図４の（ａ）で
は、書込み期間ＷＴと信号区間とが同じ場合の例を示し
ている｝の開始時に発生されており、前記のリセット信
号ＲＥＳによって、ラッチ回路１８のＱバー出力Ｎは図
４の（ｆ），（ｊ）のようにハイレベルの状態になり、
また、ラッチ回路１９のＱ出力Ｐは図４の（ｇ），
（ｋ）のローレベルの状態になる。図４の（ｅ）に例示
されているように、前記したパルス発生回路１０におけ
るアンド回路１７の出力Ｍがハイレベルの状態になる場
合、すなわち、アナログデジタル変換器４の出力データ
ＤＴ1における上位２桁の情報Ｑａ，Ｑｂがともにハイ
レベルの状態の場合は、アナログデジタル変換器４から
出力されたデータがＣ０ｈを超えた場合であり、信号レ
ベルが小さい方に対して適性であることを示している。The reset signal RES is a sequential signal section which is set for each predetermined time length in the AC signal which is the object of gain adjustment (in the writing period WT in FIG. 4A). The signal bar is generated at the beginning of the case where the signal section is the same}. Due to the reset signal RES, the Q-bar output N of the latch circuit 18 is as shown in (f) and (j) of FIG. It will be in a high level state,
The Q output P of the latch circuit 19 is (g) in FIG.
The low level state of (k) is reached. As illustrated in (e) of FIG. 4, when the output M of the AND circuit 17 in the pulse generation circuit 10 described above is in a high level state, that is, the upper 2 in the output data DT1 of the analog-digital converter 4. When the digit information Qa and Qb are both in the high level state, it means that the data output from the analog-digital converter 4 exceeds C0h, which is suitable for the smaller signal level. There is.
【００２２】前記のようにアナログデジタル変換器４か
ら出力されたデータがＣ０ｈを超えていて、信号レベル
が小さい方に対して適性である場合には、前記したアン
ド回路１７からのハイレベルの状態の出力Ｍがクロック
端子に与えられるラッチ回路１８は、データ端子に与え
られているＶｃｃをラッチして、それのＱバー出力Ｎが
図４の（ｆ）のようにハイレベルからローレベルの状態
になる。これは利得調整の対象にされている交流的信号
における予め定められた時間長を有するように設定され
た１つの信号区間中で何度生じても結果は同じである。
図４の（ｆ）のようにローレベルの状態のラッチ回路１
８のＱバー出力Ｎがデータ端子に与えられているラッチ
回路１９は、前記した利得調整の対象にされている交流
的信号における予め定められた時間長を有するように設
定されている信号区間の終了直前にクロック端子に供給
される信号ＣＫ1によって、データ端子に与えられてい
るローレベルの状態のラッチ回路１８のＱバー出力Ｎを
ラッチするが、ラッチ回路１９のＱ出力Ｐは図４の
（ｇ）のようにローレベルの状態に保持される。As described above, when the data output from the analog-digital converter 4 exceeds C0h and is suitable for the one having a smaller signal level, the high level state from the AND circuit 17 described above. The latch circuit 18 whose output M is given to the clock terminal latches Vcc given to the data terminal, and the Q-bar output N of the latch circuit 18 is in the state from the high level to the low level as shown in (f) of FIG. become. The result is the same no matter how many times it occurs in one signal section set to have a predetermined time length in the AC signal to be gain-adjusted.
The latch circuit 1 in the low level state as shown in FIG.
The latch circuit 19 in which the Q-bar output N of 8 is given to the data terminal of the signal section which is set to have a predetermined time length in the AC signal which is the target of the gain adjustment described above. The signal CK1 supplied to the clock terminal immediately before the end latches the Q-bar output N of the latch circuit 18 in the low level state given to the data terminal, but the Q output P of the latch circuit 19 is shown in FIG. It is kept at a low level as in g).
【００２３】前記したラッチ回路１９のＱ出力が供給さ
れているアンド回路２０には、利得調整の対象にされて
いる交流的信号における予め定められた時間長を有する
ように設定されている信号区間の終了直前の期間で、か
つ前記した信号ＣＫ1の直後の時点に図４の（ｄ）のよ
うにハイレベルの状態の信号ＣＫ2が供給されるが、前
記のようにアナログデジタル変換器４から出力されたデ
ータがＣ０ｈを超えていて、信号レベルが小さい方に対
して適性である場合には、アンド回路２０の出力として
得られるパルス発生回路１０の出力Ｊは、図４の（ｈ）
のようにローレベルの状態の信号として出力端子１０ｆ
から送出されることになる。The AND circuit 20, to which the Q output of the latch circuit 19 is supplied, has a signal section set to have a predetermined time length in the AC signal to be gain-adjusted. The signal CK2 in the high level state is supplied as shown in (d) of FIG. 4 in the period immediately before the end of the above, and immediately after the above-mentioned signal CK1, but the signal is output from the analog-digital converter 4 as described above. When the output data exceeds C0h and is suitable for the smaller signal level, the output J of the pulse generation circuit 10 obtained as the output of the AND circuit 20 is (h) in FIG.
Output terminal 10f as a low level signal like
Will be sent from.
【００２４】また、前記したアナログデジタル変換器４
の出力データＤＴ1における上位２桁の情報Ｑａ，Ｑｂ
の内の何れか一方でもローレベルの状態の場合は、アナ
ログデジタル変換器４から出力されたデータがＣ０ｈを
超えない場合であり、信号レベルが小さい方に対して不
適性であることを示している。この場合には前記したア
ンド回路１７からの出力Ｍは、図４の（ｉ）に示されて
いるようにローレベルの状態のままであるから、そのロ
ーレベル出力Ｍがクロック端子に与えられるラッチ回路
１８は、データ端子に与えられているＶｃｃがラッチさ
れないから、それのＱバー出力Ｎは図４の（ｊ）のよう
にハイレベルの状態のままに保持されている。それで図
４の（ｊ）のようにハイレベルの状態のラッチ回路１８
のＱバー出力Ｎがデータ端子に与えられているラッチ回
路１９は、前記した利得調整の対象にされている交流的
信号における予め定められた時間長を有するように設定
されている信号区間の終了直前にクロック端子に供給さ
れる信号ＣＫ1によって、データ端子に与えられている
ハイレベルの状態のラッチ回路１８のＱバー出力Ｎをラ
ッチするので、ラッチ回路１９のＱ出力Ｐは図４の
（ｋ）のようにハイレベルの状態に変化する。The analog-digital converter 4 described above is also used.
Two-digit information Qa, Qb in the output data DT1 of
In the case where any one of the above is in the low level state, it means that the data output from the analog-digital converter 4 does not exceed C0h, which indicates that the one with the smaller signal level is unsuitable. There is. In this case, since the output M from the AND circuit 17 remains in the low level state as shown in FIG. 4 (i), the low level output M is latched to the clock terminal. In the circuit 18, since Vcc applied to the data terminal is not latched, the Q-bar output N of the circuit 18 is kept in the high level state as shown in (j) of FIG. Therefore, the latch circuit 18 in the high level state as shown in FIG.
Of the latch circuit 19 whose Q-bar output N is applied to the data terminal is set to have a predetermined time length in the AC signal which is the target of the gain adjustment described above. The signal CK1 supplied to the clock terminal immediately before latches the Q-bar output N of the latch circuit 18 at the high level applied to the data terminal, so that the Q output P of the latch circuit 19 is (k) in FIG. ) Changes to a high level state.
【００２５】図４の（ｋ）に示すようなハイレベルの状
態のＱ出力Ｐがラッチ回路１９から供給されているアン
ド回路２０は、利得調整の対象にされている交流的信号
における予め定められた時間長を有するように設定され
ている信号区間の終了直前の期間で、かつ前記した信号
ＣＫ1の直後の時点に供給された図４の（ｄ）のような
ハイレベルの状態の信号ＣＫ2によって、図４の（ｌ）
のようなハイレベルの状態の信号Ｊを、パルス発生回路
１０の出力Ｊとして出力端子１０ｆから送出させること
になる。前記したパルス発生回路１０の出力端子１０ｆ
から送出された出力Ｊは、アンド回路１２の１入力とし
て供給される。前記のアンド回路１２には前記のパルス
発生回路１０の出力Ｊと、３Ｆ検出器１５の出力Ｉとに
よって、アップダウンカウンタ１６をアップカウンタと
して動作させるクロック信号Ｋを出力して、それをアッ
プダウンカウンタ１６に供給する。The AND circuit 20 to which the Q output P in the high level state as shown in FIG. 4 (k) is supplied from the latch circuit 19 is predetermined in the AC signal whose gain is to be adjusted. By the signal CK2 in the high level state as shown in FIG. 4D, which is supplied at the time immediately before the end of the signal section set to have the different time length and immediately after the signal CK1 described above. , (L) of FIG.
The signal J in the high level state as described above is transmitted from the output terminal 10f as the output J of the pulse generation circuit 10. Output terminal 10f of the pulse generating circuit 10 described above
The output J sent from is supplied as one input of the AND circuit 12. A clock signal K for operating the up / down counter 16 as an up counter is output to the AND circuit 12 by the output J of the pulse generation circuit 10 and the output I of the 3F detector 15, and the up / down signal is output. Supply to the counter 16.
【００２６】また、前記のアップダウンカウンタ１６を
ダウンカウンタとして動作させるクロック信号Ｌは、ア
ンド回路１３からアップダウンカウンタ１６に供給され
ているが、前記したアンド回路１３から出力されるクロ
ック信号Ｌは、既述したオア回路１１から出力された信
号Ｇと、ゼロ検出器１４と、制御信号発生器７で発生さ
れた１標本化周期毎に１個ずつ発生される信号ＣＫ3と
の論理積によって発生されるのである。前記したプログ
ラマブル利得制御増幅器３と、ゼロ検出器１４と、３Ｆ
検出器１５とに供給される利得制御データＤＴ2を出力
するアップダウンカウンタ１６は、プリセット端子にモ
ード変更パルスＭＣＰが供給されたときに、計数値とし
て３Ｆｈをプリセットする。それにより、再生モードの
変更時には必らず利得調整動作が行なわれるために、再
生モードの変更によって再生信号レベルが変化した場合
にも常に適正な信号レベルの交流的な信号をアナログデ
ジタル変換器４に入力させることができる。The clock signal L for operating the up / down counter 16 as a down counter is supplied from the AND circuit 13 to the up / down counter 16, but the clock signal L output from the AND circuit 13 is Generated by the logical product of the signal G output from the OR circuit 11 described above, the zero detector 14, and the signal CK3 generated by the control signal generator 7 for each sampling period. Is done. Programmable gain control amplifier 3 described above, zero detector 14, and 3F
The up / down counter 16 that outputs the gain control data DT2 supplied to the detector 15 presets 3Fh as a count value when the mode change pulse MCP is supplied to the preset terminal. As a result, the gain adjusting operation is always performed when the reproduction mode is changed, and therefore, even when the reproduction signal level is changed due to the change of the reproduction mode, an AC signal having an appropriate signal level is always supplied to the analog-digital converter 4. Can be entered.
【００２７】前記のアップダウンカウンタ１６は前記し
たアンド回路１２からの信号Ｋによってカウントアップ
の計数動作を行ない、また、前記した前記したアンド回
路１３からの信号Ｌによってカウントダウンの計数動作
を行なう。前記のアップダウンカウンタ１６の出力が供
給されるゼロ検出器１４は、前記のアップダウンカウン
タ１６がダウンカウンタとしての動作を行なっていると
きに、それの計数値が０ｈ→３Ｆｈにならないようにす
るためのゼロ検出器であって、ゼロ検出器１４では前記
のアップダウンカウンタ１６から出力される計数値が０
ｈとなったときに、ローレベルの状態となる出力Ｈをア
ンド回路１３に与える。また前記のアップダウンカウン
タ１６の出力が供給される３Ｆ検出器１５は、前記のア
ップダウンカウンタ１６がアップカウンタとしての動作
を行なっているときに、それの計数値が３Ｆｈ→０ｈに
ならないようにするための３Ｆ検出器であって、３Ｆ検
出器１５では前記のアップダウンカウンタ１６から出力
される計数値が３Ｆｈとなったときに、ローレベルの状
態となる出力Ｉをアンド回路１２に与える。The up / down counter 16 performs a count-up counting operation by the signal K from the AND circuit 12 and a count-down counting operation by the signal L from the AND circuit 13. The zero detector 14 to which the output of the up / down counter 16 is supplied prevents the count value thereof from becoming 0h → 3Fh when the up / down counter 16 is operating as a down counter. In the zero detector 14, the count value output from the up / down counter 16 is 0.
When it becomes h, the output H which is in the low level state is given to the AND circuit 13. Further, the 3F detector 15 to which the output of the up / down counter 16 is supplied is configured so that the count value thereof does not become 3Fh → 0h when the up / down counter 16 is operating as an up counter. The 3F detector 15 is provided for providing the AND circuit 12 with the output I which is in the low level state when the count value output from the up / down counter 16 becomes 3Fh.
【００２８】前述のように本発明の利得調整装置は、プ
ログラマブル利得制御増幅器３によって信号レベルが調
整された状態の交流的信号が供給されるアナログデジタ
ル変換器４から出力されたデータＤＴ1が与えられてい
る最小値検出器８と最大値検出器９とによって、アナロ
グデジタル変換器４から出力されたデータ値が、アナロ
グデジタル変換器４における変換最大値または変換最小
値になったことが検出されたときに、前記のプログラマ
ブル利得制御増幅器３からの出力値が予め定められた量
だけ小さくなるような利得制御データＤＴ2をアップダ
ウンカウンタ１６で発生させて、それをプログラマブル
利得制御増幅器３に供給し、また、利得調整の対象にさ
れている交流的信号における予め定められた時間長毎に
設定した順次の信号区間の信号について、アナログデジ
タル器４から出力されたデータＤＴ1の値が、交流的信
号の交流軸と対応する出力値の上下に設定された予め定
められた大きさを超えたか否かを検出して、アナログデ
ジタル器４から出力されたデータＤＴ1の値が、交流的
信号の交流軸と対応する出力値の上下に設定された予め
定められた大きさを超えなかった場合には、前記したプ
ログラマブル利得制御制御増幅器３からの出力値が予め
定められた量だけ大きくなるような利得制御データＤＴ
2をアップダウンカウンタ１６で発生させて、それをプ
ログラマブル利得制御増幅器３に供給するようにしたの
で、アナログデジタル変換器４には、常に適正な信号レ
ベルの交流的信号が入力されることになる。As described above, the gain adjusting device of the present invention is supplied with the data DT1 output from the analog-digital converter 4 to which the AC signal whose signal level is adjusted by the programmable gain control amplifier 3 is supplied. It has been detected by the minimum value detector 8 and the maximum value detector 9 that the data value output from the analog-digital converter 4 has become the conversion maximum value or the conversion minimum value in the analog-digital converter 4. At this time, the up / down counter 16 generates gain control data DT2 such that the output value from the programmable gain control amplifier 3 becomes smaller by a predetermined amount, and the gain control data DT2 is supplied to the programmable gain control amplifier 3. In addition, a sequential signal set for each predetermined time length in the AC signal that is the target of gain adjustment It is detected whether or not the value of the data DT1 output from the analog / digital device 4 exceeds the predetermined value set above and below the output value corresponding to the AC axis of the AC signal with respect to the signal between them. If the value of the data DT1 output from the analog / digital device 4 does not exceed the predetermined value set above and below the output value corresponding to the AC axis of the AC signal, the above-mentioned programmable Gain control data DT such that the output value from the gain control control amplifier 3 increases by a predetermined amount.
Since 2 is generated by the up / down counter 16 and is supplied to the programmable gain control amplifier 3, the AC signal having an appropriate signal level is always input to the analog-digital converter 4. .
【００２９】[0029]
【発明の効果】以上、詳細に説明したところから明らか
なように本発明の利得調整装置は、プログラマブル利得
制御増幅器によって信号レベルが調整された状態の交流
的信号が供給されるアナログデジタル変換器の出力値が
供給されている最小値検出器と最大値検出器とによっ
て、アナログデジタル変換器からの出力値が、変換最大
値または変換最小値になったことが検出されたときに
は、前記のプログラマブル利得制御増幅器からの出力値
が予め定められた量だけ小さくなるような利得制御デー
タを発生させて、それをプログラマブル利得制御増幅器
に供給し、また、利得調整の対象にされている交流的信
号における予め定められた時間長毎に設定した順次の信
号区間の信号について、前記したアナログデジタル器か
らの出力値が、交流的信号の交流軸と対応する出力値の
上下に設定された予め定められた大きさを超えたか否か
を検出して、前記したアナログデジタル器からの出力値
が、交流的信号の交流軸と対応する出力値の上下に設定
された予め定められた大きさを超えなかった場合には、
前記したプログラマブル利得制御制御増幅器からの出力
値が予め定められた量だけ大きくなるような利得制御デ
ータを発生させて、それをプログラマブル利得制御増幅
器に供給して、アナログデジタル変換器に供給される交
流的信号の信号レベルが制御されるようにしたものであ
るから、本発明の利得調整装置では過大な入力信号に対
する利得の調整が高速に行なわれるために、信号レベル
の過大な信号がアナログデジタル変換器に入力された場
合に発生する歪も短時間に抑えられ、また、映像信号に
付随する音響信号等の情報信号が記録されている記録媒
体を高速再生したときに再生される音響信号の情報内容
を明態に知ることができるような音響信号を得るための
音響信号処理装置に本発明の利得調整装置が適用された
場合には、本発明の利得調整装置では再生モードの変更
時に最大の信号レベルに設定され、その信号レベルに対
する信号レベルの調整が短時間に終了して、その後、徐
々に信号レベルが低下した場合には、ゆっくりと低い信
号レベルでの調整が行なわれるように動作するために、
利得調整の対象にされている交流的信号における予め定
められた時間長毎に設定した順次の信号区間内での信号
レベルの変動には追従することがないので抑揚等を変化
させることがなく、聞き易い音声信号を得ることがで
き、また、再生モードの変更時に再調整が行なわれるの
で、各種の再生速度に対して最適な信号レベルの調整動
作が迅速に行なわれる。さらに、本発明の利得調整装置
における制御部は、すべて論理回路化できるので、集積
回路によって構成することが容易であり、安価に製作す
ることができ、また、しきい値の設定が任意に簡単に行
なわれ、調整が不要が動作が安定である上に、動作中の
信号レベルの変動に対応して、最適な信号レベルの調整
が繰返されるので、性能の良い装置を小型、安価なもの
として構成することができる。As is apparent from the above detailed description, the gain adjusting device of the present invention is an analog-digital converter to which an AC signal whose signal level is adjusted by a programmable gain control amplifier is supplied. When it is detected that the output value from the analog-digital converter has reached the conversion maximum value or the conversion minimum value by the minimum value detector and the maximum value detector to which the output value is supplied, the programmable gain The gain control data is generated such that the output value from the control amplifier is reduced by a predetermined amount and is supplied to the programmable gain control amplifier, and the gain control data is previously supplied to the AC signal to be gain-adjusted. Regarding the signals of the sequential signal sections set for each predetermined time length, the output value from the analog-digital device is AC The output value corresponding to the AC axis of the AC signal is detected by detecting whether or not it exceeds a predetermined value set above and below the output value corresponding to the AC axis of the signal. If it does not exceed the predetermined value set above and below the output value
An alternating current supplied to the analog-digital converter by generating gain control data such that the output value from the programmable gain control control amplifier is increased by a predetermined amount, and supplying the gain control data to the programmable gain control amplifier. Since the signal level of the dynamic signal is controlled, the gain adjusting device of the present invention adjusts the gain with respect to an excessive input signal at high speed. The distortion that occurs when input to the device is also suppressed in a short time, and the information of the audio signal that is reproduced when the recording medium on which the information signal such as the audio signal accompanying the video signal is recorded is reproduced at high speed. When the gain adjusting device of the present invention is applied to an acoustic signal processing device for obtaining an acoustic signal whose contents can be clearly known, the present invention In the gain adjuster, the maximum signal level is set when the playback mode is changed, the signal level adjustment for that signal level is completed in a short time, and then, if the signal level is gradually reduced, a low signal level is slowly added. In order to work as if the level adjustments were made,
Since there is no change in the signal level within a sequential signal section set for each predetermined time length in the AC signal that is the target of gain adjustment, there is no change in intonation or the like, Since it is possible to obtain a voice signal that is easy to hear and readjustment is performed when the reproduction mode is changed, the optimum signal level adjustment operation can be quickly performed for various reproduction speeds. Further, since all the control units in the gain adjusting device of the present invention can be formed into a logic circuit, they can be easily configured by an integrated circuit, can be manufactured at low cost, and the threshold value can be arbitrarily set easily. The operation is stable and requires no adjustment, and the optimum signal level adjustment is repeated in response to fluctuations in the signal level during operation. Can be configured.
【図１】本発明の利得調整装置を備えて構成されている
信号処理装置の一例構成のブロック図である。FIG. 1 is a block diagram of an example configuration of a signal processing device that includes a gain adjusting device of the present invention.
【図２】プログラマブル利得制御増幅器の構成例を示す
ブロック図である。FIG. 2 is a block diagram showing a configuration example of a programmable gain control amplifier.
【図３】パルス発生回路の構成例を示すブロック図であ
る。FIG. 3 is a block diagram showing a configuration example of a pulse generation circuit.
【図４】本発明の利得調整装置の動作の説明に使用され
るタイミングチャートである。FIG. 4 is a timing chart used for explaining the operation of the gain adjusting device of the present invention.
【図５】従来の音響信号処理装置の構成例を示すブロッ
ク図である。FIG. 5 is a block diagram showing a configuration example of a conventional acoustic signal processing device.
【図６】映像信号に付随する音響信号等の情報信号が記
録されている記録媒体を高速再生したときに再生される
音響信号の情報内容を明態に知ることができるような音
響信号を得るための音響信号処理装置の構成原理を説明
するための図である。FIG. 6 is a diagram showing an audio signal that allows the information content of an audio signal reproduced when a recording medium on which an information signal such as an audio signal accompanying a video signal is recorded to be reproduced at high speed. It is a figure for explaining the composition principle of the acoustic signal processing device for.
【図７】従来の一般的な自動利得制御回路のブロック図
である。FIG. 7 is a block diagram of a conventional general automatic gain control circuit.
３…プログラマブル利得制御増幅器、４…アナログデジ
タル変換器、５…メモリ、制御信号発生器 ６…デジタルアナログ変換器６、７…制御信号発生器、
８…最小値検出器、９…最大値検出器、１０…パルス発
生回路、１１…オア回路、１２，１３，１７，２０…ア
ンド回路 １４…ゼロ検出器、１５…３Ｆ検出器、１６…アップダ
ウンカウンタ、１８，１９…ラッチ回路、２１，２２…
バッファ増幅器、２３〜３０…スイッチ、３１〜３４…
インバータ、３５…自動利得調整増幅器、３６…アナロ
グデジタル変換器、３７…メモリ、３８…デジタルアナ
ログ変換器、３９…制御回路、４０…可変利得増幅器、
４１…低域通過濾波器、４２…検波回路、3 ... Programmable gain control amplifier, 4 ... Analog-digital converter, 5 ... Memory, control signal generator 6 ... Digital-analog converter 6, 7 ... Control signal generator,
8 ... Minimum value detector, 9 ... Maximum value detector, 10 ... Pulse generation circuit, 11 ... OR circuit, 12, 13, 17, 20 ... AND circuit 14 ... Zero detector, 15 ... 3F detector, 16 ... UP Down counters, 18, 19 ... Latch circuits, 21, 22 ...
Buffer amplifier, 23 to 30 ... Switch, 31 to 34 ...
Inverter, 35 ... Automatic gain adjustment amplifier, 36 ... Analog-digital converter, 37 ... Memory, 38 ... Digital-analog converter, 39 ... Control circuit, 40 ... Variable gain amplifier,
41 ... Low-pass filter, 42 ... Detection circuit,
【手続補正書】[Procedure amendment]
【提出日】平成６年４月２１日[Submission date] April 21, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１１】[0011]
【作用】プログラマブル利得制御増幅器によって信号レ
ベルが調整された状態の交流的信号が供給されるアナロ
グデジタル変換器の出力値が供給されている最小値検出
器と最大値検出器とによって、アナログデジタル変換器
からの出力値が、変換最大値または変換最小値になった
ことが検出されたときには、前記のプログラマブル利得
制御増幅器からの出力値が予め定められた量だけ小さく
なるような利得制御データを発生させて、それをプログ
ラマブル利得制御増幅器に供給する。また、利得調整の
対象にされている交流的信号における予め定められた時
間長毎に設定した順次の信号区間の信号について、前記
したアナログデジタル変換器からの出力値が、交流的信
号の交流軸と対応する出力値の上下に設定された予め定
められた大きさを超えたか否かを検出して、前記したア
ナログデジタル変換器からの出力値が、交流的信号の交
流軸と対応する出力値の上下に設定された予め定められ
た大きさを超えなかった場合には、前記したプログラマ
ブル利得制御制御増幅器からの出力値が予め定められた
量だけ大きくなるような利得制御データを発生させて、
それをプログラマブル利得制御増幅器に供給する。The analog-to-digital conversion is performed by the minimum value detector and the maximum value detector to which the output value of the analog-digital converter to which the AC signal whose signal level is adjusted by the programmable gain control amplifier is supplied is supplied. When it is detected that the output value from the converter reaches the conversion maximum value or the conversion minimum value, the gain control data is generated so that the output value from the programmable gain control amplifier is reduced by a predetermined amount. And supply it to the programmable gain control amplifier. Further, the output value from the above-mentioned analog-digital converter is the AC axis of the AC signal for the signals of the sequential signal sections set for each predetermined time length in the AC signal which is the object of gain adjustment. The output value from the analog-to-digital converter is detected by detecting whether or not a predetermined magnitude set above and below the corresponding output value is exceeded, and the output value corresponding to the AC axis of the AC signal. If it does not exceed the predetermined size set above and below, generate the gain control data such that the output value from the programmable gain control control amplifier is increased by a predetermined amount,
It is fed to a programmable gain control amplifier.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２６[Correction target item name] 0026
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２６】また、前記のアップダウンカウンタ１６を
ダウンカウンタとして動作させるクロック信号Ｌは、ア
ンド回路１３からアップダウンカウンタ１６に供給され
ているが、前記したアンド回路１３から出力されるクロ
ック信号Ｌは、既述したオア回路１１から出力された信
号Ｇと、ゼロ検出器１４から出力された信号Ｈと、制御
信号発生器７で発生された１標本化周期毎に１個ずつ発
生される信号ＣＫ3との論理積によって発生されるので
ある。前記したプログラマブル利得制御増幅器３と、ゼ
ロ検出器１４と、３Ｆ検出器１５とに供給される利得制
御データＤＴ2を出力するアップダウンカウンタ１６
は、プリセット端子にモード変更パルスＭＣＰが供給さ
れたときに、計数値として３Ｆｈをプリセットする。そ
れにより、再生モードの変更時には必らず利得調整動作
が行なわれるために、再生モードの変更によって再生信
号レベルが変化した場合にも常に適正な信号レベルの交
流的な信号をアナログデジタル変換器４に入力させるこ
とができる。The clock signal L for operating the up / down counter 16 as a down counter is supplied from the AND circuit 13 to the up / down counter 16, but the clock signal L output from the AND circuit 13 is , The signal G output from the OR circuit 11 described above, the signal H output from the zero detector 14, and the signal CK3 generated by the control signal generator 7 for each sampling period. It is generated by the logical product of and. An up / down counter 16 for outputting the gain control data DT2 supplied to the programmable gain control amplifier 3, the zero detector 14 and the 3F detector 15 described above.
Presets 3Fh as a count value when the mode change pulse MCP is supplied to the preset terminal. As a result, the gain adjusting operation is always performed when the reproduction mode is changed, and therefore, even when the reproduction signal level is changed due to the change of the reproduction mode, an AC signal having an appropriate signal level is always supplied to the analog-digital converter 4. Can be entered.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２７[Name of item to be corrected] 0027
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２７】前記のアップダウンカウンタ１６は前記し
たアンド回路１２からの信号Ｋによってカウントアップ
の計数動作を行ない、また、前記したアンド回路１３か
らの信号Ｌによってカウントダウンの計数動作を行な
う。前記のアップダウンカウンタ１６の出力が供給され
るゼロ検出器１４は、前記のアップダウンカウンタ１６
がダウンカウンタとしての動作を行なっているときに、
それの計数値が０ｈ→３Ｆｈにならないようにするため
のゼロ検出器であって、ゼロ検出器１４では前記のアッ
プダウンカウンタ１６から出力される計数値が０ｈとな
ったときに、ローレベルの状態となる出力Ｈをアンド回
路１３に与える。また前記のアップダウンカウンタ１６
の出力が供給される３Ｆ検出器１５は、前記のアップダ
ウンカウンタ１６がアップカウンタとしての動作を行な
っているときに、それの計数値が３Ｆｈ→０ｈにならな
いようにするための３Ｆ検出器であって、３Ｆ検出器１
５では前記のアップダウンカウンタ１６から出力される
計数値が３Ｆｈとなったときに、ローレベルの状態とな
る出力Ｉをアンド回路１２に与える。The up / down counter 16 counts up by the signal K from the AND circuit 12 and counts down by the signal L from the AND circuit 13. The zero detector 14 to which the output of the up / down counter 16 is supplied is
Is operating as a down counter,
A zero detector for preventing the count value thereof from becoming 0h → 3Fh. The zero detector 14 outputs a low level signal when the count value output from the up / down counter 16 becomes 0h. The output H that is in the state is given to the AND circuit 13. In addition, the up / down counter 16
The 3F detector 15 to which the output of is supplied is a 3F detector for preventing the count value of the up / down counter 16 from becoming 3Fh → 0h when the up / down counter 16 is operating as an up counter. Yes, 3F detector 1
In No. 5, when the count value output from the up / down counter 16 becomes 3Fh, the output I which is in the low level state is given to the AND circuit 12.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２８[Correction target item name] 0028
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２８】前述のように本発明の利得調整装置は、プ
ログラマブル利得制御増幅器３によって信号レベルが調
整された状態の交流的信号が供給されるアナログデジタ
ル変換器４から出力されたデータＤＴ1が与えられてい
る最小値検出器８と最大値検出器９とによって、アナロ
グデジタル変換器４から出力されたデータ値が、アナロ
グデジタル変換器４における変換最大値または変換最小
値になったことが検出されたときに、前記のプログラマ
ブル利得制御増幅器３からの出力値が予め定められた量
だけ小さくなるような利得制御データＤＴ2をアップダ
ウンカウンタ１６で発生させて、それをプログラマブル
利得制御増幅器３に供給し、また、利得調整の対象にさ
れている交流的信号における予め定められた時間長毎に
設定した順次の信号区間の信号について、アナログデジ
タル変換器４から出力されたデータＤＴ1の値が、交流
的信号の交流軸と対応する出力値の上下に設定された予
め定められた大きさを超えたか否かを検出して、アナロ
グデジタル変換器４から出力されたデータＤＴ1の値
が、交流的信号の交流軸と対応する出力値の上下に設定
された予め定められた大きさを超えなかった場合には、
前記したプログラマブル利得制御制御増幅器３からの出
力値が予め定められた量だけ大きくなるような利得制御
データＤＴ2をアップダウンカウンタ１６で発生させ
て、それをプログラマブル利得制御増幅器３に供給する
ようにしたので、アナログデジタル変換器４には、常に
適正な信号レベルの交流的信号が入力されることにな
る。As described above, the gain adjusting device of the present invention is supplied with the data DT1 output from the analog-digital converter 4 to which the AC signal whose signal level is adjusted by the programmable gain control amplifier 3 is supplied. It has been detected by the minimum value detector 8 and the maximum value detector 9 that the data value output from the analog-digital converter 4 has become the conversion maximum value or the conversion minimum value in the analog-digital converter 4. At this time, the up / down counter 16 generates gain control data DT2 such that the output value from the programmable gain control amplifier 3 becomes smaller by a predetermined amount, and the gain control data DT2 is supplied to the programmable gain control amplifier 3. In addition, a sequential signal set for each predetermined time length in the AC signal that is the target of gain adjustment It is detected whether the value of the data DT1 output from the analog-digital converter 4 exceeds the predetermined value set above and below the output value corresponding to the AC axis of the AC signal for the signal between Then, when the value of the data DT1 output from the analog-digital converter 4 does not exceed the predetermined value set above and below the output value corresponding to the AC axis of the AC signal,
The up / down counter 16 generates the gain control data DT2 such that the output value from the programmable gain control amplifier 3 described above increases by a predetermined amount and supplies it to the programmable gain control amplifier 3. Therefore, an AC signal having a proper signal level is always input to the analog-digital converter 4.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２９[Name of item to be corrected] 0029
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２９】[0029]
【発明の効果】以上、詳細に説明したところから明らか
なように本発明の利得調整装置は、プログラマブル利得
制御増幅器によって信号レベルが調整された状態の交流
的信号が供給されるアナログデジタル変換器の出力値が
供給されている最小値検出器と最大値検出器とによっ
て、アナログデジタル変換器からの出力値が、変換最大
値または変換最小値になったことが検出されたときに
は、前記のプログラマブル利得制御増幅器からの出力値
が予め定められた量だけ小さくなるような利得制御デー
タを発生させて、それをプログラマブル利得制御増幅器
に供給し、また、利得調整の対象にされている交流的信
号における予め定められた時間長毎に設定した順次の信
号区間の信号について、前記したアナログデジタル変換
器からの出力値が、交流的信号の交流軸と対応する出力
値の上下に設定された予め定められた大きさを超えたか
否かを検出して、前記したアナログデジタル変換器から
の出力値が、交流的信号の交流軸と対応する出力値の上
下に設定された予め定められた大きさを超えなかった場
合には、前記したプログラマブル利得制御制御増幅器か
らの出力値が予め定められた量だけ大きくなるような利
得制御データを発生させて、それをプログラマブル利得
制御増幅器に供給して、アナログデジタル変換器に供給
される交流的信号の信号レベルが制御されるようにした
ものであるから、本発明の利得調整装置では過大な入力
信号に対する利得の調整が高速に行なわれるために、信
号レベルの過大な信号がアナログデジタル変換器に入力
された場合に発生する歪も短時間に抑えられ、また、映
像信号に付随する音響信号等の情報信号が記録されてい
る記録媒体を高速再生したときに再生される音響信号の
情報内容を明態に知ることができるような音響信号を得
るための音響信号処理装置に本発明の利得調整装置が適
用された場合には、本発明の利得調整装置では再生モー
ドの変更時に最大の信号レベルに設定され、その信号レ
ベルに対する信号レベルの調整が短時間に終了して、そ
の後、徐々に信号レベルが低下した場合には、ゆっくり
と低い信号レベルでの調整が行なわれるように動作する
ために、利得調整の対象にされている交流的信号におけ
る予め定められた時間長毎に設定した順次の信号区間内
での信号レベルの変動には追従することがないので抑揚
等を変化させることがなく、聞き易い音声信号を得るこ
とができ、また、再生モードの変更時に再調整が行なわ
れるので、各種の再生速度に対して最適な信号レベルの
調整動作が迅速に行なわれる。さらに、本発明の利得調
整装置における制御部は、すべて論理回路化できるの
で、集積回路によって構成することが容易であり、安価
に製作することができ、また、しきい値の設定が任意に
簡単に行なわれ、調整が不要が動作が安定である上に、
動作中の信号レベルの変動に対応して、最適な信号レベ
ルの調整が繰返されるので、性能の良い装置を小型、安
価なものとして構成することができる。As is apparent from the above detailed description, the gain adjusting device of the present invention is an analog-digital converter to which an AC signal whose signal level is adjusted by a programmable gain control amplifier is supplied. When it is detected that the output value from the analog-digital converter has reached the conversion maximum value or the conversion minimum value by the minimum value detector and the maximum value detector to which the output value is supplied, the programmable gain The gain control data is generated such that the output value from the control amplifier is reduced by a predetermined amount and is supplied to the programmable gain control amplifier, and the gain control data is previously supplied to the AC signal to be gain-adjusted. The output value from the analog-to-digital converter described above is changed for the signals in the sequential signal sections set for each predetermined time length. The output value from the analog-digital converter is detected by detecting whether or not the predetermined value set above and below the output value corresponding to the AC axis of the AC signal is exceeded. Gain control data such that the output value from the programmable gain control control amplifier is increased by a predetermined amount when the predetermined value set above and below the corresponding output value is not exceeded. Is generated and is supplied to the programmable gain control amplifier so that the signal level of the AC signal supplied to the analog-digital converter is controlled. Therefore, the gain adjusting device of the present invention is excessively large. Since the gain adjustment for various input signals is performed at high speed, distortion that occurs when a signal with an excessive signal level is input to the analog-digital converter is also suppressed in a short time. In addition, an acoustic signal is obtained that allows the information content of the reproduced acoustic signal to be clearly known when the recording medium on which the information signal such as the acoustic signal accompanying the video signal is recorded is reproduced at high speed. When the gain adjusting device of the present invention is applied to the acoustic signal processing device for, the gain adjusting device of the present invention is set to the maximum signal level at the time of changing the reproduction mode, and the signal level is adjusted with respect to the signal level. In the case where the signal level is gradually decreased after a short period of time, in order to operate so as to adjust slowly at a low signal level, the AC signal to be subjected to the gain adjustment is adjusted. Since it does not follow the fluctuation of the signal level in the sequential signal section set for each predetermined time length, it is possible to obtain an audio signal which is easy to hear without changing the intonation or the like. In addition, since the readjustment is performed when the reproduction mode is changed, the optimum signal level adjustment operation can be quickly performed for various reproduction speeds. Further, since all the control units in the gain adjusting device of the present invention can be formed into a logic circuit, they can be easily configured by an integrated circuit, can be manufactured at low cost, and the threshold value can be arbitrarily set easily. The operation is stable and requires no adjustment.
Since the optimum signal level adjustment is repeated in response to the fluctuation of the signal level during operation, it is possible to configure a device with good performance as a small-sized and inexpensive device.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281690AJPH07114772A (en) | 1993-10-16 | 1993-10-16 | Gain adjusting device |
| US08/307,419US5568329A (en) | 1993-09-17 | 1994-09-19 | Audio signal processing apparatus for high speed or forward/reverse direction reproduction |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5281690AJPH07114772A (en) | 1993-10-16 | 1993-10-16 | Gain adjusting device |
| Publication Number | Publication Date |
|---|---|
| JPH07114772Atrue JPH07114772A (en) | 1995-05-02 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5281690APendingJPH07114772A (en) | 1993-09-17 | 1993-10-16 | Gain adjusting device |
| Country | Link |
|---|---|
| JP (1) | JPH07114772A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848392A (en)* | 1995-01-13 | 1998-12-08 | Victor Company Of Japan, Ltd. | Audio signal processing circuit for changing the pitch of recorded speech |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848392A (en)* | 1995-01-13 | 1998-12-08 | Victor Company Of Japan, Ltd. | Audio signal processing circuit for changing the pitch of recorded speech |
| Publication | Publication Date | Title |
|---|---|---|
| US4618851A (en) | Apparatus for reproducing signals pre-stored in a memory | |
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