【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、特に
サブミクロンレベルのＭＯＳトランジスタを有する半導
体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a submicron level MOS transistor.
【０００２】[0002]
【従来の技術】「日経マイクロデバイス」1991年11月号
pp.85〜p.93に記載されているように、シリコン半導
体装置は、スケーリング則に従う素子微細化によって高
速化、高集積化が進められている。サブミクロンレベル
の微細ＭＯＳトランジスタでは、図２(ａ)のようにウエ
ルの一部(図２(ａ)の４)を高濃度にした、短チャネル効
果に強い構造が採用されている。上記文献では、さらに
図２(ｂ)のように高濃度ウエル層４をチャネル近傍のみ
に形成し、ソース・ドレイン８、９の下側に極力形成し
ないようにした構造が紹介されている。この構造によっ
て、ソース・ドレイン８、９と高濃度ウエル層４の接触
面積を減らせ、接合容量を低減できるので、回路の高速
化が可能になる。[Prior Art] "Nikkei Microdevice" November 1991
As described in pp.85-p.93, silicon semiconductor devices are being advanced in speed and integration by miniaturizing elements in accordance with scaling rules. Submicron level fine MOS transistors employ a structure in which a portion of the well (4 in FIG. 2A) has a high concentration as shown in FIG. The above document further introduces a structure in which the high-concentration well layer 4 is formed only in the vicinity of the channel as shown in FIG. 2B, and is not formed below the source / drain 8 or 9 as much as possible. With this structure, the contact area between the source / drain 8 and 9 and the high-concentration well layer 4 can be reduced, and the junction capacitance can be reduced, so that the speed of the circuit can be increased.
【０００３】[0003]
【発明が解決しようとする課題】以上に示したように、
微細ＭＯＳトランジスタを用いた回路を高速化するに
は、短チャネル効果に強く、接合容量の小さい構造を形
成することが重要であり、図２(b)は、そのために改良
を加えた一例である。ただしこの構造では、高濃度ウエ
ルの領域を活性領域の一部のみに制限するためレジスト
マスクを用いたイオン注入を用いるので、高濃度ウエル
４の面積がレジストの位置合わせ余裕幅分大きくなると
いう問題がある。このことは、通常より大きな位置合わ
せ余裕を必要とする斜めイオン打ち込みなどのプロセス
技術を用いる場合には特に問題となる。逆に言えば、ゲ
ートに対して自己整合的に高濃度ウエル層を形成できれ
ば、接合容量を最大限まで小さくでき、さらなる高速化
が可能になり有用ということである。また、ウエル濃度
を上げる必要のある微細素子ほど、接合容量低減による
高速化の効果は大きい。[Problems to be Solved by the Invention] As shown above,
In order to increase the speed of a circuit using a fine MOS transistor, it is important to form a structure that is strong against the short channel effect and has a small junction capacitance, and FIG. 2 (b) is an example of an improvement made for that purpose. . However, in this structure, since ion implantation using a resist mask is used in order to limit the region of the high concentration well to only a part of the active region, the area of the high concentration well 4 becomes large by the margin of the resist alignment. There is. This becomes a particular problem when using a process technique such as oblique ion implantation which requires a larger alignment margin than usual. Conversely, if the high-concentration well layer can be formed in a self-aligned manner with respect to the gate, the junction capacitance can be minimized and the speed can be further increased, which is useful. Further, the finer the element that needs to have a higher well concentration, the greater the effect of increasing the speed by reducing the junction capacitance.
【０００４】そこで、本発明の目的は、短チャネル効果
に強く、かつ、従来技術よりさらに接合容量を低減し、
高速動作に適した半導体装置およびその製造方法を提供
することである。本発明は、特に自己整合的に高濃度ウ
エル層面積を制限し、接合容量を低減することを目的と
する。また、本発明の他の目的は、斜めイオン打ち込み
を用いて形成するＭＯＳトランジスタ構造について効果
的な接合容量の低減を行うことである。また、本発明の
他の目的は、エピタキシャル成長を用いて形成するＭＯ
Ｓトランジスタ構造について効果的な接合容量の低減を
行うことである。また、本発明の他の目的は、低濃度ソ
ース・ドレインを用いて、高速動作が可能でかつ信頼性
の高い素子を提供することである。また、本発明の他の
目的は、高速動作するＣＭＯＳ論理回路を提供すること
である。Therefore, an object of the present invention is to have a strong short channel effect and further reduce the junction capacitance as compared with the prior art.
A semiconductor device suitable for high-speed operation and a method for manufacturing the same are provided. It is an object of the present invention to limit the area of the high-concentration well layer in a self-aligning manner and reduce the junction capacitance. Another object of the present invention is to effectively reduce the junction capacitance in a MOS transistor structure formed by using oblique ion implantation. Another object of the present invention is to form an MO formed by using epitaxial growth.
To reduce the junction capacitance effectively for the S-transistor structure. Another object of the present invention is to provide a highly reliable element which can operate at high speed by using low concentration source / drain. Another object of the present invention is to provide a CMOS logic circuit that operates at high speed.
【０００５】[0005]
【課題を解決するための手段】本発明は、上記課題を解
決するために、第一導電型ソース・ドレイン(図１の
８、９)の少なくとも一方の下側に、ウエル用不純物の
濃度最大値が基板表面より深い位置にある第二導電型ウ
エル層(図１の４)と、ウエル層より高不純物濃度の第一
導電型半導体層(図１の11)を設けるものである。すなわ
ち、この第一導電型半導体層によって、高濃度ウエルの
不純物の一部を補償するものである。そのため、第一導
電型半導体層の濃度は、高濃度ウエルより数倍高ければ
よい。In order to solve the above-mentioned problems, the present invention has a maximum impurity concentration for wells below at least one of the first conductivity type source / drain (8, 9 in FIG. 1). A second conductivity type well layer (4 in FIG. 1) whose value is deeper than the surface of the substrate and a first conductivity type semiconductor layer (11 in FIG. 1) having an impurity concentration higher than that of the well layer are provided. That is, this first conductivity type semiconductor layer compensates a part of impurities in the high concentration well. Therefore, the concentration of the first conductivity type semiconductor layer may be several times higher than that of the high concentration well.
【０００６】また、この第一導電型半導体層をイオン注
入して形成するために、ゲート周辺に絶縁膜の側壁を形
成して、ゲートと共にイオン注入用マスクとして用いる
ものである。また、パンチスルーを抑えるために上記側
壁の幅を制御するものである。さらに、上記高濃度ウエ
ルを斜めイオン打ち込みで形成し、逆短チャネル効果を
用いて短チャネル効果を抑制するものである。また、上
記高濃度ウエルをエピタキシャル成長を用いて形成し、
微細ＭＯＳトランジスタ構造を形成するものである。ま
た、上記素子構造に低濃度ソース・ドレインを併用する
ものである。また、上記素子構造を用いて、ＣＭＯＳ論
理回路を構成するものである。Further, in order to form this first conductivity type semiconductor layer by ion implantation, a side wall of an insulating film is formed around the gate and is used as an ion implantation mask together with the gate. In addition, the width of the side wall is controlled in order to suppress punch through. Further, the high-concentration well is formed by oblique ion implantation, and the short channel effect is suppressed by using the reverse short channel effect. In addition, the high concentration well is formed by epitaxial growth,
A fine MOS transistor structure is formed. Further, a low concentration source / drain is used in combination with the above device structure. In addition, a CMOS logic circuit is configured using the above element structure.
【０００７】[0007]
【作用】本発明では、第一導電型の半導体層(図１の11)
が、第二導電型の高不純物濃度層を打ち消すように構成
されている。これによって、第一導電型のソース・ドレ
インと第二導電型の高濃度ウエル層(図１の４)の間に形
成されていた空乏層はなくなり、代わりに第一導電型の
半導体層(図１の11)と第二導電型のウエル(図１の２)と
の間に生じるようになる。この時、空乏層厚さは大きく
なるので接合容量を減らせ、ＭＯＳ論理回路を高速化で
きる。また、活性領域に、一時的に第二導電型の高濃度
ウエルを形成しても、最終的にそれを打ち消して第一導
電型層を形成して低容量化できる。すなわち、従来の高
濃度ウエルの面積をレジストマスクによって制限する方
法における、大きなマスク位置合わせ余裕が不必要とな
る。さらに、ゲート周辺に絶縁膜の側壁を形成した後に
イオン注入により第一導電型半導体層(図１の11)を形成
するので、チャネルとこの半導体層との位置関係を自己
整合的に決められる。さらに、上記側壁の幅を制御する
ことによって、チャネルと半導体層の距離を制御でき、
パンチスルーを抑えられる。また、斜めイオン注入を用
いた高濃度ウエルの適用によって、逆短チャネル効果を
用いて短チャネル効果を抑えて微細素子を実現し、低電
圧高速動作可能な素子を実現できる。また、エピタキシ
ャル成長を用いて形成する低温動作・高速動作に適した
ＭＯＳトランジスタ構造について効果的な接合容量低減
を行うことができる。また、低濃度ソース・ドレインに
よってドレイン端の電界を緩和し、信頼性の高い微細素
子を実現し、低電圧高速動作可能な素子を実現できる。
また、ｎ、ｐ両ＭＯＳトランジスタとも同じ原理で接合
容量低減できるので、各ノードの接合容量の小さいＣＭ
ＯＳ論理回路を構成できる。さらに、実効的なソース・
ドレインを深くできるため、ソース・ドレインの抵抗が
下がり、高相互コンダクタンス特性を実現できる。In the present invention, the semiconductor layer of the first conductivity type (11 in FIG. 1)
However, the second conductivity type high impurity concentration layer is configured to be cancelled. As a result, the depletion layer formed between the first-conductivity-type source / drain and the second-conductivity-type high-concentration well layer (4 in FIG. 1) disappears, and instead, the first-conductivity-type semiconductor layer (see FIG. 1) and the second conductivity type well (2 in FIG. 1). At this time, the thickness of the depletion layer increases, so that the junction capacitance can be reduced and the speed of the MOS logic circuit can be increased. Further, even if the second-conductivity-type high-concentration well is temporarily formed in the active region, it is finally canceled to form the first-conductivity-type layer, so that the capacity can be reduced. That is, a large mask alignment margin is unnecessary in the conventional method of limiting the area of the high-concentration well by the resist mask. Furthermore, since the first conductivity type semiconductor layer (11 in FIG. 1) is formed by ion implantation after forming the side wall of the insulating film around the gate, the positional relationship between the channel and this semiconductor layer can be determined in a self-aligned manner. Furthermore, by controlling the width of the side wall, the distance between the channel and the semiconductor layer can be controlled,
Punch through can be suppressed. Further, by applying a high-concentration well using oblique ion implantation, it is possible to realize a fine element by suppressing the short channel effect by using the reverse short channel effect, and realize an element capable of operating at low voltage and high speed. Further, it is possible to effectively reduce the junction capacitance of the MOS transistor structure suitable for low temperature operation / high speed operation formed by epitaxial growth. Further, the low-concentration source / drain can alleviate the electric field at the drain end, realize a highly reliable fine element, and realize an element capable of operating at low voltage and high speed.
Further, since the junction capacitance can be reduced by the same principle for both the n and p MOS transistors, a CM having a small junction capacitance at each node.
An OS logic circuit can be configured. In addition, effective source
Since the drain can be deepened, the resistance of the source / drain is lowered, and high transconductance characteristics can be realized.
【０００８】[0008]
【実施例】図１により第一の実施例を説明する。図１
は、本発明を用いて構成したｎチャネルＭＯＳトランジ
スタであり、８、９をそれぞれソース、ドレインとし、
ゲート絶縁膜５を介してゲート電極６を設けている。ト
ランジスタのしきい値電圧は、ｐ型ウエル２中に設けら
れたｐ型ウエル２より高濃度ｐウエル４の濃度によって
決まる。そして、11が本発明の特徴のｎ型領域であり高
濃度ｐウエル４より高濃度であり、ソース、ドレイン
８、９より低濃度である。ｎ型領域11は、ゲート電極６
周辺に設けられた絶縁膜の側壁10を形成した後でイオン
注入するによって、自己整合的にチャネル領域から0.1
μｍほど離して形成する。ゲート長0.3μｍのとき、２
は1016/cm3程度、４はピーク濃度で5×1017/cm3程度、1
1はピーク濃度で1018/cm3程度である。また、６は1020/
cm3以上にドープされたｎ型ポリシリコンであり、厚さ
は300nm程度である。本実指令では、従来構造(図２
（ａ）)に新たにｎ型領域11を加えることによって高濃
度ｐウエルの一部をｎ型にし、従来ソース・ドレイン
８、９と高濃度ウエル４の間に生じていた空乏層をｎ型
領域11とウエル２の間に移すことによって空乏層を厚く
し、接合容量を減らすことによって、回路の高速化を図
るものである。本実施例では、左右のｎ型領域11の間隔
を0.5μｍ程度確保し、ｐ型領域２の濃度を0.5μｍ技術
のウエル濃度程度に設定することによって左右の11から
伸びた空乏層がつながりパンチスルーするのを防いでい
る。本実施例はｎＭＯＳトランジスタを構成したものだ
が、半導体中の各不純物導電型をすべて反転させること
によって、ｐＭＯＳトランジスタを構成しても同様の効
果が得られる。また、図１では、ソース・ドレイン両方
の下側にｎ型領域11を設けているが、回路構成によりど
ちらか一方の接合容量が遅延に大きく影響する場合に
は、一方のみ設けても高速化の効果がある。EXAMPLE A first example will be described with reference to FIG. Figure 1
Is an n-channel MOS transistor configured by using the present invention, where 8 and 9 are the source and drain, respectively.
The gate electrode 6 is provided via the gate insulating film 5. The threshold voltage of the transistor is determined by the concentration of the p well 4 having a higher concentration than the p well 2 provided in the p well 2. 11 is an n-type region, which is a feature of the present invention, and has a higher concentration than the high concentration p-well 4 and a lower concentration than the sources and drains 8 and 9. The n-type region 11 is the gate electrode 6
By forming sidewalls 10 of the insulating film provided on the periphery and then performing ion implantation, it is possible to self-align 0.1 nm from the channel region.
Formed with a separation of about μm. 2 when the gate length is 0.3 μm
Is about 1016 / cm3 , 4 is the peak concentration of about 5 × 1017 / cm3 , 1
1 is a peak concentration of about 1018 / cm3 . Also, 6 is 1020 /
It is n-type polysilicon doped to a cm3 or more and has a thickness of about 300 nm. In this actual command, the conventional structure (Fig. 2
By adding a new n-type region 11 to (a)), a part of the high-concentration p-well is made n-type, and the depletion layer generated between the source / drain 8 and 9 and the high-concentration well 4 is n-type. By moving the region 11 and the well 2 to thicken the depletion layer and reduce the junction capacitance, the speed of the circuit is increased. In the present embodiment, the space between the left and right n-type regions 11 is secured to be about 0.5 μm, and the concentration of the p-type region 2 is set to about the well concentration of the technology of 0.5 μm. It prevents it from passing through. Although the present embodiment constitutes an nMOS transistor, the same effect can be obtained even if a pMOS transistor is constituted by inverting all the impurity conductivity types in the semiconductor. Further, in FIG. 1, the n-type region 11 is provided on the lower side of both the source and the drain. However, if the junction capacitance of either one has a large effect on the delay due to the circuit configuration, providing only one will speed up the process. Has the effect of.
【０００９】次に、図３より第二の実施例を示す。図３
は、本発明を用いて形成したＣＭＯＳインバータの配置
図(a)及び断面図(b)である。図３(a)と、従来素子の配
置図との違いは、断面図における11、21を設けるための
イオン注入用マスクが追加されることである。配置図に
おいて47が容量低減用ｎ型イオン注入領域用、48が同ｐ
型領域用のマスクパターンであり、それぞれｎ、ｐＭＯ
Ｓトランジスタの活性領域を囲む形に形成される。この
マスクは、設計自動化技術を用いて生成することも可能
である。すなわち、ｎ型領域用には、活性化領域パター
ンとｎＭＯＳソース・ドレイン用イオン注入パターン、
またｐ型領域用には、活性化領域パターンとｐＭＯＳソ
ース・ドレイン用イオン注入パターンの共通部分を抜き
出し、適当なシュリンク処理を加えて生成するものであ
る。この自動生成によるマスクを用いた場合には図３
(b)のように、ウエルコンタクトの下側に従来素子にな
い新たな不純物領域が形成されるが特性に与える影響は
ない。さて、こうして形成したデバイスは、Vccを高電
位電源、Vssを低電位電源、Vinを入力端子、Voutを出力
端子としてインバータ動作する。ＣＭＯＳ論理回路で
は、ＭＯＳトランジスタの駆動電流によって次段ゲート
の容量を充電して信号が伝播する。すなわち、駆動電流
の値が大きく、充電する容量が小さいほど高速化でき
る。そして、長い配線を要する一部の回路を除いて、速
度を決めるのはゲート容量と接合容量の和である。本実
施例において、出力ノードVoutに関係する接合容量は、
ｎ型領域11とｐ型ウエル２間の空乏層、及びｐ型領域21
とｎ型ウエル12間の空乏層容量であり、いずれも低接合
容量化されている。すなわち従来構造より少量の給電で
動作するので高速である。本実施例は、本発明を用いて
ＣＭＯＳインバータを構成したものだが、その他のＣＭ
ＯＳ論理ゲートを構成する場合にも同様に各ノードの接
合容量を減らせるので同様の速度改善効果が得られる。Next, FIG. 3 shows a second embodiment. Figure 3
FIG. 3A is a layout view (a) and a sectional view (b) of a CMOS inverter formed by using the present invention. The difference between FIG. 3A and the layout of the conventional element is that an ion implantation mask for providing 11 and 21 in the cross-sectional view is added. In the layout diagram, 47 is for the capacity reducing n-type ion implantation region and 48 is the same p
Mask patterns for the mold region, n and pMO, respectively
It is formed to surround the active region of the S transistor. This mask can also be generated using a design automation technique. That is, for the n-type region, an activation region pattern and an nMOS source / drain ion implantation pattern,
Further, for the p-type region, a common portion of the activation region pattern and the pMOS source / drain ion implantation pattern is extracted and generated by applying an appropriate shrink process. When the mask generated by this automatic generation is used, FIG.
As shown in (b), a new impurity region which is not present in the conventional element is formed under the well contact, but this has no effect on the characteristics. The device thus formed operates as an inverter using Vcc as a high potential power source, Vss as a low potential power source, Vin as an input terminal and Vout as an output terminal. In the CMOS logic circuit, the drive current of the MOS transistor charges the capacitance of the next-stage gate to propagate the signal. That is, the higher the drive current value and the smaller the charging capacity, the higher the speed. Except for some circuits that require long wiring, the speed is determined by the sum of gate capacitance and junction capacitance. In this embodiment, the junction capacitance related to the output node Vout is
A depletion layer between the n-type region 11 and the p-type well 2 and the p-type region 21
Is the depletion layer capacitance between the n-type well 12 and the n-type well 12, both of which have a low junction capacitance. That is, since it operates with a smaller amount of power supply than the conventional structure, it is faster. In this embodiment, a CMOS inverter is constructed by using the present invention, but other CM
Similarly, when the OS logic gate is formed, the junction capacitance of each node can be reduced, and the same speed improvement effect can be obtained.
【００１０】次に、第一の実施例を形成するためのプロ
セスフローの概略を図４に示す。まず、図４(a)のよう
に、基板１の上にｐ型ウエル２、素子分離用ＬＯＣＯＳ
絶縁膜３を形成した後、ボロンのイオン注入によって高
濃度ｐ型ウエル４を形成する。４のボロンの濃度は基板
表面から200nm程度の位置にあり、ピーク濃度は5×1017
/cm3程度である。また、15は汚染防止用のSiO2膜であ
る。次に、図４(b)のように、表面にゲート絶縁膜５を
形成し、ポリSi６及びSiO2膜７を被着したあとレジスト
をかけてドライエッチングすることにより、ゲートを形
成する。ゲート絶縁膜５は５nm程度、ポリSi６はリンが
1020/cm3程度ドープされてｎ型になっている。なお、ポ
リSi６とSiO2膜７の厚さの合計は、後で側壁10を形成で
きる程度に厚い必要がある。次に、図４(c)のように砒
素をイオン打ち込みすることによってソース・ドレイン
８、９を形成する。接合深さは100nm程度である。この
後、絶縁膜を被着し、異方性ドライエッチングすること
によってゲート周辺に側壁10を形成する。側壁厚さは20
0〜400nmである。その後、図４(d)のように、リンをイ
オン注入することによってｎ型領域11を形成する。11の
ピーク濃度は1018/cm3程度であり、高濃度ｐ型ウエル層
の一部を補償してｎ型にする。20はレジストであり、11
を形成するために打ち込まれるイオンが素子分離用絶縁
膜３を突き抜ける可能性がある場合にのみ被着してから
イオン打ち込みを行う。図４(e)は、層間絶縁膜30を被
着し、コンタクトホールを加工した後、配線用金属を被
着し加工したものであり、こうして第一の実施例が構成
される。Next, an outline of a process flow for forming the first embodiment is shown in FIG. First, as shown in FIG. 4A, the p-type well 2 and the element isolation LOCOS are formed on the substrate 1.
After forming the insulating film 3, a high concentration p-type well 4 is formed by ion implantation of boron. The boron concentration of 4 is about 200 nm from the substrate surface, and the peak concentration is 5 × 1017
It is about / cm3 . Further, 15 is a SiO2 film for preventing pollution. Next, as shown in FIG. 4B, a gate insulating film 5 is formed on the surface, a poly-Si 6 and a SiO2 film 7 are deposited, a resist is applied and dry etching is performed to form a gate. The gate insulating film 5 is about 5 nm, and the poly-Si6 is phosphorus.
About 1020 / cm3 is doped to be n-type. Note that the total thickness of the poly-Si 6 and the SiO2 film 7 needs to be thick enough to form the sidewall 10 later. Next, as shown in FIG. 4C, arsenic is ion-implanted to form the source / drains 8 and 9. The junction depth is about 100 nm. After that, an insulating film is deposited and anisotropic dry etching is performed to form the sidewall 10 around the gate. Sidewall thickness is 20
It is 0 to 400 nm. Then, as shown in FIG. 4D, the n-type region 11 is formed by ion-implanting phosphorus. The peak concentration of 11 is about 1018 / cm3 , and a part of the high-concentration p-type well layer is compensated to be n-type. 20 is a resist, 11
The ion implantation is performed after the deposition is performed only when the ions implanted to form the element may penetrate through the element isolation insulating film 3. In FIG. 4 (e), the interlayer insulating film 30 is deposited, the contact hole is processed, and then the wiring metal is deposited and processed, and thus the first embodiment is constituted.
【００１１】図５は、第一の実施例ｎＭＯＳトランジス
タのソース・ドレイン下側の不純物分布である。従来
は、ソースドレイン８、９とｐ型ウエル４の間に空乏層
が生じていたが、本発明ではｎ型領域11とｐウエル２の
間に生じて広がるので、接合容量が小さいことがわか
る。本実施例ではｎ型領域のピーク濃度はｐ型高濃度ウ
エル４の２倍程度に設計してあるが、ｐ型高濃度ウエル
４を補償することができる濃度であれば、本実施例より
高くても低くてもよい。FIG. 5 shows the impurity distribution under the source / drain of the first embodiment nMOS transistor. Conventionally, a depletion layer was generated between the source / drain 8 and 9 and the p-type well 4, but in the present invention, it is found that the depletion layer is generated and spread between the n-type region 11 and the p-well 2, so that the junction capacitance is small. . In this embodiment, the peak concentration of the n-type region is designed to be about twice as high as that of the p-type high concentration well 4, but if it is a concentration that can compensate the p-type high concentration well 4, it is higher than that of this example. It may be low or low.
【００１２】次に、図６より第三の実施例のｎＭＯＳト
ランジスタを示す。第一の実施例との違いは、高濃度ウ
エル層４の形状である。第一の実施例では高濃度ウエル
を活性化領域の下側全面に設けているのに対して、第三
の実施例ではゲートの下側を除いたソースドレインの周
辺のみに設けている。本実施例は、第一の実施例に比べ
て、若干短チャネル特性が弱くなるが、ゲート容量を減
らせるというメリットがある。また、接合容量の低減効
果については、第一の実施例と同じであり、同様な高速
化、低消費電力化が図れるものである。Next, FIG. 6 shows an nMOS transistor of the third embodiment. The difference from the first embodiment is the shape of the high concentration well layer 4. In the first embodiment, the high-concentration well is provided on the entire lower surface of the activation region, whereas in the third embodiment, the high-concentration well is provided only on the periphery of the source drain except for the lower portion of the gate. Compared to the first embodiment, the present embodiment has a slightly weaker short channel characteristic, but has an advantage of reducing the gate capacitance. Further, the effect of reducing the junction capacitance is the same as that of the first embodiment, and similar high speed and low power consumption can be achieved.
【００１３】次に、第三の実施例を形成するためのプロ
セスフローの概略を図７に示す。まず、図７(a)のよう
に、基板１の上にｐ型ウエル２を形成するが、第一の実
施例とは違い、この時点で高濃度ウエルは形成しない。
そして、図７(b)のようにゲート絶縁膜５、ゲート電極
６を形成した後、図７(c)のようにボロンイオンを注入
して高濃度ウエル４を形成する。これに続いて図７(d)
のように砒素イオンを注入そソース・ドレイン８、９を
形成する。その後図７(e)(f)のように、図４同様にｎ型
領域11を形成し、層間絶縁膜30及び配線層31を形成して
素子が構成される。Next, an outline of a process flow for forming the third embodiment is shown in FIG. First, as shown in FIG. 7A, the p-type well 2 is formed on the substrate 1, but unlike the first embodiment, the high concentration well is not formed at this point.
Then, after forming the gate insulating film 5 and the gate electrode 6 as shown in FIG. 7B, boron ions are implanted to form the high concentration well 4 as shown in FIG. 7C. Following this, Fig. 7 (d)
As described above, arsenic ions are implanted and the source / drain 8 and 9 are formed. Then, as shown in FIGS. 7E and 7F, the n-type region 11 is formed, and the interlayer insulating film 30 and the wiring layer 31 are formed as in FIG.
【００１４】次に、図８より第四の実施例のｎＭＯＳト
ランジスタを示す。この実施例も、高濃度ウエル層の形
状に工夫を加えたものである。本実施例の特徴は、第一
の実施例の高濃度ウエル４に加えて、斜めイオン打込み
によって形成したｐ型領域17がポケット状に形成されて
いることである。本構造は、高濃度ウエル４によってパ
ンチスルーをおさえ、ポケット状のｐ型領域17によって
短チャネル効果によるしきい値低減を補うものである。
すなわち本実施例は、第一、第三の実施例に比べてより
微細なＭＯＳトランジスタを実現できるので高相互コン
ダクタンス特性を得られる。接合容量の低減効果につい
ては、第一の実施例と同じであり、同様な高速化、低消
費電力化が図れる。Next, FIG. 8 shows an nMOS transistor of the fourth embodiment. Also in this embodiment, the shape of the high-concentration well layer is modified. The feature of this embodiment is that, in addition to the high concentration well 4 of the first embodiment, a p-type region 17 formed by oblique ion implantation is formed in a pocket shape. In this structure, punch-through is suppressed by the high-concentration well 4 and the threshold reduction due to the short channel effect is supplemented by the pocket-shaped p-type region 17.
That is, in this embodiment, a finer MOS transistor can be realized as compared with the first and third embodiments, so that high transconductance characteristics can be obtained. The effect of reducing the junction capacitance is the same as that of the first embodiment, and similar high speed and low power consumption can be achieved.
【００１５】次に、図８の素子を形成するためのプロセ
スフローの概略を図９に示す。図９(a)(b)は、ｐ型ウエ
ル２、素子分離用絶縁膜３、高濃度ｐ型ウエル４、ゲー
ト絶縁膜５、及びゲート電極６を形成する工程であり、
第一の実施例プロセス図４(a)(b)と同様である。次に図
９(c)は、斜めイオン打ち込みによってポケット状のｐ
型領域17を形成する工程である。打ち込みのティルト角
は30度程度である。一般にチャネル長が短くなると、短
チャネル効果によって、しきい値電圧が下がるが、本構
造では、斜めイオン打ち込みによってチャネルの一部の
不純物濃度が高くなるため、この効果を緩和し、より微
細な素子を形成できる。次に図９(d)(e)(f)は、ソース
ドレイン、ｎ型領域11、層間絶縁層30、配線層31を形成
する工程であり、図４(c)(d)(e)と同様の工程である。Next, an outline of a process flow for forming the device of FIG. 8 is shown in FIG. 9A and 9B show a step of forming the p-type well 2, the element isolation insulating film 3, the high-concentration p-type well 4, the gate insulating film 5, and the gate electrode 6,
The process of the first embodiment is similar to that shown in FIGS. 4 (a) and 4 (b). Next, FIG. 9 (c) shows a pocket-shaped p
This is a step of forming the mold region 17. The tilt angle of driving is about 30 degrees. Generally, when the channel length is shortened, the threshold voltage is lowered due to the short channel effect, but in this structure, the impurity concentration of a part of the channel is increased due to the oblique ion implantation. Can be formed. Next, FIGS. 9 (d) (e) (f) are steps of forming the source / drain, the n-type region 11, the interlayer insulating layer 30, and the wiring layer 31, which are shown in FIGS. 4 (c) (d) (e). It is the same process.
【００１６】次に、図１０より第五の実施例のｎＭＯＳ
トランジスタを示す。本実施例はより微細な素子の構成
に関するものである。第一の実施例との違いは、高濃度
ウエル層の形成にエピタキシャル成長を用いることであ
る。本実施例は、チャネル部表面の不純物濃度を急激に
下げ、高濃度ウエル４の濃度分布を急峻にしていること
である。この不純物分布によって、空乏層の伸びを正確
に設計してパンチスルーを抑制しつつ、移動度を向上さ
せて素子を高速化できる。特に低温動作に適した0.1μ
ｍレベルのゲート長を持つトランジスタを構成すること
ができる。Next, referring to FIG. 10, the nMOS of the fifth embodiment is shown.
Shows a transistor. The present embodiment relates to a finer element structure. The difference from the first embodiment is that epitaxial growth is used to form the high-concentration well layer. In the present embodiment, the impurity concentration on the surface of the channel portion is sharply lowered and the concentration distribution of the high concentration well 4 is made sharp. With this impurity distribution, it is possible to accurately design the extension of the depletion layer and suppress punch-through, improve mobility, and speed up the device. Especially suitable for low temperature operation 0.1μ
A transistor having a gate length of m level can be formed.
【００１７】次に、図１０の素子を形成するためのプロ
セスフローの概略を図１１に示す。図１１(a)は、ｐ型
ウエル２を形成した後、浅いイオン注入によって表面に
高濃度ウエル４を構成したものである。図１０の第五の
実施例は、第一、第三、第四の実施例より微細素子向け
であり、ゲート長0.1μｍ程度のもので、４の濃度はピ
ーク値で2×1018/cm3程度となる。図１１(b)は、ノンド
ープのSiエピタキシャル成長により、高濃度ウエル４上
に低濃度層13を形成したものである。このエピタキシャ
ル成長には900℃程度の減圧エピタキシャル成長を用い
ることによって、表面との濃度差が２桁ほどある不純物
分布を構成できる。この実施例では不純物分布の急峻さ
が重要であるため、これ以降の熱処理量を押さえる必要
があり、酸化は800℃の高圧酸化、アニールは900℃のＲ
ＴＡ(ラピッドサーマルアニール)を用いる。図１１(c)
は、選択酸化法により素子分離用絶縁膜を形成したもの
であり、膜厚は300nm程度である。図１１(d)は、ゲート
形成工程であり、ｎ型ポリシリコン被着後、タングステ
ンシリサイドなどの、イオン打ち込みに用いたイオンを
透過させにくい材料を被着した後、ドライエッチングに
よるゲート加工をしたものである。この材料は、ｎ型領
域11形成のためイオン注入するときにイオンの突き抜け
を防ぐ効果があるほか、ゲート抵抗を下げて高速化でき
るという効果もある。図１１(e)は、ソース・ドレイン
形成の工程であり、図４(c)と同様である。ただし、不
純物の活性化アニールにはＲＴＡを用いる。図１１(f)
は側壁形成、及びｎ型領域形成工程である。本実施例で
は側壁の幅は100〜200nmである。図１１(g)は層間絶縁
膜および配線層を形成する工程であり、図４(e)と同様
である。ここでも、熱処理量が極力小さくなるプロセス
を用いることが重要である。次に、図１２より第六の実
施例のｎＭＯＳトランジスタを示す。本実施例は、微細
素子における信頼度を上げるために、第一の実施例に低
濃度ソース・ドレイン２４を加えた構造をしている。本
実施例によれば、ドレイン端の電界を緩和し、素子耐圧
を向上させ、また素子寿命を伸ばすことができる。本構
造図において、25、10は、ゲート周辺に形成された二重
の絶縁膜の側壁であり、25はソースドレイン8、9の位置
を調整するため、10はｎ型領域11の位置を調整するため
に形成されるものである。Next, FIG. 11 shows an outline of a process flow for forming the device shown in FIG. FIG. 11A shows a high-concentration well 4 formed on the surface by shallow ion implantation after the p-type well 2 is formed. The fifth embodiment of FIG. 10 is for finer devices than the first, third and fourth embodiments, and has a gate length of about 0.1 μm, and the concentration of 4 has a peak value of 2 × 1018 / cm 2. It will be about3 . FIG. 11B shows a low-concentration layer 13 formed on the high-concentration well 4 by non-doped Si epitaxial growth. By using low pressure epitaxial growth at about 900 ° C. for this epitaxial growth, an impurity distribution having a concentration difference with the surface of about two digits can be formed. In this embodiment, since the steepness of the impurity distribution is important, it is necessary to suppress the amount of heat treatment thereafter. The oxidation is performed at a high pressure of 800 ° C. and the annealing is performed at a R of 900 ° C.
TA (Rapid Thermal Annealing) is used. Figure 11 (c)
Is a device isolation insulating film formed by a selective oxidation method, and has a film thickness of about 300 nm. FIG. 11D shows a gate forming step. After the n-type polysilicon is deposited, a material such as tungsten silicide which is difficult to pass through the ions used for ion implantation is deposited, and then the gate is processed by dry etching. It is a thing. This material has the effect of preventing the penetration of ions during ion implantation for forming the n-type region 11, and also has the effect of reducing the gate resistance and increasing the speed. FIG. 11E shows a source / drain formation step, which is similar to FIG. 4C. However, RTA is used for activation annealing of impurities. Figure 11 (f)
Is a side wall forming and n-type region forming step. In this embodiment, the width of the side wall is 100 to 200 nm. FIG. 11G shows a step of forming an interlayer insulating film and a wiring layer, which is the same as FIG. 4E. Here again, it is important to use a process in which the amount of heat treatment is minimized. Next, FIG. 12 shows an nMOS transistor of the sixth embodiment. The present embodiment has a structure in which a low concentration source / drain 24 is added to the first embodiment in order to improve the reliability of a fine element. According to this embodiment, the electric field at the drain end can be relaxed, the device breakdown voltage can be improved, and the device life can be extended. In this structure diagram, 25 and 10 are sidewalls of a double insulating film formed around the gate, and 25 is for adjusting the positions of the source / drain 8 and 9, and 10 is for adjusting the position of the n-type region 11. It is formed in order to do.
【００１８】次に、図１２の素子を形成するためのプロ
セスフローの概略を図１３に示す。図１３(a)は、ｐ型
ウエル２、素子分離用絶縁膜３、高濃度ウエル４を形成
する工程であり、図４(a)と同様である。図１３(b)は、
ゲート絶縁膜５、ゲート電極６を被着・加工後、リンを
イオン注入して低濃度ソース・ドレイン24を形成する工
程である。24のリン濃度は1018〜1019/cm3程度である。
図１３(c)は、絶縁膜被着後、異方性ドライエッチング
によりソースドレインの位置を調整するための側壁25を
形成し、その後、砒素イオンを注入してソース・ドレイ
ン8、9を形成する工程である。側壁の厚さは、ゲート長
及び電源電圧によって最適値がきまり、50〜200nm程度
である。図１３(d)は、続いて容量低減のためのｎ型領
域の位置調整のための側壁10を形成するための絶縁膜を
被着する工程であり、被着後、異方性ドライエッチング
によって側壁を構成する。ただし、素子設計によって
は、ソース・ドレインの位置を調整するために形成した
側壁25をｎ型領域の位置調整に兼用できることもあり、
その場合には側壁10を新たに形成する必要はない。図１
３(e)は、リンをイオン注入しｎ型領域11を形成する工
程、図１３(f)は、層間絶縁膜および配線層を形成する
工程であり、図４(d)(e)と同様である。Next, an outline of a process flow for forming the device of FIG. 12 is shown in FIG. FIG. 13A shows a step of forming the p-type well 2, the element isolation insulating film 3, and the high-concentration well 4, and is the same as FIG. 4A. Figure 13 (b) shows
After depositing and processing the gate insulating film 5 and the gate electrode 6, phosphorus is ion-implanted to form the low concentration source / drain 24. The phosphorus concentration of 24 is about 1018 to 1019 / cm3 .
In FIG. 13 (c), after the insulating film is deposited, the side wall 25 for adjusting the position of the source / drain is formed by anisotropic dry etching, and then arsenic ions are implanted to form the source / drain 8 and 9. It is a process to do. The optimum thickness of the sidewall depends on the gate length and the power supply voltage, and is about 50 to 200 nm. FIG. 13D is a step of subsequently depositing an insulating film for forming the side wall 10 for adjusting the position of the n-type region for capacitance reduction. After the deposition, anisotropic dry etching is performed. Make up the sidewall. However, depending on the device design, the side wall 25 formed for adjusting the position of the source / drain may also be used for adjusting the position of the n-type region.
In that case, it is not necessary to newly form the side wall 10. Figure 1
3 (e) is a step of ion-implanting phosphorus to form the n-type region 11, and FIG. 13 (f) is a step of forming an interlayer insulating film and a wiring layer, similar to FIG. 4 (d) (e). Is.
【００１９】以上、第三から第六の実施例は、ｎＭＯＳ
トランジスタを構成した例を用いて説明してきたが、ｐ
ＭＯＳトランジスタを構成しても同様の効果が得られ
る。As described above, in the third to sixth embodiments, the nMOS is
Although the description has been given using the example in which the transistor is configured, p
The same effect can be obtained by forming a MOS transistor.
【００２０】最後に、本発明による性能改善を図１４に
示す。図１４は遅延時間のドレイン容量依存性である。
本発明によれば、サブミクロンの素子についてソース・
ドレインとウエルの間の接合容量を減らすことにより、
回路の高速化が可能になり、特に配線長が短い回路では
その改善効果が大きい。Finally, the performance improvement according to the present invention is shown in FIG. FIG. 14 shows the dependency of the delay time on the drain capacitance.
According to the present invention, the source and
By reducing the junction capacitance between the drain and the well,
The circuit can be speeded up, and the improvement effect is great especially in a circuit having a short wiring length.
【００２１】[0021]
【発明の効果】本発明の素子構造により、短チャネル効
果に強く、かつ、従来技術よりさらに接合容量を低減
し、高速動作に適した半導体装置を構成できる。According to the element structure of the present invention, it is possible to construct a semiconductor device that is strong against the short channel effect, further reduces the junction capacitance as compared with the prior art, and is suitable for high speed operation.
【図１】本発明の第一の実施例のｎチャネルＭＯＳトラ
ンジスタである。FIG. 1 is an n-channel MOS transistor according to a first embodiment of the present invention.
【図２】公知例のｎチャネルＭＯＳトランジスタであ
る。FIG. 2 is a known example n-channel MOS transistor.
【図３】本発明の第二の実施例のＣＭＯＳトランジスタ
である。FIG. 3 is a CMOS transistor according to a second embodiment of the present invention.
【図４】本発明の第一の実施例のプロセスフローであ
る。FIG. 4 is a process flow of the first embodiment of the present invention.
【図５】本発明の第一の実施例の不純物分布である。FIG. 5 is an impurity distribution of the first embodiment of the present invention.
【図６】本発明の第三の実施例のｎチャネルＭＯＳトラ
ンジスタである。FIG. 6 is an n-channel MOS transistor according to a third embodiment of the present invention.
【図７】本発明の第三の実施例のプロセスフローであ
る。FIG. 7 is a process flow of the third embodiment of the present invention.
【図８】本発明の第四の実施例のｎチャネルＭＯＳトラ
ンジスタである。FIG. 8 is an n-channel MOS transistor according to a fourth embodiment of the present invention.
【図９】本発明の第四の実施例のプロセスフローであ
る。FIG. 9 is a process flow of the fourth embodiment of the present invention.
【図１０】本発明の第五の実施例のｎチャネルＭＯＳト
ランジスタである。FIG. 10 is an n-channel MOS transistor according to a fifth embodiment of the present invention.
【図１１】本発明の第五の実施例のプロセスフローであ
る。FIG. 11 is a process flow of the fifth embodiment of the present invention.
【図１２】本発明の第六の実施例のｎチャネルＭＯＳト
ランジスタである。FIG. 12 is an n-channel MOS transistor according to a sixth embodiment of the present invention.
【図１３】本発明の第六の実施例のプロセスフローであ
る。FIG. 13 is a process flow of a sixth embodiment of the present invention.
【図１４】本発明と従来の遅延時間のドレイン容量依存
性である。FIG. 14 shows the drain capacitance dependence of the delay time of the present invention and the conventional one.
１…ｐ型基板、２…ｐ型ウエル、３…素子分離用絶縁
膜、４…高濃度ｐ型ウエル、５…ゲート絶縁膜、６…ゲ
ート用ｎ型ポリシリコン、７…SiO2膜、８…nチャネルM
OSトランジスタのソース、９…nチャネルMOSトランジス
タのドレイン、10…絶縁膜による側壁、11…ｎ型領域、
12…ｎ型ウエル、13…Siエピタキシャル成長層、14…高
濃度ｎ型ウエル、15…SiO2膜、16…ゲート用ｐ型ポリシ
リコン、17…斜めイオン打ち込みで形成したｐ型領域、
18…pチャネルMOSトランジスタのソース、19…pチャネ
ルMOSトランジスタのドレイン、20…レジスト、21…p型
領域、22…p+領域、23…n+領域、24…低濃度ソース・ド
レイン、25…絶縁膜による側壁、30…層間絶縁膜、31…
配線層金属、32…シリサイド、41…コンタクトホール、
42…活性化領域、43…ｎ型イオン注入領域(ｐ型は反転
領域)、44…ｎ型ウエル領域(ｐ型ウエルは反転領域)、4
5…金属配線層、46…ゲート電極、47…容量低減用ｎ型
イオン注入領域、48…容量低減用ｐ型イオン注入領域。DESCRIPTION OF SYMBOLS 1 ... P-type substrate, 2 ... P-type well, 3 ... Element isolation insulating film, 4 ... High concentration p-type well, 5 ... Gate insulating film, 6 ... Gate n-type polysilicon, 7 ... SiO2 film, 8 … N channel M
Source of OS transistor, drain of 9 ... n channel MOS transistor, 10 ... sidewall of insulating film, 11 ... n-type region,
12 ... n-type well, 13 ... Si epitaxial growth layer, 14 ... high-concentration n-type well, 15 ... SiO2 film, 16 ... p-type polysilicon for gate, 17 ... p-type region formed by oblique ion implantation,
18 ... Source of p-channel MOS transistor, 19 ... Drain of p-channel MOS transistor, 20 ... Resist, 21 ... P-type region, 22 ... P + region, 23 ... N + region, 24 ... Low concentration source / drain, 25 ... Insulating film Side wall, 30 ... Interlayer insulating film, 31 ...
Wiring layer metal, 32 ... Silicide, 41 ... Contact hole,
42 ... Activation region, 43 ... N-type ion implantation region (p-type inversion region), 44 ... N-type well region (p-type well inversion region), 4
5 ... Metal wiring layer, 46 ... Gate electrode, 47 ... Capacitance reducing n-type ion implantation region, 48 ... Capacitance reducing p-type ion implantation region.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 靖彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yasuhiko Sasaki 1-280, Higashi Koikekubo, Kokubunji, Tokyo Metropolitan Research Center, Hitachi, Ltd.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24172292AJPH0697432A (en) | 1992-09-10 | 1992-09-10 | Semiconductor device and manufacturing method thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24172292AJPH0697432A (en) | 1992-09-10 | 1992-09-10 | Semiconductor device and manufacturing method thereof |
| Publication Number | Publication Date |
|---|---|
| JPH0697432Atrue JPH0697432A (en) | 1994-04-08 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24172292APendingJPH0697432A (en) | 1992-09-10 | 1992-09-10 | Semiconductor device and manufacturing method thereof |
| Country | Link |
|---|---|
| JP (1) | JPH0697432A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101006530B1 (en)* | 2009-02-24 | 2011-01-07 | 주식회사 하이닉스반도체 | Semiconductor device and manufacturing method thereof |
| CN102110614A (en)* | 2011-01-05 | 2011-06-29 | 北京大学深圳研究生院 | Manufacturing method of high-K metal gate MOS (Metal Oxide Semiconductor) transistor |
| JP2013520799A (en)* | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | Electronic device and system, and manufacturing method and usage thereof |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101006530B1 (en)* | 2009-02-24 | 2011-01-07 | 주식회사 하이닉스반도체 | Semiconductor device and manufacturing method thereof |
| US10074568B2 (en) | 2009-09-30 | 2018-09-11 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using same |
| US10217668B2 (en) | 2009-09-30 | 2019-02-26 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10224244B2 (en) | 2009-09-30 | 2019-03-05 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| US11062950B2 (en) | 2009-09-30 | 2021-07-13 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| US11887895B2 (en) | 2009-09-30 | 2024-01-30 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| JP2013520799A (en)* | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | Electronic device and system, and manufacturing method and usage thereof |
| KR20170129971A (en)* | 2010-02-18 | 2017-11-27 | 엠아이이 후지쯔 세미컨덕터 리미티드 | Electronic devices and systems, and methods for making and using the same |
| CN102110614A (en)* | 2011-01-05 | 2011-06-29 | 北京大学深圳研究生院 | Manufacturing method of high-K metal gate MOS (Metal Oxide Semiconductor) transistor |
| Publication | Publication Date | Title |
|---|---|---|
| US7569442B2 (en) | High speed lateral heterojunction MISFETS realized by 2-dimensional bandgap engineering and methods thereof | |
| EP0074215B1 (en) | Cmos devices with self-aligned channel stops | |
| US5641980A (en) | Device having a high concentration region under the channel | |
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| JP3528420B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6307238B1 (en) | Methods of forming field effect transistors and field effect transistor circuitry | |
| US7268394B2 (en) | JFET structure for integrated circuit and fabrication method | |
| JPH07312423A (en) | MIS type semiconductor device | |
| US6071767A (en) | High performance/high density BICMOS process | |
| KR910002037B1 (en) | Semiconductor device and manufacturing method | |
| US4924277A (en) | MIS transistor device | |
| JP3634086B2 (en) | Method for manufacturing insulated gate type semiconductor device | |
| JP3949193B2 (en) | Insulated gate type semiconductor device | |
| US6885066B2 (en) | SOI type MOSFET | |
| US6476430B1 (en) | Integrated circuit | |
| JPH0697432A (en) | Semiconductor device and manufacturing method thereof | |
| JPH10135349A (en) | CMOS semiconductor device and method of manufacturing the same | |
| US20010005613A1 (en) | Semiconductor device and method of fabricating the same | |
| KR100787015B1 (en) | Method for manufacturing semiconductor device capable of improving breakdown voltage characteristics | |
| JPH05198804A (en) | Semiconductor device and manufacturing method thereof | |
| JPH09135029A (en) | MIS type semiconductor device and manufacturing method thereof | |
| JP2549657B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4542736B2 (en) | Semiconductor device | |
| JPH0737991A (en) | Semiconductor integrated circuit and its manufacture method | |
| JP2917301B2 (en) | Semiconductor device and manufacturing method thereof |